積層半導体装置及びその製造方法
【課題】 製品開発日程の短縮及び製品原価を低減による製品開発費用の低減を図る。
【解決手段】 ロジックを構成する第1の半導体装置の上面に各種メモリを構成する複数の第2の半導体装置を順次積層する積層半導体装置の製造において、前記第2の半導体装置の下面の外部電極端子及び上面の被接続電極それぞれは第1の半導体装置の上面の被接続電極の電極配列である基準電極配列と一致する電極配列となる。そして、上段側に位置する第2の半導体装置の下面の各外部電極端子はその下段に位置する半導体装置の上面の被接続電極に導電性の接合材を介して接続されている。製品開発においては、最初に搭載可能とするメモリ半導体装置の種類を想定して、基準電極配列(ピン配列)やパッケージサイズを決める。
【解決手段】 ロジックを構成する第1の半導体装置の上面に各種メモリを構成する複数の第2の半導体装置を順次積層する積層半導体装置の製造において、前記第2の半導体装置の下面の外部電極端子及び上面の被接続電極それぞれは第1の半導体装置の上面の被接続電極の電極配列である基準電極配列と一致する電極配列となる。そして、上段側に位置する第2の半導体装置の下面の各外部電極端子はその下段に位置する半導体装置の上面の被接続電極に導電性の接合材を介して接続されている。製品開発においては、最初に搭載可能とするメモリ半導体装置の種類を想定して、基準電極配列(ピン配列)やパッケージサイズを決める。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置、例えば、複数の半導体装置を積層した積層半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【0002】
携帯電子装置、例えば、デジタル・カメラ及び携帯電話機等はその携帯性からより小型・軽量化が図られている。このため、これら電子装置(電子機器)に組み込む半導体装置を始めとする電子部品はさらなる小型・軽量化が図られている。電子部品の小型・軽量化は、携帯用電子装置に組み込むものばかりではなく、他の一般の電子装置においても同様である。
【0003】
アプリケーションの高機能化に伴いメモリ容量も増大の傾向にある。このようなことから、複数の半導体装置を積み重ねて容量増大を図った積層型半導体装置が提案されている(例えば、特許文献1)。
【0004】
【特許文献1】特開2003−133521号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
メモリ製品はSDR−SDRAM,DDR−SDRAM,SRAM,NOR−FLASH,NAND−FLASH,PSRAMなどがある。これらの製品は単品ではピン配置(配列)は各々標準化されて異種間では互換性がない。
【0006】
近年、デジタル機器等においては実装面積を小さくするため複数のチップを同一のパッケージに封止した製品を採用している。メモリの組合せは多様化され、パッケージのピン配置も搭載チップの種類によって異なっている。また、搭載チップの数量によってはKGD(Know Good Die)品と呼称される良品評価の半導体チップの使用は必須となりコスト高となる。
【0007】
その対策として半導体装置(半導体パッケージ)を複数積層する積層型半導体装置(積層型パッケージ品)の開発が各社進められているが、搭載品の組み合わせでパッケージサイズ及び外部電極端子(ピン)配置が制約され、製品単位でのコスト低減が難しい。また、積層半導体装置の新製品開発においては、製品開発ごとに充分なる検討が必要となることと、新製品の特性検査及び選別に新たな治工具及び選別プログラムが必要となり、開発日程の短縮が難しくなる。
本発明の目的は、製品開発日程を短縮できる積層半導体装置の製造方法を提供することにある。
本発明の他の目的は、製品開発費用を低減することができる積層半導体装置の製造方法を提供することにある。
本発明の他の目的は、製品コストを低減することができる積層半導体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるロジック半導体チップとからなる第1の半導体装置と、
前記第1の半導体装置上に順次重ねて搭載される複数の第2の半導体装置とを有し、
前記第2の半導体装置は、所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるメモリ半導体チップとからなり、
前記第2の半導体装置の下面の前記外部電極端子及び上面の前記被接続電極それぞれは前記第1の半導体装置の上面の前記被接続電極の電極配列である基準電極配列と一致する電極配列になり、
上段側に位置する前記半導体装置の下面の各前記外部電極端子は前記上段側に位置する前記半導体装置の下段に位置する前記半導体装置の上面の前記被接続電極に導電性の接合材を介して接続されていることを特徴とする積層半導体装置の製造方法であり、
最初に搭載可能とする前記メモリ半導体装置の種類を想定して、前記基準電極配列(ピン配列)やパッケージサイズを決めることを特徴とする。
【0009】
前記第1の半導体装置はASICであり、前記第2の半導体装置はSDR−SDRAM,DDR−SDRAM,SRAM,NOR−FLASH,NAND−FLASH,PSRAMのいずれかまたはそれらの組み合わせ品である。前記基準電極配列は前記電極を複数有する複数の領域に区画され、前記各区画は前記複数の第2の半導体装置(メモリ)の各品種別に使用される。
【発明の効果】
【0010】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記(1)の手段によれば、(a)最初の開発で採用できるメモリ半導体チップの組合せを考慮してピン配列やパッケージサイズを決定するので、考慮外のメモリ半導体チップの組合せにならない限り、最初に投資した組立治工具、選別治工具及び選別プログラムが流用できる。この結果、短日日に製品開発が可能になり、製造コストの低減が達成できる。
【0011】
(b)製品開発において、治工具が流用できることから、新規治工具の開発が不要になり、開発日程が短縮できる。
【0012】
(c)積層半導体装置において、第1の半導体装置の上面の被接続電極配列(基準電極配列)と重なるように一致して第2の半導体装置の下面の外部電極端子配列及び上面の被接続電極配列が決定されていることから、複数の第2の半導体装置の品種の組み合わせを変えても簡単に所定の積層半導体装置を製造することができる。
【0013】
(d)2回目以降の製品開発は、配線基板と、配線基板に半導体チップを接着する接着構造の設計等だけで関発が可能になり、短期間に安価に製品開発が行える。
【0014】
(e)一度開発に使用した第2半導体装置(単品)は再利用できる。このため、第2の半導体装置(メモリ)の品種の変更が容易になり、新規開発依頼に対しても迅速な開発が可能になる。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例1】
【0016】
図1乃至図16は本発明の実施例1である積層半導体装置及びその製造方法に係わる図である。本実施例1では、デジタル・スチル・カメラ(DSC:digital still camera)に使用する4層構造の積層半導体装置に本発明を適用した例について説明する。
【0017】
本実施例1の積層半導体装置1は、図1及び図3に示すように、第1の半導体装置2の上面に3個の第2の半導体装置3,4,5bを順次積層した構造になっている。最も下段の第1の半導体装置2は、ASIC(application specific integrated circuit:特定用途向けIC)を構成する半導体装置である。この第1の半導体装置2の上面に積層搭載される第2の半導体装置3は、SDRAM(Synchronous DRAM)を構成する半導体装置である。SDRAMの上面に積層搭載される第2の半導体装置4は、NORフラッシュ(NOR−Flash)を構成する半導体装置である。また、NOR−Flashの上面に積層搭載される第2の半導体装置5bは、NANDフラッシュ(NAND−Flash)を構成する半導体装置である。半導体装置5aは、半導体装置4と同一用途で使用されるが、現状どちらかが使用されるので本説明では代表して半導体装置4のみで説明する。
【0018】
図2は積層半導体装置1を組み込んだデジタル・スチル・カメラ(以下単にデジタル・カメラとも呼称)の機能構成を示すブロック図である。このブロック図において、カード6を除く点線枠で示す部分が本実施例1の積層半導体装置1である。
【0019】
ここで、デジタル・カメラについて、図2を参照しながら簡単に説明する。カメラレンズ10で捕らえた映像はCCD(charge coupled device:電荷結合素子)11で検知される。また、タイミング発生回路(TG:Timing Generator)12は、DSC−ASIC2を構成する第1の半導体装置2と、CCD11を制御する垂直電圧駆動回路(V.Driver)13にタイミング信号を送る。DSC−ASIC2はDSP(digital signal processor)とCPU(中央制御回路)からなる。
【0020】
CCD11で捕らえた画像は、AE(Auto Exposure :自動アイリス(露出)制御)、AWB(Auto White Balance:自動白バランス制御)、AF(auto focus:自動焦点)の画像補正部14、及びCCD11の黒レベルと他レベルの信号差を電圧差として取り出すCDS(Correlated Double Sampling)、AGC(auto gain control:自動利得制御)、アナログ信号をデジタル信号に変換するADC(Analog Digital Converter)等を有する制御部15でデジタルデータへの変換まで処理される。カメラレンズ10,CCD11,画像補正部14,制御部15はDSC−ASIC2で制御される。また、画像補正部14,制御部15で得られた情報はDSC−ASIC2に送られる。
【0021】
また、TG12から出力されるタイミング信号によって、CCD11、制御部15のCDS、AGC、ADCで信号処理が行われる。この処理情報はASIC2にデジタル信号で入力される。またこの信号処理時、画像補正部14のAE、AWB、AFで各処理が行われる。
【0022】
一方、ASIC2もTG12から出力されるタイミングでCPU(中央制御回路)制御によりDSP(digital signal processor)でデータ拡張、圧縮等の処理を実施する。圧縮(JPEG)されたデータはデータ保存、拡張されたデータはモニタ出力等で使用される。
【0023】
ASIC2に接続されているNORフラッシュ4/NANDフラッシュ5aはプログラム、SDRAM3はワーク及び一時データ保存、NANDフラッシュ5b(オンボード用)/カード6はデータ保存に使用される。それぞれのメモリはメインバスと各メモリコントローラで接続されていて直接のつながりはない。また、CPUで音声入出力(Audio Codec)16の制御を行い、マイク17から音声を入力したり、あるいはスピーカ18に音声を出力する。
【0024】
また、DSC−ASIC2に対して、液晶表示装置(LCD:liquid crystal display)19はLCDインターフェイス(関係)20を介して接続され、テレビ(TV)21はTVインターフェイス(関係)22を介して接続され、パーソナルコンピュータ(PC)23はPCインターフェイス(関係)24を介して接続されている。また、DSC−ASIC2には着脱自在のカード6が接続される。このカード6には前述のように主にNANDフラッシュ5bが形成されている。
【0025】
図1及び図3には本実施例1の積層半導体装置1の断面を示す。積層半導体装置1は図1及び図3に示すように、最下段に位置する第1の半導体装置2と、この第1の半導体装置2の上面に順次重ねて積層される3個の第2の半導体装置3,4,5bとからなっている。第1の半導体装置2及び第2の半導体装置3,4,5bの外形寸法は同じとなり、一致して重なる構造になっている。
【0026】
最下段の第1の半導体装置2は、ロジック半導体チップを組み込んだ半導体装置であり、本実施例1の場合はデジタル・カメラ用のIC、即ち、DSC−ASIC2である。このDSC−ASIC2の上面に順次重ねて固定される3個の第2の半導体装置3,4,5bは各種のメモリ半導体チップを搭載したメモリ半導体装置となっている。本実施例1では、DSC−ASIC2の上面には第2の半導体装置3としてSDRAM半導体チップを組み込んだ半導体装置(SDRAM)3が固定されている。また、このSDRAM3の上面には第2の半導体装置4としてNORフラッシュ半導体チップを組み込んだ半導体装置(NORフラッシュ(Flash))4が固定されている。また、このNORフラッシュ4の上面には第2の半導体装置5bとしてNANDフラッシュ半導体チップを組み込んだ半導体装置(NANDフラッシュ(Flash))5bが固定されている。積層の順番に関しては消費電流が大きいメモリほど下位に配置する方が放熱面で望ましい。
【0027】
最下段のDSC−ASIC2の上面には被接続電極が設けられ、SDRAM3の外部電極端子が固定できるようになっている。DSC−ASIC2の被接続電極の配列(配置)は、予め搭載可能とするメモリ半導体装置の種類を想定して決められている。この想定した電極配列を説明の便宜上基準電極配列と呼称する。従って、DSC−ASIC2上にNORフラッシュ4を搭載したり、あるいはNANDフラッシュ5bを搭載することも可能である。この基準電極配列(パターン)については、後に詳述する。
【0028】
メモリ用の第2の半導体装置3,4,5bは、いずれもその下面に外部電極端子を上面に被接続電極を有するが、これら外部電極端子配列(配置)及び被接続電極配列(配置)は前記基準電極配列と一致したものとなっている。
【0029】
ここで第1の半導体装置(DSC−ASIC)2と第2の半導体装置3,4,5bの構造について、図4を参照しながら説明する。図4は積層前の分離状態にあるDSC−ASIC(第1の半導体装置)2,SDRAM(第2の半導体装置)3,NORフラッシュ(第2の半導体装置)4,NANDフラッシュ(第2の半導体装置)5bを分解図の状態で示す。図4の太い矢印で示すように、上段側の半導体装置はその下の半導体装置に積層されて図1及び図3に示す積層半導体装置1とされる。
【0030】
DSC−ASIC2は、下面に複数の外部電極端子31を整列配置した配線基板30の上面中央にフリップチップ搭載した半導体チップ32を有する構造になっている。半導体チップ32にはDSC−ASICが形成されている。外部電極端子31は、例えば、直径が350μmの半田ボールによって形成されている。配線基板30は、例えば、厚さ250μmの正方形のガラスエポキシ樹脂基板からなっている。配線基板30の上面及び下面にはそれぞれ所定パターンに配線33,34が設けられている。また、所定部のこれら配線33,34は導体35によって接続されている。配線基板30の上面の所定の各配線33に半導体チップ32の下面の電極36が電気的に接続されている。また、半導体チップ32の下面にはアンダーフィル層37が設けられ、半導体チップ32の下面と配線基板30の上面の隙間を塞いでいる。アンダーフィル層37は、例えば、絶縁性のエポキシ樹脂で形成されている。
【0031】
配線基板30の上面の半導体チップ32の固定領域から外れた四角形枠の領域には、メモリ用の第2の半導体装置3,4,5bの外部電極端子を固定するための被接続電極39が配列(配置)されている。この被接続電極39は所定箇所の配線33で形成されている。そして、この被接続電極39の配列が基準電極配列となる。被接続電極39の表面には半田ボール等との接続を良好とするためのメッキ膜(図示せず)が形成されている。
【0032】
また、DSC−ASIC2は、配線基板30の下面にDSC−ASIC用の外部電極端子を有するとともに、DSC−ASIC2の上面側に順次搭載される第2の半導体装置3,4,5bのための外部電極端子も配置されている。
【0033】
DSC−ASIC2は、その製造においては、DSC−ASIC2を形成するための製品形成部を縦横に整列配置する配線母基板を準備する。製品形成部は前述の配線基板30の構造になっている。つぎに、配線母基板の上面の各製品形成部に半導体チップ32をフリップチップ接続するとともに、配線母基板と半導体チップ32との間の隙間にディスペンサによって絶縁性樹脂(例えば、エポキシ樹脂)を充填してアンダーフィル層37を形成する。つぎに、配線母基板の下面の各製品形成部の配線34に半田ボールを取り付けて外部電極端子31を形成する。その後、配線母基板を縦横に切断して各製品形成部毎に個片化してDSC−ASIC2を製造する。
【0034】
第2の半導体装置3,4,5bは、半導体チップの電極が四角形の半導体チップの中央に沿って配列されるセンターパッド構造か、あるいは半導体チップの周縁に沿って配列される周辺パッド構造の違いによって半導体チップの固定構造が変わる以外は同じ構成になっている。
【0035】
SDRAM3,NORフラッシュ4,NANDフラッシュ5bはいずれも常用のテープBGA(Ball Grid Array)技術によって製造したものである。また、いずれも図4に示すように半導体チップの外側に外部電極端子を配置するいわゆるファンアウト型の半導体装置になっている。
【0036】
SDRAM3は、下面に複数の外部電極端子41を有する正方形のテープ配線基板40の上面中央に接着剤42を介して半導体チップ43が固定されている。接着剤42は、例えば、厚さ50μmの熱圧着接着剤であり、テープ配線基板40のテープ44に熱圧着接着剤を貼り付けるとともに半導体チップ43を熱圧着接着剤に貼り付け、その後所定の温度に加熱することによって半導体チップ43をテープ44に固定したものである。
【0037】
テープ配線基板40は、絶縁性のテープ44と、このテープ44の1面に所定パターンに形成されたリード45と、リード45を選択的に覆うようにテープ44に設けられた絶縁膜からなっている。絶縁膜には符号を付けず、また絶縁膜は簡略的に示してある。テープ44にはデバイスホール46が設けられ、リード45の一端はデバイスホール46内に片持梁状に突出している。半導体チップ43は四角形の中央に沿って電極(図示せず)を配列するセンターパッド構造であることから、デバイスホール46は半導体チップ43の電極列に対応している。半導体チップ43がセンターパッド構造であることから、前記接着剤42はデバイスホール46の両側のテープ44部分にそれぞれ設けられて半導体チップ43をテープ44に固定している。デバイスホール46内に突出するリード45の先端はインナーリードボンディングによって半導体チップ43の図示しない電極に接続されている。デバイスホール46は絶縁性樹脂による封止体47によって塞がれ、リード45及び半導体チップ43の電極を保護するようになっている。
【0038】
半導体チップ43にはSDRAMが形成されている。SDRAMは、例えば、SDR(Single Data Rate)−SDRAM、またはDDR(Double Data Rate)−SDRAMが形成されている。本実施例1では、半導体チップ43にはDDR−SDRAMが形成されている。
【0039】
半導体チップ43の固定領域から外れた周辺のテープ44には孔(ホール)48が複数設けられている。このホール48内にはリード45が延在している。ホール48内のリード45の上下面は露出している。ホール48は前記基準電極配列に一致して設けられている。そして、ホール48のリード45の下面に外部電極端子41が形成されている。外部電極端子41は、例えば、直径が350μmの半田ボールで形成されている。ホール48のリード45の上下面は、半田ボールとの接続性を良好とするためのメッキ膜(図示せず)が形成されている。
【0040】
ホール48内のリード45の上面が被接続電極49を形成する。ホール48が基準電極配列となることから、このホール48部分に形成される外部電極端子41及び被接続電極49の配列も基準電極配列となる。
【0041】
SDRAM3の製造はテープBGA技術によって製造される。SDRAM3の製造においては、両側に所定間隔にスプロケットホールが設けられたキャリアテープが準備される。このキャリアテープは、その長手方向に沿ってSDRAM3を製造する製品形成部が所定ピッチに配置されている。製品形成部はテープ配線基板40の構造となっている。キャリアテープは製造ラインをスプロケットホールを利用してピッチ送りされ、その各作業ステーションで順次組立が行われる。
即ち、最初の作業ステーションでキャリアテープの製品形成部に熱圧着接着剤42を貼り付ける。
【0042】
つぎに、次の作業ステーションで半導体チップ43を熱圧着接着剤42に重ね、かつ所定の温度と加圧のもとに半導体チップ43をキャリアテープに固定する。この結果、キャリアテープのデバイスホール46の略中央に沿って半導体チップ43の電極が位置するようになる。
【0043】
つぎに、次の作業ステーションでインナーリードボンディング装置によってデバイスホール46内に突出するリード45の先端を半導体チップ43の各電極に接続する。
【0044】
つぎに、次の作業ステーションでデバイスホール46内に絶縁性の樹脂(例えば、エポキシ樹脂)を充填しかつ硬化させて封止体47を形成する。デバイスホール46内のリード45及び半導体チップ43の電極は封止体47によって覆われて保護される。
【0045】
つぎに、次の作業ステーションでキャリアテープのホール48内に延在するリード45に半田ボールを接続して外部電極端子41を形成する。
【0046】
つぎに、次の作業ステーションでキャリアテープから製品形成部部分を切り取り、SDRAM3を製造する。
【0047】
NORフラッシュ4は半導体チップ53にNORフラッシュが形成される点がSDRAM3と異なり、半導体チップ53の主面に設けられる図示しない電極が周辺パッド構造である点がSDRAM3と異なるが、他の構造は同じである。
【0048】
即ち、NORフラッシュ4は、正方形のテープ配線基板50の上面中央に熱圧着接着剤52を介して半導体チップ53が固定され、下面に複数の外部電極端子51を有する構造になっている。テープ配線基板50は、絶縁性のテープ54と、このテープ54の1面に所定パターンに形成されたリード55と、リード55を選択的に覆うようにテープ54に設けられた絶縁膜からなっている。また、テープ54にはデバイスホール56が設けられている。半導体チップ53の電極配列は、四角形の半導体チップ53の対向する一対の辺に沿って電極を配列する周辺パッド構造である。このため、テープ54に設けるデバイスホール56は、前記一対の辺に沿って延在するスリット状のデバイスホール56となる。そして、各スリット状のデバイスホール56の中央に沿って電極が配列される構造になる。デバイスホール56内に突出するリード55の先端がインナーリードボンディングによって半導体チップ53の図示しない電極に接続されている。各デバイスホール56は絶縁性樹脂による封止体57によって塞がれ、リード55及び半導体チップ53の電極を保護するようになっている。
【0049】
半導体チップ53の固定領域から外れた周辺のテープ54には孔(ホール)58が複数設けられている。このホール58内にはリード55が延在し、上面は被接続電極59を形成し、下面には半田ボールからなる外部電極端子51が設けられている。ホール58は基準電極配列となるため、このホール58部分に形成される外部電極端子51及び被接続電極59の配列も基準電極配列となる。
【0050】
NORフラッシュ4もSDRAM3と同様にテープBGA技術によって製造される。この場合、NORフラッシュ4の製造においては、半導体チップ53の電極は周辺パッド配列となることから、デバイスホール56が2箇所となり、SDRAM3の製造と異なる。デバイスホール56が2箇所となることから、インナーリードボンディングも2箇所で行われる。また、デバイスホール56を塞ぐように形成する封止体57の形成箇所も2箇所となる。これ以外はSDRAM3の製造方法と同様になる。
【0051】
NANDフラッシュ5a、5bは半導体チップ63にNANDフラッシュが形成される点がNORフラッシュ4と異なる以外はNORフラッシュ4と構造が同じである。NANDフラッシュ5a、5bの半導体チップ63の電極配列も周辺パッド構造である。
【0052】
即ち、NANDフラッシュ5a、5bは、正方形のテープ配線基板60の上面中央に熱圧着接着剤62を介して半導体チップ63が固定され、下面に複数の外部電極端子61を有する構造になっている。テープ配線基板60は、絶縁性のテープ64と、このテープ64の1面に所定パターンに形成されたリード65と、リード65を選択的に覆うようにテープ64に設けられた絶縁膜からなっている。また、テープ64にはデバイスホール66が設けられている。半導体チップ63の電極配列は周辺パッド構造であることから、テープ64に設けるスリット状のデバイスホール66も対向して2列設けられる。そして、各スリット状のデバイスホール66の中央に沿って電極が配列される構造になる。デバイスホール66内に突出するリード65の先端がインナーリードボンディングによって半導体チップ63の図示しない電極に接続されている。各デバイスホール66は絶縁性樹脂による封止体67によって塞がれ、リード65及び半導体チップ63の電極を保護するようになっている。
【0053】
半導体チップ63の固定領域から外れた周辺のテープ64には孔(ホール)68が複数設けられている。このホール68内にはリード65が延在し、上面は被接続電極69を形成し、下面には半田ボールからなる外部電極端子61が設けられている。ホール68は基準電極配列となるため、このホール68部分に形成される外部電極端子61及び被接続電極69の配列も基準電極配列となる。
【0054】
積層半導体装置1の製造においては、積層半導体装置1の製造事前に搭載可能とする前記メモリ半導体装置の種類を想定して、基準電極配列を決め、その後、図4に示す第1の半導体装置2及び第2の半導体装置3,4,5bを製造する。その後、第1の半導体装置2上に第2の半導体装置3を位置決め載置し、第2の半導体装置3上に第2の半導体装置4を載置し、第2の半導体装置4上に第2の半導体装置5bを載置する。位置決め載置とは、下段の半導体装置の上面の被接続電極上に、上段の半導体装置の下面の外部電極端子が重なるように位置合わせすることである。位置決め後、一時加熱して第2の半導体装置3,4,5bの外部電極端子を形成する半田ボールを一時的に溶かし、半田ボールを被接続電極に接続して図1及び図3に示す積層半導体装置1を製造する。
【0055】
この製造における一時加熱時、最下段の第1の半導体装置2の外部電極端子を下向きにすると外部電極端子が溶けてリフロー装置等に接触する可能性があるので、外部電極端子は上向きにして実施することが望ましい。
【0056】
NANDフラッシュ5bもSDRAM3及びNORフラッシュ4と同様にテープBGA技術によって製造される。本実施例1では、NANDフラッシュ5bを構成する半導体チップ63の電極はNORフラッシュ4の場合と同様に周辺パッド構造となっている。従って、デバイスホール66も対向する2箇所となっている。デバイスホール66の位置がNORフラッシュ4の場合と異なるだけである。従って、製造作業としてはNORフラッシュ4の場合と同様な方法で製造できる。
【0057】
つぎに、基準電極配列について、図5乃至図9を参照して説明する。図5は基準電極配列を示す図であり、積層半導体装置1を構成する各半導体装置における上面の被接続電極の配置状態を示す平面図にも相当するものである。積層半導体装置1のパッケージ寸法、即ち、配線基板30,テープ配線基板40,50,60の外形に相当する寸法であるが、図5では積層半導体装置1のパッケージ70として示す。正方形のパッケージ70の上面には被接続電極71が整列配置されている。例えば、パッケージ70は1辺が14mmとなる正方形であり、0.5mmピッチで正方形の各辺に沿って二重に電極(被接続電極)を配列した例である。1辺に沿う外周の被接続電極71は27個であり、合計で200個(200ピン)になっている。図5の各被接続電極71にピンの機能を示す記号を記してあるが、微細であることから、図6乃至図9に部分的に拡大した図を示す。図6は図5の上辺側及び下辺側の被接続電極の配置を示す拡大平面図であり、図7は図6の各被接続電極の機能を示す説明図である。また、図8は図5の右辺側及び左辺側の被接続電極の配置を示す拡大平面図であり、図9は図8の各被接続電極の機能を示す説明図である。ピン機能を示す記号についての説明は省略する。
【0058】
図7において、下辺側では内側のピン機能を示す記号は1列表示となっているが、外周側では2種類のピン機能を選択できることを示す表示形態となっている。従って、外周側の表示は2列となる。また2列目に表記できない記号は3列目にまで及んで表記してある。例えば、外周側の表示において、下辺外周の左から9番目の被接続電極71は、8I/O0ピンとして、または16I/O9ピンとして使用できることを示す。
【0059】
基準電極配列における各ピン機能は、図7及び図9に示す配列になっている。即ち、図5に示す基準電極配列では、積層半導体装置1の製造前に搭載可能とするメモリ半導体装置の種類としては、表1に示すように、SRAM,PSRAM(疑似SRAM),NOR−FLASH,NAND−FLASH,SDR−SDRAM,DDR−SDRAMを想定して、基準電極配列を決めてある。
【0060】
【表1】
【0061】
表1は、デジタル・カメラ(DSC)、PDA(personal digital assistants:個人向け携帯型情報通信機器)及び携帯電話における幾つかのシステムを各メモリ半導体装置でそれぞれプログラム,ワーク,データ,バックアップの各作業を行わせるべく積層半導体装置を形成する例を示すものである。例えば、DSCのシステム2では、NOR−FLASH,NAND−FLASH及びSDR−SDRAMをASICに組み込めば、NOR−FLASHをプログラムに使用し、NAND−FLASHをデータ保持に使用し、SDR−SDRAMをワークとして使用する積層半導体装置を製造することができる。
【0062】
また、携帯電話のシステム5では、SRAM,NOR−FLASH,NAND−FLASH及びSDR−SDRAMをASICに組み込めば、SRAMをワークとバックアップに使用し、NOR−FLASHをプログラムに使用し、NAND−FLASHをデータ保持に使用し、SDR−SDRAMをワークとして使用する積層半導体装置を製造することができる。
【0063】
【表2】
また、表2には、メモリコントローラで使用するメモリ半導体装置の例を示してある。メモリコントローラ1ではSRAM,PSRAM,NOR−FLASHを使用し、メモリコントローラ2ではSDR−SDRAMまたはSDR/DDR−SDRAMを使用し、メモリコントローラ3ではNAND−FLASHを使用する例を示してある。
【0064】
【表3】
また、表3には、図5の基準電極配列に搭載可能なメモリと、その搭載可能メモリ仕様を示す。SDR−SDRAM及びDDR−SDRAMの場合、〜512Mbit(〜128M×4/〜64M×8/〜32M×16)のメモリの搭載が可能である。SRAMの場合、〜64Mbit(〜8M×8/〜4M×16)のメモリの搭載が可能である。NOR−FLASHの場合、〜64Mbit(〜8M×8/〜4M×16)のメモリの搭載が可能である。NAND−FLASHの場合、容量は不問であり、(×8/×16)のメモリの搭載が可能である。
【0065】
図5に示す基準電極配列は、電極(被接続電極71)を複数有する複数の領域に区画され、各区画は複数のメモリ用の第2の半導体装置の各品種別に使用される。本実施例1の基準電極配列では、SDRAM、DDR−SDRAM、NOR−FLASH、SRAM、NAND−FLASHの搭載を想定している。図5に示す基準電極配列は1例である。
【0066】
図10はSDRAMまたはDDR−SDRAMの搭載に使用する区画の被接続電極71をピックアップして示す図である。図10に示す被接続電極71は、SDRAM/DDR×4/×8/16で96ピン(48+48)の搭載に使用する電極である。パッケージ70の左辺の被接続電極71の48個は、コントロール3個、アドレス(A)8個、DM(Byte input mask)1個、DQS(input and output data strobe)1個、DQ(Data input/output)8個、VDD(Power for internal circuit)3個、VSS(Ground for internal circuit)3個、VDDQ(Power for DQ circuit)4個、予備13個となっている。また、パッケージ70の右辺の被接続電極71の48個は、コントロール3個、アドレス2個、DM1個、DQS1個、DQ8個、VDD3個、VSS3個、VDDQ4個、予備13個となっている。図10の上辺の点々を付して示す7個の被接続電極71aは本区画とは別の全体における予備ピンである。また、四隅の被接続電極71bはNCまたはVSSとなる電極である。
【0067】
図11はNOR−FLASHの搭載に使用する区画の被接続電極71をピックアップして示す図である。図11に示す被接続電極71は、NOR−FLASH×8/×16で48ピン(24+24)の搭載に使用する電極である。パッケージ70の上辺の被接続電極71の24個は、コントロール4,アドレス20であり、下辺の24個はコントロール2個、アドレス2個、DQ16個、VCC1個、VCCQ1個、VSS2個である。図11の上辺の点々を付して示す7個の被接続電極71aは本区画とは別の全体における予備ピンであり、四隅の被接続電極71bはNCまたはVSSとなる電極である。
【0068】
図12はNOR−FLASHまたはSRAMの搭載に使用する区画の被接続電極71をピックアップして示す図である。図12に示す被接続電極71は、NOR−FLASH/SRAM×8/×16で60ピン(30+30)の搭載に使用する電極である。パッケージ70の上辺の被接続電極71の30個は、コントロール8,アドレス21、予備1個であり、下辺の30個はコントロール4個、アドレス2個、DQ16個、VCC2個、VCCQ1個、VSS4個、予備1個である。図12の上辺の点々を付して示す7個の被接続電極71aは本区画とは別の全体における予備ピンであり、四隅の被接続電極71bはNCまたはVSSとなる電極である。
【0069】
図13はNAND−FLASHの搭載に使用する区画の被接続電極71をピックアップして示す図である。図13に示す被接続電極71は、NAND−FLASH×8/×16で32ピン(11+21)1個搭載に使用する電極である。また、2個搭載の2バンク(bank)仕様を考慮し、必要な電極2ピンも配置している。パッケージ70の上辺の被接続電極71の11+2個は、コントロール9+2個、VCC1個、VSS1個であり、パッケージ70の下辺の被接続電極71の21個は、コントロール1個、I/O16個、VCC1個、VSS3個である。図13の上辺の点々を付して示す7個の被接続電極71aは本区画とは別の全体における予備ピンであり、四隅の被接続電極71bはNCまたはVSSとなる電極である。
【0070】
以上のように、図5に示す基準電極配列においては、SDRAM、DDR−SDRAM、NOR−FLASH、SRAM、NAND−FLASHの搭載が可能になる。
【0071】
図14はSDRAM3の模式的平面図であり、128MのSDRAMを形成した半導体チップ43をテープ配線基板40に搭載した状態を示す模式的平面図である。半導体チップ43の所定の電極と正方形のテープ配線基板40の周縁に配置された所定の被接続電極49はリード45によって接続されてSDRAM3が構成されている。
【0072】
図15はNORフラッシュ4の模式的平面図であり、32MのNOR−FLASHを形成した半導体チップ53をテープ配線基板50に搭載した状態を示す模式的平面図である。半導体チップ53の所定の電極と正方形のテープ配線基板50の周縁に配置された所定の被接続電極59はリード55によって接続されてNORフラッシュ4が構成されている。
【0073】
図16はNANDフラッシュ5a、5bの模式的平面図であり、128MのNAND−FLASHを形成した半導体チップ63をテープ配線基板60に搭載した状態を示す模式的平面図である。半導体チップ63の所定の電極と正方形のテープ配線基板60の周縁に配置された所定の被接続電極69はリード65によって接続されてNANDフラッシュ5a、5bが構成されている。
【0074】
本実施例1によれば、以下の効果を有する
(1)積層半導体装置の開発(製品開発)に先立って、採用できるメモリ半導体チップの組合せを考慮してピン配列やパッケージサイズを決定するので、考慮外のメモリ半導体チップの組合せにならない限り、最初に投資した組立治工具、選別治工具及び選別プログラムが流用できる。この結果、短日日に製品開発が可能になり、製造コストの低減が達成できる。
【0075】
(2)製品開発において、治工具が流用できることから、新規治工具の開発が不要になり、開発日程が短縮できる。
【0076】
(3)積層半導体装置1において、第1の半導体装置2の上面の被接続電極配列(基準電極配列)と重なるように一致して第2の半導体装置3,4,5bの下面の外部電極端子配列及び上面の被接続電極配列が決定されていることから、複数の第2の半導体装置3,4,5bの品種の組み合わせを変えても簡単に所定の積層半導体装置1を製造することができる。
【0077】
(4)2回目以降の製品開発は、配線基板(テープ配線基板)と、配線基板に半導体チップを接着する接着構造の設計等だけで関発が可能になり、短期間に安価に製品開発が行える。
【0078】
(5)一度開発に使用したメモリ用の第2半導体装置(単品)は再利用できる。このため、第2の半導体装置の品種(メモリ品種)の変更が容易になり、新規開発依頼に対しても迅速な開発が可能になる。
【0079】
(6)上記(1)〜(5)により、短期間に安価に積層半導体装置1を開発することができる。
【実施例2】
【0080】
図17及び図18は本発明の実施例2の積層半導体装置に係わる図である。図17は積層半導体装置の模式的正面図、図18は積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【0081】
本実施例2の積層半導体装置1は、DSC−ASIC2の上面にSDRAM3を積層した構成になっている。DSC−ASIC2及びSDRAM3の構造は実施例1で説明したとおりの構造である。SDRAM3の下面の外部電極端子41がDSC−ASIC2の上面の被接続電極(図示せず)に接続されている。この実施例2の積層半導体装置1は、図18のデジタル・カメラの機能ブロックにおいて、点線枠で示す機能を一体化した構造になっている。本実施例2によれば、本実施例1と同等なる効果を有する。
【実施例3】
【0082】
図19及び図20は本発明の実施例3の積層半導体装置に係わる図である。図19は積層半導体装置の模式的正面図、図20は積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【0083】
本実施例3の積層半導体装置1は、DSC−ASIC2の上面にSDRAM3を積層し、SDRAM3の上面にNORフラッシュ4を積層した構成になっている。DSC−ASIC2、SDRAM3及びNORフラッシュ4の構造は実施例1で説明したとおりの構造である。SDRAM3の下面の外部電極端子41がDSC−ASIC2の上面の被接続電極(図示せず)に接続され、NORフラッシュ4の下面の外部電極端子51がSDRAM3の上面の被接続電極(図示せず)に接続されている。この実施例3の積層半導体装置1は、図20のデジタル・カメラの機能ブロックにおいて、点線枠で示す機能を一体化した構造になっている。本実施例3によれば、本実施例1と同等なる効果を有する。
【実施例4】
【0084】
図21及び図22は本発明の実施例4の積層半導体装置に係わる図である。図21は積層半導体装置の模式的正面図、図22は積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【0085】
本実施例4の積層半導体装置1は、SDRAM3の上面にNORフラッシュ4を積層し、NORフラッシュ4の上面にNANDフラッシュ5を積層した構成になっている。即ち、メモリ半導体装置同士を積層した構成である。
【0086】
SDRAM3、NORフラッシュ4及びNANDフラッシュ5bの構造は実施例1で説明したとおりの構造である。NORフラッシュ4の下面の外部電極端子51がSDRAM3の上面の被接続電極(図示せず)に接続され、NANDフラッシュ5bの下面の外部電極端子61がNORフラッシュ4の上面の被接続電極(図示せず)に接続されている。この実施例4の積層半導体装置1は、図22のデジタル・カメラの機能ブロックにおいて、点線枠で示す機能を一体化した構造になっている。本実施例4によれば、本実施例1と同等なる効果を有する。
【実施例5】
【0087】
図23は本発明の実施例5である積層半導体装置の模式的正面図である。本実施例5の積層半導体装置1は、SDRAM3の上面にNORフラッシュ4を積層し、NORフラッシュ4の上面にNANDフラッシュ5bを積層した構成になっている。即ち、メモリ半導体装置同士を積層した構成である。
【0088】
本実施例5のSDRAM3、NORフラッシュ4及びNANDフラッシュ5bの外部電極端子は、実施例1の積層半導体装置1とは反対位置になっている。即ち、実施例1の積層半導体装置1を構成するSDRAM3,NORフラッシュ4及びNANDフラッシュ5bは外部電極端子を半導体チップが固定されるテープ配線基板の反対面に設けているが、本実施例5の積層半導体装置1を構成するSDRAM3,NORフラッシュ4及びNANDフラッシュ5は外部電極端子を半導体チップが固定される面側のテープ配線基板側に設けている。これらSDRAM3,NORフラッシュ4及びNANDフラッシュ5bは、実施例1で説明した製造の段階において、ホール内に延在するリードに半田ボールを取り付ける際、実施例1の場合の反対のリード面に半田ボールを接続することによって形成できる。このように、リードの反対面に半田ボールを接続することは、作業に特に支障は起こさない。本実施例5によれば、本実施例1と同等なる効果を有する。
【0089】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるカメラモジュールに組み込む積層半導体装置及びその製造技術に適用した場合について説明したが、それに限定されるものではない。
本発明は少なくとも、小型で高集積度の積層半導体装置の製造に適用できる。
【図面の簡単な説明】
【0090】
【図1】本発明の実施例1である積層半導体装置の模式的正面図である。
【図2】本実施例1の積層半導体装置を組み込んだデジタル・カメラの機能構成を示すブロック図である。
【図3】本実施例1の積層半導体装置の模式的断面図である。
【図4】本実施例1の積層半導体装置を構成する各半導体装置の一体化前の状態を示す模式的断面図である。
【図5】本実施例1の積層半導体装置を構成する各半導体装置における上面の被接続電極の配置状態を示す平面図である。
【図6】図5の上辺側及び下辺側の被接続電極の配置を示す拡大平面図である。
【図7】図6の各被接続電極の機能を示す説明図である。
【図8】図5の右辺側及び左辺側の被接続電極の配置を示す拡大平面図である。
【図9】図8の各被接続電極の機能を示す説明図である。
【図10】前記被接続電極において、SDRAMを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。
【図11】前記被接続電極において、NORフラッシュを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。
【図12】前記被接続電極において、NORフラッシュ及びSRAMを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。
【図13】前記被接続電極において、NANDフラッシュを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。
【図14】前記SDRAMを形成した半導体装置の半導体チップから被接続電極に至る配線構造を示す説明図である。
【図15】前記NORフラッシュを形成した半導体装置の半導体チップから被接続電極に至る配線構造を示す説明図である。
【図16】前記NANDフラッシュを形成した半導体装置の半導体チップから被接続電極に至る配線構造を示す説明図である。
【図17】本発明の実施例2である積層半導体装置の模式的正面図である。
【図18】本実施例2の積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【図19】本発明の実施例3である積層半導体装置の模式的正面図である。
【図20】本実施例3の積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【図21】本発明の実施例4である積層半導体装置の模式的正面図である。
【図22】本実施例4の積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【図23】本発明の実施例5である積層半導体装置の模式的正面図である。
【符号の説明】
【0091】
1…積層半導体装置、2…第1の半導体装置(DSC−ASIC)、3…第2の半導体装置(SDRAM)、4…第2の半導体装置(NORフラッシュ)、5a、5b…第2の半導体装置(NANDフラッシュ)、6…カード、10…カメラレンズ、11…CCD、12…TG、13…垂直電圧駆動回路、14…画像補正部、15…制御部、16…音声入出力、17…マイク、18…スピーカ、19…液晶表示装置、20…LCDインターフェイス、21…TV、22…TVインターフェイス、23…PC、24…PCインターフェイス、30…配線基板、31…外部電極端子、32…半導体チップ、33,34…配線、35…導体、36…電極、37…アンダーフィル層、39…被接続電極、40…テープ配線基板、41…外部電極端子、42…接着剤、43…半導体チップ、44…テープ、45…リード、46…デバイスホール、47…封止体、48…孔(ホール)、49…被接続電極、50…テープ配線基板、51…外部電極端子、52…接着剤、53…半導体チップ、54…テープ、55…リード、56…デバイスホール、57…封止体、58…孔(ホール)、59…被接続電極、60…テープ配線基板、61…外部電極端子、62…接着剤、63…半導体チップ、64…テープ、65…リード、66…デバイスホール、67…封止体、68…孔(ホール)、69…被接続電極、70…パッケージ、71…被接続電極
【技術分野】
【0001】
本発明は半導体装置、例えば、複数の半導体装置を積層した積層半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【0002】
携帯電子装置、例えば、デジタル・カメラ及び携帯電話機等はその携帯性からより小型・軽量化が図られている。このため、これら電子装置(電子機器)に組み込む半導体装置を始めとする電子部品はさらなる小型・軽量化が図られている。電子部品の小型・軽量化は、携帯用電子装置に組み込むものばかりではなく、他の一般の電子装置においても同様である。
【0003】
アプリケーションの高機能化に伴いメモリ容量も増大の傾向にある。このようなことから、複数の半導体装置を積み重ねて容量増大を図った積層型半導体装置が提案されている(例えば、特許文献1)。
【0004】
【特許文献1】特開2003−133521号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
メモリ製品はSDR−SDRAM,DDR−SDRAM,SRAM,NOR−FLASH,NAND−FLASH,PSRAMなどがある。これらの製品は単品ではピン配置(配列)は各々標準化されて異種間では互換性がない。
【0006】
近年、デジタル機器等においては実装面積を小さくするため複数のチップを同一のパッケージに封止した製品を採用している。メモリの組合せは多様化され、パッケージのピン配置も搭載チップの種類によって異なっている。また、搭載チップの数量によってはKGD(Know Good Die)品と呼称される良品評価の半導体チップの使用は必須となりコスト高となる。
【0007】
その対策として半導体装置(半導体パッケージ)を複数積層する積層型半導体装置(積層型パッケージ品)の開発が各社進められているが、搭載品の組み合わせでパッケージサイズ及び外部電極端子(ピン)配置が制約され、製品単位でのコスト低減が難しい。また、積層半導体装置の新製品開発においては、製品開発ごとに充分なる検討が必要となることと、新製品の特性検査及び選別に新たな治工具及び選別プログラムが必要となり、開発日程の短縮が難しくなる。
本発明の目的は、製品開発日程を短縮できる積層半導体装置の製造方法を提供することにある。
本発明の他の目的は、製品開発費用を低減することができる積層半導体装置の製造方法を提供することにある。
本発明の他の目的は、製品コストを低減することができる積層半導体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるロジック半導体チップとからなる第1の半導体装置と、
前記第1の半導体装置上に順次重ねて搭載される複数の第2の半導体装置とを有し、
前記第2の半導体装置は、所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるメモリ半導体チップとからなり、
前記第2の半導体装置の下面の前記外部電極端子及び上面の前記被接続電極それぞれは前記第1の半導体装置の上面の前記被接続電極の電極配列である基準電極配列と一致する電極配列になり、
上段側に位置する前記半導体装置の下面の各前記外部電極端子は前記上段側に位置する前記半導体装置の下段に位置する前記半導体装置の上面の前記被接続電極に導電性の接合材を介して接続されていることを特徴とする積層半導体装置の製造方法であり、
最初に搭載可能とする前記メモリ半導体装置の種類を想定して、前記基準電極配列(ピン配列)やパッケージサイズを決めることを特徴とする。
【0009】
前記第1の半導体装置はASICであり、前記第2の半導体装置はSDR−SDRAM,DDR−SDRAM,SRAM,NOR−FLASH,NAND−FLASH,PSRAMのいずれかまたはそれらの組み合わせ品である。前記基準電極配列は前記電極を複数有する複数の領域に区画され、前記各区画は前記複数の第2の半導体装置(メモリ)の各品種別に使用される。
【発明の効果】
【0010】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記(1)の手段によれば、(a)最初の開発で採用できるメモリ半導体チップの組合せを考慮してピン配列やパッケージサイズを決定するので、考慮外のメモリ半導体チップの組合せにならない限り、最初に投資した組立治工具、選別治工具及び選別プログラムが流用できる。この結果、短日日に製品開発が可能になり、製造コストの低減が達成できる。
【0011】
(b)製品開発において、治工具が流用できることから、新規治工具の開発が不要になり、開発日程が短縮できる。
【0012】
(c)積層半導体装置において、第1の半導体装置の上面の被接続電極配列(基準電極配列)と重なるように一致して第2の半導体装置の下面の外部電極端子配列及び上面の被接続電極配列が決定されていることから、複数の第2の半導体装置の品種の組み合わせを変えても簡単に所定の積層半導体装置を製造することができる。
【0013】
(d)2回目以降の製品開発は、配線基板と、配線基板に半導体チップを接着する接着構造の設計等だけで関発が可能になり、短期間に安価に製品開発が行える。
【0014】
(e)一度開発に使用した第2半導体装置(単品)は再利用できる。このため、第2の半導体装置(メモリ)の品種の変更が容易になり、新規開発依頼に対しても迅速な開発が可能になる。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例1】
【0016】
図1乃至図16は本発明の実施例1である積層半導体装置及びその製造方法に係わる図である。本実施例1では、デジタル・スチル・カメラ(DSC:digital still camera)に使用する4層構造の積層半導体装置に本発明を適用した例について説明する。
【0017】
本実施例1の積層半導体装置1は、図1及び図3に示すように、第1の半導体装置2の上面に3個の第2の半導体装置3,4,5bを順次積層した構造になっている。最も下段の第1の半導体装置2は、ASIC(application specific integrated circuit:特定用途向けIC)を構成する半導体装置である。この第1の半導体装置2の上面に積層搭載される第2の半導体装置3は、SDRAM(Synchronous DRAM)を構成する半導体装置である。SDRAMの上面に積層搭載される第2の半導体装置4は、NORフラッシュ(NOR−Flash)を構成する半導体装置である。また、NOR−Flashの上面に積層搭載される第2の半導体装置5bは、NANDフラッシュ(NAND−Flash)を構成する半導体装置である。半導体装置5aは、半導体装置4と同一用途で使用されるが、現状どちらかが使用されるので本説明では代表して半導体装置4のみで説明する。
【0018】
図2は積層半導体装置1を組み込んだデジタル・スチル・カメラ(以下単にデジタル・カメラとも呼称)の機能構成を示すブロック図である。このブロック図において、カード6を除く点線枠で示す部分が本実施例1の積層半導体装置1である。
【0019】
ここで、デジタル・カメラについて、図2を参照しながら簡単に説明する。カメラレンズ10で捕らえた映像はCCD(charge coupled device:電荷結合素子)11で検知される。また、タイミング発生回路(TG:Timing Generator)12は、DSC−ASIC2を構成する第1の半導体装置2と、CCD11を制御する垂直電圧駆動回路(V.Driver)13にタイミング信号を送る。DSC−ASIC2はDSP(digital signal processor)とCPU(中央制御回路)からなる。
【0020】
CCD11で捕らえた画像は、AE(Auto Exposure :自動アイリス(露出)制御)、AWB(Auto White Balance:自動白バランス制御)、AF(auto focus:自動焦点)の画像補正部14、及びCCD11の黒レベルと他レベルの信号差を電圧差として取り出すCDS(Correlated Double Sampling)、AGC(auto gain control:自動利得制御)、アナログ信号をデジタル信号に変換するADC(Analog Digital Converter)等を有する制御部15でデジタルデータへの変換まで処理される。カメラレンズ10,CCD11,画像補正部14,制御部15はDSC−ASIC2で制御される。また、画像補正部14,制御部15で得られた情報はDSC−ASIC2に送られる。
【0021】
また、TG12から出力されるタイミング信号によって、CCD11、制御部15のCDS、AGC、ADCで信号処理が行われる。この処理情報はASIC2にデジタル信号で入力される。またこの信号処理時、画像補正部14のAE、AWB、AFで各処理が行われる。
【0022】
一方、ASIC2もTG12から出力されるタイミングでCPU(中央制御回路)制御によりDSP(digital signal processor)でデータ拡張、圧縮等の処理を実施する。圧縮(JPEG)されたデータはデータ保存、拡張されたデータはモニタ出力等で使用される。
【0023】
ASIC2に接続されているNORフラッシュ4/NANDフラッシュ5aはプログラム、SDRAM3はワーク及び一時データ保存、NANDフラッシュ5b(オンボード用)/カード6はデータ保存に使用される。それぞれのメモリはメインバスと各メモリコントローラで接続されていて直接のつながりはない。また、CPUで音声入出力(Audio Codec)16の制御を行い、マイク17から音声を入力したり、あるいはスピーカ18に音声を出力する。
【0024】
また、DSC−ASIC2に対して、液晶表示装置(LCD:liquid crystal display)19はLCDインターフェイス(関係)20を介して接続され、テレビ(TV)21はTVインターフェイス(関係)22を介して接続され、パーソナルコンピュータ(PC)23はPCインターフェイス(関係)24を介して接続されている。また、DSC−ASIC2には着脱自在のカード6が接続される。このカード6には前述のように主にNANDフラッシュ5bが形成されている。
【0025】
図1及び図3には本実施例1の積層半導体装置1の断面を示す。積層半導体装置1は図1及び図3に示すように、最下段に位置する第1の半導体装置2と、この第1の半導体装置2の上面に順次重ねて積層される3個の第2の半導体装置3,4,5bとからなっている。第1の半導体装置2及び第2の半導体装置3,4,5bの外形寸法は同じとなり、一致して重なる構造になっている。
【0026】
最下段の第1の半導体装置2は、ロジック半導体チップを組み込んだ半導体装置であり、本実施例1の場合はデジタル・カメラ用のIC、即ち、DSC−ASIC2である。このDSC−ASIC2の上面に順次重ねて固定される3個の第2の半導体装置3,4,5bは各種のメモリ半導体チップを搭載したメモリ半導体装置となっている。本実施例1では、DSC−ASIC2の上面には第2の半導体装置3としてSDRAM半導体チップを組み込んだ半導体装置(SDRAM)3が固定されている。また、このSDRAM3の上面には第2の半導体装置4としてNORフラッシュ半導体チップを組み込んだ半導体装置(NORフラッシュ(Flash))4が固定されている。また、このNORフラッシュ4の上面には第2の半導体装置5bとしてNANDフラッシュ半導体チップを組み込んだ半導体装置(NANDフラッシュ(Flash))5bが固定されている。積層の順番に関しては消費電流が大きいメモリほど下位に配置する方が放熱面で望ましい。
【0027】
最下段のDSC−ASIC2の上面には被接続電極が設けられ、SDRAM3の外部電極端子が固定できるようになっている。DSC−ASIC2の被接続電極の配列(配置)は、予め搭載可能とするメモリ半導体装置の種類を想定して決められている。この想定した電極配列を説明の便宜上基準電極配列と呼称する。従って、DSC−ASIC2上にNORフラッシュ4を搭載したり、あるいはNANDフラッシュ5bを搭載することも可能である。この基準電極配列(パターン)については、後に詳述する。
【0028】
メモリ用の第2の半導体装置3,4,5bは、いずれもその下面に外部電極端子を上面に被接続電極を有するが、これら外部電極端子配列(配置)及び被接続電極配列(配置)は前記基準電極配列と一致したものとなっている。
【0029】
ここで第1の半導体装置(DSC−ASIC)2と第2の半導体装置3,4,5bの構造について、図4を参照しながら説明する。図4は積層前の分離状態にあるDSC−ASIC(第1の半導体装置)2,SDRAM(第2の半導体装置)3,NORフラッシュ(第2の半導体装置)4,NANDフラッシュ(第2の半導体装置)5bを分解図の状態で示す。図4の太い矢印で示すように、上段側の半導体装置はその下の半導体装置に積層されて図1及び図3に示す積層半導体装置1とされる。
【0030】
DSC−ASIC2は、下面に複数の外部電極端子31を整列配置した配線基板30の上面中央にフリップチップ搭載した半導体チップ32を有する構造になっている。半導体チップ32にはDSC−ASICが形成されている。外部電極端子31は、例えば、直径が350μmの半田ボールによって形成されている。配線基板30は、例えば、厚さ250μmの正方形のガラスエポキシ樹脂基板からなっている。配線基板30の上面及び下面にはそれぞれ所定パターンに配線33,34が設けられている。また、所定部のこれら配線33,34は導体35によって接続されている。配線基板30の上面の所定の各配線33に半導体チップ32の下面の電極36が電気的に接続されている。また、半導体チップ32の下面にはアンダーフィル層37が設けられ、半導体チップ32の下面と配線基板30の上面の隙間を塞いでいる。アンダーフィル層37は、例えば、絶縁性のエポキシ樹脂で形成されている。
【0031】
配線基板30の上面の半導体チップ32の固定領域から外れた四角形枠の領域には、メモリ用の第2の半導体装置3,4,5bの外部電極端子を固定するための被接続電極39が配列(配置)されている。この被接続電極39は所定箇所の配線33で形成されている。そして、この被接続電極39の配列が基準電極配列となる。被接続電極39の表面には半田ボール等との接続を良好とするためのメッキ膜(図示せず)が形成されている。
【0032】
また、DSC−ASIC2は、配線基板30の下面にDSC−ASIC用の外部電極端子を有するとともに、DSC−ASIC2の上面側に順次搭載される第2の半導体装置3,4,5bのための外部電極端子も配置されている。
【0033】
DSC−ASIC2は、その製造においては、DSC−ASIC2を形成するための製品形成部を縦横に整列配置する配線母基板を準備する。製品形成部は前述の配線基板30の構造になっている。つぎに、配線母基板の上面の各製品形成部に半導体チップ32をフリップチップ接続するとともに、配線母基板と半導体チップ32との間の隙間にディスペンサによって絶縁性樹脂(例えば、エポキシ樹脂)を充填してアンダーフィル層37を形成する。つぎに、配線母基板の下面の各製品形成部の配線34に半田ボールを取り付けて外部電極端子31を形成する。その後、配線母基板を縦横に切断して各製品形成部毎に個片化してDSC−ASIC2を製造する。
【0034】
第2の半導体装置3,4,5bは、半導体チップの電極が四角形の半導体チップの中央に沿って配列されるセンターパッド構造か、あるいは半導体チップの周縁に沿って配列される周辺パッド構造の違いによって半導体チップの固定構造が変わる以外は同じ構成になっている。
【0035】
SDRAM3,NORフラッシュ4,NANDフラッシュ5bはいずれも常用のテープBGA(Ball Grid Array)技術によって製造したものである。また、いずれも図4に示すように半導体チップの外側に外部電極端子を配置するいわゆるファンアウト型の半導体装置になっている。
【0036】
SDRAM3は、下面に複数の外部電極端子41を有する正方形のテープ配線基板40の上面中央に接着剤42を介して半導体チップ43が固定されている。接着剤42は、例えば、厚さ50μmの熱圧着接着剤であり、テープ配線基板40のテープ44に熱圧着接着剤を貼り付けるとともに半導体チップ43を熱圧着接着剤に貼り付け、その後所定の温度に加熱することによって半導体チップ43をテープ44に固定したものである。
【0037】
テープ配線基板40は、絶縁性のテープ44と、このテープ44の1面に所定パターンに形成されたリード45と、リード45を選択的に覆うようにテープ44に設けられた絶縁膜からなっている。絶縁膜には符号を付けず、また絶縁膜は簡略的に示してある。テープ44にはデバイスホール46が設けられ、リード45の一端はデバイスホール46内に片持梁状に突出している。半導体チップ43は四角形の中央に沿って電極(図示せず)を配列するセンターパッド構造であることから、デバイスホール46は半導体チップ43の電極列に対応している。半導体チップ43がセンターパッド構造であることから、前記接着剤42はデバイスホール46の両側のテープ44部分にそれぞれ設けられて半導体チップ43をテープ44に固定している。デバイスホール46内に突出するリード45の先端はインナーリードボンディングによって半導体チップ43の図示しない電極に接続されている。デバイスホール46は絶縁性樹脂による封止体47によって塞がれ、リード45及び半導体チップ43の電極を保護するようになっている。
【0038】
半導体チップ43にはSDRAMが形成されている。SDRAMは、例えば、SDR(Single Data Rate)−SDRAM、またはDDR(Double Data Rate)−SDRAMが形成されている。本実施例1では、半導体チップ43にはDDR−SDRAMが形成されている。
【0039】
半導体チップ43の固定領域から外れた周辺のテープ44には孔(ホール)48が複数設けられている。このホール48内にはリード45が延在している。ホール48内のリード45の上下面は露出している。ホール48は前記基準電極配列に一致して設けられている。そして、ホール48のリード45の下面に外部電極端子41が形成されている。外部電極端子41は、例えば、直径が350μmの半田ボールで形成されている。ホール48のリード45の上下面は、半田ボールとの接続性を良好とするためのメッキ膜(図示せず)が形成されている。
【0040】
ホール48内のリード45の上面が被接続電極49を形成する。ホール48が基準電極配列となることから、このホール48部分に形成される外部電極端子41及び被接続電極49の配列も基準電極配列となる。
【0041】
SDRAM3の製造はテープBGA技術によって製造される。SDRAM3の製造においては、両側に所定間隔にスプロケットホールが設けられたキャリアテープが準備される。このキャリアテープは、その長手方向に沿ってSDRAM3を製造する製品形成部が所定ピッチに配置されている。製品形成部はテープ配線基板40の構造となっている。キャリアテープは製造ラインをスプロケットホールを利用してピッチ送りされ、その各作業ステーションで順次組立が行われる。
即ち、最初の作業ステーションでキャリアテープの製品形成部に熱圧着接着剤42を貼り付ける。
【0042】
つぎに、次の作業ステーションで半導体チップ43を熱圧着接着剤42に重ね、かつ所定の温度と加圧のもとに半導体チップ43をキャリアテープに固定する。この結果、キャリアテープのデバイスホール46の略中央に沿って半導体チップ43の電極が位置するようになる。
【0043】
つぎに、次の作業ステーションでインナーリードボンディング装置によってデバイスホール46内に突出するリード45の先端を半導体チップ43の各電極に接続する。
【0044】
つぎに、次の作業ステーションでデバイスホール46内に絶縁性の樹脂(例えば、エポキシ樹脂)を充填しかつ硬化させて封止体47を形成する。デバイスホール46内のリード45及び半導体チップ43の電極は封止体47によって覆われて保護される。
【0045】
つぎに、次の作業ステーションでキャリアテープのホール48内に延在するリード45に半田ボールを接続して外部電極端子41を形成する。
【0046】
つぎに、次の作業ステーションでキャリアテープから製品形成部部分を切り取り、SDRAM3を製造する。
【0047】
NORフラッシュ4は半導体チップ53にNORフラッシュが形成される点がSDRAM3と異なり、半導体チップ53の主面に設けられる図示しない電極が周辺パッド構造である点がSDRAM3と異なるが、他の構造は同じである。
【0048】
即ち、NORフラッシュ4は、正方形のテープ配線基板50の上面中央に熱圧着接着剤52を介して半導体チップ53が固定され、下面に複数の外部電極端子51を有する構造になっている。テープ配線基板50は、絶縁性のテープ54と、このテープ54の1面に所定パターンに形成されたリード55と、リード55を選択的に覆うようにテープ54に設けられた絶縁膜からなっている。また、テープ54にはデバイスホール56が設けられている。半導体チップ53の電極配列は、四角形の半導体チップ53の対向する一対の辺に沿って電極を配列する周辺パッド構造である。このため、テープ54に設けるデバイスホール56は、前記一対の辺に沿って延在するスリット状のデバイスホール56となる。そして、各スリット状のデバイスホール56の中央に沿って電極が配列される構造になる。デバイスホール56内に突出するリード55の先端がインナーリードボンディングによって半導体チップ53の図示しない電極に接続されている。各デバイスホール56は絶縁性樹脂による封止体57によって塞がれ、リード55及び半導体チップ53の電極を保護するようになっている。
【0049】
半導体チップ53の固定領域から外れた周辺のテープ54には孔(ホール)58が複数設けられている。このホール58内にはリード55が延在し、上面は被接続電極59を形成し、下面には半田ボールからなる外部電極端子51が設けられている。ホール58は基準電極配列となるため、このホール58部分に形成される外部電極端子51及び被接続電極59の配列も基準電極配列となる。
【0050】
NORフラッシュ4もSDRAM3と同様にテープBGA技術によって製造される。この場合、NORフラッシュ4の製造においては、半導体チップ53の電極は周辺パッド配列となることから、デバイスホール56が2箇所となり、SDRAM3の製造と異なる。デバイスホール56が2箇所となることから、インナーリードボンディングも2箇所で行われる。また、デバイスホール56を塞ぐように形成する封止体57の形成箇所も2箇所となる。これ以外はSDRAM3の製造方法と同様になる。
【0051】
NANDフラッシュ5a、5bは半導体チップ63にNANDフラッシュが形成される点がNORフラッシュ4と異なる以外はNORフラッシュ4と構造が同じである。NANDフラッシュ5a、5bの半導体チップ63の電極配列も周辺パッド構造である。
【0052】
即ち、NANDフラッシュ5a、5bは、正方形のテープ配線基板60の上面中央に熱圧着接着剤62を介して半導体チップ63が固定され、下面に複数の外部電極端子61を有する構造になっている。テープ配線基板60は、絶縁性のテープ64と、このテープ64の1面に所定パターンに形成されたリード65と、リード65を選択的に覆うようにテープ64に設けられた絶縁膜からなっている。また、テープ64にはデバイスホール66が設けられている。半導体チップ63の電極配列は周辺パッド構造であることから、テープ64に設けるスリット状のデバイスホール66も対向して2列設けられる。そして、各スリット状のデバイスホール66の中央に沿って電極が配列される構造になる。デバイスホール66内に突出するリード65の先端がインナーリードボンディングによって半導体チップ63の図示しない電極に接続されている。各デバイスホール66は絶縁性樹脂による封止体67によって塞がれ、リード65及び半導体チップ63の電極を保護するようになっている。
【0053】
半導体チップ63の固定領域から外れた周辺のテープ64には孔(ホール)68が複数設けられている。このホール68内にはリード65が延在し、上面は被接続電極69を形成し、下面には半田ボールからなる外部電極端子61が設けられている。ホール68は基準電極配列となるため、このホール68部分に形成される外部電極端子61及び被接続電極69の配列も基準電極配列となる。
【0054】
積層半導体装置1の製造においては、積層半導体装置1の製造事前に搭載可能とする前記メモリ半導体装置の種類を想定して、基準電極配列を決め、その後、図4に示す第1の半導体装置2及び第2の半導体装置3,4,5bを製造する。その後、第1の半導体装置2上に第2の半導体装置3を位置決め載置し、第2の半導体装置3上に第2の半導体装置4を載置し、第2の半導体装置4上に第2の半導体装置5bを載置する。位置決め載置とは、下段の半導体装置の上面の被接続電極上に、上段の半導体装置の下面の外部電極端子が重なるように位置合わせすることである。位置決め後、一時加熱して第2の半導体装置3,4,5bの外部電極端子を形成する半田ボールを一時的に溶かし、半田ボールを被接続電極に接続して図1及び図3に示す積層半導体装置1を製造する。
【0055】
この製造における一時加熱時、最下段の第1の半導体装置2の外部電極端子を下向きにすると外部電極端子が溶けてリフロー装置等に接触する可能性があるので、外部電極端子は上向きにして実施することが望ましい。
【0056】
NANDフラッシュ5bもSDRAM3及びNORフラッシュ4と同様にテープBGA技術によって製造される。本実施例1では、NANDフラッシュ5bを構成する半導体チップ63の電極はNORフラッシュ4の場合と同様に周辺パッド構造となっている。従って、デバイスホール66も対向する2箇所となっている。デバイスホール66の位置がNORフラッシュ4の場合と異なるだけである。従って、製造作業としてはNORフラッシュ4の場合と同様な方法で製造できる。
【0057】
つぎに、基準電極配列について、図5乃至図9を参照して説明する。図5は基準電極配列を示す図であり、積層半導体装置1を構成する各半導体装置における上面の被接続電極の配置状態を示す平面図にも相当するものである。積層半導体装置1のパッケージ寸法、即ち、配線基板30,テープ配線基板40,50,60の外形に相当する寸法であるが、図5では積層半導体装置1のパッケージ70として示す。正方形のパッケージ70の上面には被接続電極71が整列配置されている。例えば、パッケージ70は1辺が14mmとなる正方形であり、0.5mmピッチで正方形の各辺に沿って二重に電極(被接続電極)を配列した例である。1辺に沿う外周の被接続電極71は27個であり、合計で200個(200ピン)になっている。図5の各被接続電極71にピンの機能を示す記号を記してあるが、微細であることから、図6乃至図9に部分的に拡大した図を示す。図6は図5の上辺側及び下辺側の被接続電極の配置を示す拡大平面図であり、図7は図6の各被接続電極の機能を示す説明図である。また、図8は図5の右辺側及び左辺側の被接続電極の配置を示す拡大平面図であり、図9は図8の各被接続電極の機能を示す説明図である。ピン機能を示す記号についての説明は省略する。
【0058】
図7において、下辺側では内側のピン機能を示す記号は1列表示となっているが、外周側では2種類のピン機能を選択できることを示す表示形態となっている。従って、外周側の表示は2列となる。また2列目に表記できない記号は3列目にまで及んで表記してある。例えば、外周側の表示において、下辺外周の左から9番目の被接続電極71は、8I/O0ピンとして、または16I/O9ピンとして使用できることを示す。
【0059】
基準電極配列における各ピン機能は、図7及び図9に示す配列になっている。即ち、図5に示す基準電極配列では、積層半導体装置1の製造前に搭載可能とするメモリ半導体装置の種類としては、表1に示すように、SRAM,PSRAM(疑似SRAM),NOR−FLASH,NAND−FLASH,SDR−SDRAM,DDR−SDRAMを想定して、基準電極配列を決めてある。
【0060】
【表1】
【0061】
表1は、デジタル・カメラ(DSC)、PDA(personal digital assistants:個人向け携帯型情報通信機器)及び携帯電話における幾つかのシステムを各メモリ半導体装置でそれぞれプログラム,ワーク,データ,バックアップの各作業を行わせるべく積層半導体装置を形成する例を示すものである。例えば、DSCのシステム2では、NOR−FLASH,NAND−FLASH及びSDR−SDRAMをASICに組み込めば、NOR−FLASHをプログラムに使用し、NAND−FLASHをデータ保持に使用し、SDR−SDRAMをワークとして使用する積層半導体装置を製造することができる。
【0062】
また、携帯電話のシステム5では、SRAM,NOR−FLASH,NAND−FLASH及びSDR−SDRAMをASICに組み込めば、SRAMをワークとバックアップに使用し、NOR−FLASHをプログラムに使用し、NAND−FLASHをデータ保持に使用し、SDR−SDRAMをワークとして使用する積層半導体装置を製造することができる。
【0063】
【表2】
また、表2には、メモリコントローラで使用するメモリ半導体装置の例を示してある。メモリコントローラ1ではSRAM,PSRAM,NOR−FLASHを使用し、メモリコントローラ2ではSDR−SDRAMまたはSDR/DDR−SDRAMを使用し、メモリコントローラ3ではNAND−FLASHを使用する例を示してある。
【0064】
【表3】
また、表3には、図5の基準電極配列に搭載可能なメモリと、その搭載可能メモリ仕様を示す。SDR−SDRAM及びDDR−SDRAMの場合、〜512Mbit(〜128M×4/〜64M×8/〜32M×16)のメモリの搭載が可能である。SRAMの場合、〜64Mbit(〜8M×8/〜4M×16)のメモリの搭載が可能である。NOR−FLASHの場合、〜64Mbit(〜8M×8/〜4M×16)のメモリの搭載が可能である。NAND−FLASHの場合、容量は不問であり、(×8/×16)のメモリの搭載が可能である。
【0065】
図5に示す基準電極配列は、電極(被接続電極71)を複数有する複数の領域に区画され、各区画は複数のメモリ用の第2の半導体装置の各品種別に使用される。本実施例1の基準電極配列では、SDRAM、DDR−SDRAM、NOR−FLASH、SRAM、NAND−FLASHの搭載を想定している。図5に示す基準電極配列は1例である。
【0066】
図10はSDRAMまたはDDR−SDRAMの搭載に使用する区画の被接続電極71をピックアップして示す図である。図10に示す被接続電極71は、SDRAM/DDR×4/×8/16で96ピン(48+48)の搭載に使用する電極である。パッケージ70の左辺の被接続電極71の48個は、コントロール3個、アドレス(A)8個、DM(Byte input mask)1個、DQS(input and output data strobe)1個、DQ(Data input/output)8個、VDD(Power for internal circuit)3個、VSS(Ground for internal circuit)3個、VDDQ(Power for DQ circuit)4個、予備13個となっている。また、パッケージ70の右辺の被接続電極71の48個は、コントロール3個、アドレス2個、DM1個、DQS1個、DQ8個、VDD3個、VSS3個、VDDQ4個、予備13個となっている。図10の上辺の点々を付して示す7個の被接続電極71aは本区画とは別の全体における予備ピンである。また、四隅の被接続電極71bはNCまたはVSSとなる電極である。
【0067】
図11はNOR−FLASHの搭載に使用する区画の被接続電極71をピックアップして示す図である。図11に示す被接続電極71は、NOR−FLASH×8/×16で48ピン(24+24)の搭載に使用する電極である。パッケージ70の上辺の被接続電極71の24個は、コントロール4,アドレス20であり、下辺の24個はコントロール2個、アドレス2個、DQ16個、VCC1個、VCCQ1個、VSS2個である。図11の上辺の点々を付して示す7個の被接続電極71aは本区画とは別の全体における予備ピンであり、四隅の被接続電極71bはNCまたはVSSとなる電極である。
【0068】
図12はNOR−FLASHまたはSRAMの搭載に使用する区画の被接続電極71をピックアップして示す図である。図12に示す被接続電極71は、NOR−FLASH/SRAM×8/×16で60ピン(30+30)の搭載に使用する電極である。パッケージ70の上辺の被接続電極71の30個は、コントロール8,アドレス21、予備1個であり、下辺の30個はコントロール4個、アドレス2個、DQ16個、VCC2個、VCCQ1個、VSS4個、予備1個である。図12の上辺の点々を付して示す7個の被接続電極71aは本区画とは別の全体における予備ピンであり、四隅の被接続電極71bはNCまたはVSSとなる電極である。
【0069】
図13はNAND−FLASHの搭載に使用する区画の被接続電極71をピックアップして示す図である。図13に示す被接続電極71は、NAND−FLASH×8/×16で32ピン(11+21)1個搭載に使用する電極である。また、2個搭載の2バンク(bank)仕様を考慮し、必要な電極2ピンも配置している。パッケージ70の上辺の被接続電極71の11+2個は、コントロール9+2個、VCC1個、VSS1個であり、パッケージ70の下辺の被接続電極71の21個は、コントロール1個、I/O16個、VCC1個、VSS3個である。図13の上辺の点々を付して示す7個の被接続電極71aは本区画とは別の全体における予備ピンであり、四隅の被接続電極71bはNCまたはVSSとなる電極である。
【0070】
以上のように、図5に示す基準電極配列においては、SDRAM、DDR−SDRAM、NOR−FLASH、SRAM、NAND−FLASHの搭載が可能になる。
【0071】
図14はSDRAM3の模式的平面図であり、128MのSDRAMを形成した半導体チップ43をテープ配線基板40に搭載した状態を示す模式的平面図である。半導体チップ43の所定の電極と正方形のテープ配線基板40の周縁に配置された所定の被接続電極49はリード45によって接続されてSDRAM3が構成されている。
【0072】
図15はNORフラッシュ4の模式的平面図であり、32MのNOR−FLASHを形成した半導体チップ53をテープ配線基板50に搭載した状態を示す模式的平面図である。半導体チップ53の所定の電極と正方形のテープ配線基板50の周縁に配置された所定の被接続電極59はリード55によって接続されてNORフラッシュ4が構成されている。
【0073】
図16はNANDフラッシュ5a、5bの模式的平面図であり、128MのNAND−FLASHを形成した半導体チップ63をテープ配線基板60に搭載した状態を示す模式的平面図である。半導体チップ63の所定の電極と正方形のテープ配線基板60の周縁に配置された所定の被接続電極69はリード65によって接続されてNANDフラッシュ5a、5bが構成されている。
【0074】
本実施例1によれば、以下の効果を有する
(1)積層半導体装置の開発(製品開発)に先立って、採用できるメモリ半導体チップの組合せを考慮してピン配列やパッケージサイズを決定するので、考慮外のメモリ半導体チップの組合せにならない限り、最初に投資した組立治工具、選別治工具及び選別プログラムが流用できる。この結果、短日日に製品開発が可能になり、製造コストの低減が達成できる。
【0075】
(2)製品開発において、治工具が流用できることから、新規治工具の開発が不要になり、開発日程が短縮できる。
【0076】
(3)積層半導体装置1において、第1の半導体装置2の上面の被接続電極配列(基準電極配列)と重なるように一致して第2の半導体装置3,4,5bの下面の外部電極端子配列及び上面の被接続電極配列が決定されていることから、複数の第2の半導体装置3,4,5bの品種の組み合わせを変えても簡単に所定の積層半導体装置1を製造することができる。
【0077】
(4)2回目以降の製品開発は、配線基板(テープ配線基板)と、配線基板に半導体チップを接着する接着構造の設計等だけで関発が可能になり、短期間に安価に製品開発が行える。
【0078】
(5)一度開発に使用したメモリ用の第2半導体装置(単品)は再利用できる。このため、第2の半導体装置の品種(メモリ品種)の変更が容易になり、新規開発依頼に対しても迅速な開発が可能になる。
【0079】
(6)上記(1)〜(5)により、短期間に安価に積層半導体装置1を開発することができる。
【実施例2】
【0080】
図17及び図18は本発明の実施例2の積層半導体装置に係わる図である。図17は積層半導体装置の模式的正面図、図18は積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【0081】
本実施例2の積層半導体装置1は、DSC−ASIC2の上面にSDRAM3を積層した構成になっている。DSC−ASIC2及びSDRAM3の構造は実施例1で説明したとおりの構造である。SDRAM3の下面の外部電極端子41がDSC−ASIC2の上面の被接続電極(図示せず)に接続されている。この実施例2の積層半導体装置1は、図18のデジタル・カメラの機能ブロックにおいて、点線枠で示す機能を一体化した構造になっている。本実施例2によれば、本実施例1と同等なる効果を有する。
【実施例3】
【0082】
図19及び図20は本発明の実施例3の積層半導体装置に係わる図である。図19は積層半導体装置の模式的正面図、図20は積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【0083】
本実施例3の積層半導体装置1は、DSC−ASIC2の上面にSDRAM3を積層し、SDRAM3の上面にNORフラッシュ4を積層した構成になっている。DSC−ASIC2、SDRAM3及びNORフラッシュ4の構造は実施例1で説明したとおりの構造である。SDRAM3の下面の外部電極端子41がDSC−ASIC2の上面の被接続電極(図示せず)に接続され、NORフラッシュ4の下面の外部電極端子51がSDRAM3の上面の被接続電極(図示せず)に接続されている。この実施例3の積層半導体装置1は、図20のデジタル・カメラの機能ブロックにおいて、点線枠で示す機能を一体化した構造になっている。本実施例3によれば、本実施例1と同等なる効果を有する。
【実施例4】
【0084】
図21及び図22は本発明の実施例4の積層半導体装置に係わる図である。図21は積層半導体装置の模式的正面図、図22は積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【0085】
本実施例4の積層半導体装置1は、SDRAM3の上面にNORフラッシュ4を積層し、NORフラッシュ4の上面にNANDフラッシュ5を積層した構成になっている。即ち、メモリ半導体装置同士を積層した構成である。
【0086】
SDRAM3、NORフラッシュ4及びNANDフラッシュ5bの構造は実施例1で説明したとおりの構造である。NORフラッシュ4の下面の外部電極端子51がSDRAM3の上面の被接続電極(図示せず)に接続され、NANDフラッシュ5bの下面の外部電極端子61がNORフラッシュ4の上面の被接続電極(図示せず)に接続されている。この実施例4の積層半導体装置1は、図22のデジタル・カメラの機能ブロックにおいて、点線枠で示す機能を一体化した構造になっている。本実施例4によれば、本実施例1と同等なる効果を有する。
【実施例5】
【0087】
図23は本発明の実施例5である積層半導体装置の模式的正面図である。本実施例5の積層半導体装置1は、SDRAM3の上面にNORフラッシュ4を積層し、NORフラッシュ4の上面にNANDフラッシュ5bを積層した構成になっている。即ち、メモリ半導体装置同士を積層した構成である。
【0088】
本実施例5のSDRAM3、NORフラッシュ4及びNANDフラッシュ5bの外部電極端子は、実施例1の積層半導体装置1とは反対位置になっている。即ち、実施例1の積層半導体装置1を構成するSDRAM3,NORフラッシュ4及びNANDフラッシュ5bは外部電極端子を半導体チップが固定されるテープ配線基板の反対面に設けているが、本実施例5の積層半導体装置1を構成するSDRAM3,NORフラッシュ4及びNANDフラッシュ5は外部電極端子を半導体チップが固定される面側のテープ配線基板側に設けている。これらSDRAM3,NORフラッシュ4及びNANDフラッシュ5bは、実施例1で説明した製造の段階において、ホール内に延在するリードに半田ボールを取り付ける際、実施例1の場合の反対のリード面に半田ボールを接続することによって形成できる。このように、リードの反対面に半田ボールを接続することは、作業に特に支障は起こさない。本実施例5によれば、本実施例1と同等なる効果を有する。
【0089】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるカメラモジュールに組み込む積層半導体装置及びその製造技術に適用した場合について説明したが、それに限定されるものではない。
本発明は少なくとも、小型で高集積度の積層半導体装置の製造に適用できる。
【図面の簡単な説明】
【0090】
【図1】本発明の実施例1である積層半導体装置の模式的正面図である。
【図2】本実施例1の積層半導体装置を組み込んだデジタル・カメラの機能構成を示すブロック図である。
【図3】本実施例1の積層半導体装置の模式的断面図である。
【図4】本実施例1の積層半導体装置を構成する各半導体装置の一体化前の状態を示す模式的断面図である。
【図5】本実施例1の積層半導体装置を構成する各半導体装置における上面の被接続電極の配置状態を示す平面図である。
【図6】図5の上辺側及び下辺側の被接続電極の配置を示す拡大平面図である。
【図7】図6の各被接続電極の機能を示す説明図である。
【図8】図5の右辺側及び左辺側の被接続電極の配置を示す拡大平面図である。
【図9】図8の各被接続電極の機能を示す説明図である。
【図10】前記被接続電極において、SDRAMを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。
【図11】前記被接続電極において、NORフラッシュを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。
【図12】前記被接続電極において、NORフラッシュ及びSRAMを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。
【図13】前記被接続電極において、NANDフラッシュを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。
【図14】前記SDRAMを形成した半導体装置の半導体チップから被接続電極に至る配線構造を示す説明図である。
【図15】前記NORフラッシュを形成した半導体装置の半導体チップから被接続電極に至る配線構造を示す説明図である。
【図16】前記NANDフラッシュを形成した半導体装置の半導体チップから被接続電極に至る配線構造を示す説明図である。
【図17】本発明の実施例2である積層半導体装置の模式的正面図である。
【図18】本実施例2の積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【図19】本発明の実施例3である積層半導体装置の模式的正面図である。
【図20】本実施例3の積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【図21】本発明の実施例4である積層半導体装置の模式的正面図である。
【図22】本実施例4の積層半導体装置のデジタル・カメラでの役割を示すブロック図である。
【図23】本発明の実施例5である積層半導体装置の模式的正面図である。
【符号の説明】
【0091】
1…積層半導体装置、2…第1の半導体装置(DSC−ASIC)、3…第2の半導体装置(SDRAM)、4…第2の半導体装置(NORフラッシュ)、5a、5b…第2の半導体装置(NANDフラッシュ)、6…カード、10…カメラレンズ、11…CCD、12…TG、13…垂直電圧駆動回路、14…画像補正部、15…制御部、16…音声入出力、17…マイク、18…スピーカ、19…液晶表示装置、20…LCDインターフェイス、21…TV、22…TVインターフェイス、23…PC、24…PCインターフェイス、30…配線基板、31…外部電極端子、32…半導体チップ、33,34…配線、35…導体、36…電極、37…アンダーフィル層、39…被接続電極、40…テープ配線基板、41…外部電極端子、42…接着剤、43…半導体チップ、44…テープ、45…リード、46…デバイスホール、47…封止体、48…孔(ホール)、49…被接続電極、50…テープ配線基板、51…外部電極端子、52…接着剤、53…半導体チップ、54…テープ、55…リード、56…デバイスホール、57…封止体、58…孔(ホール)、59…被接続電極、60…テープ配線基板、61…外部電極端子、62…接着剤、63…半導体チップ、64…テープ、65…リード、66…デバイスホール、67…封止体、68…孔(ホール)、69…被接続電極、70…パッケージ、71…被接続電極
【特許請求の範囲】
【請求項1】
所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続される半導体チップとからなる第1の半導体装置と、
前記第1の半導体装置上に順次重ねて搭載される複数の第2の半導体装置とを有し、
前記第2の半導体装置は、所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続される半導体チップとからなり、
前記第2の半導体装置の下面の前記外部電極端子及び上面の前記被接続電極それぞれは前記第1の半導体装置の上面の前記被接続電極の電極配列である基準電極配列と一致する電極配列になり、
上段側に位置する前記半導体装置の下面の各前記外部電極端子は前記上段側に位置する前記半導体装置の下段に位置する前記半導体装置の上面の前記被接続電極に導電性の接合材を介して接続されていることを特徴とする積層半導体装置。
【請求項2】
前記基準電極配列は前記電極を複数有する複数の領域に区画され、前記各区画は前記複数の第2の半導体装置の各品種別に使用されることを特徴とする請求項1に記載の積層半導体装置。
【請求項3】
前記第1の半導体装置はロジック回路を構成し、前記複数の第2の半導体装置はメモリ回路を構成することを特徴とする請求項1に記載の積層半導体装置。
【請求項4】
前記第1の半導体装置はASICであり、前記第2の半導体装置はSDR−SDRAM,DDR−SDRAM,SRAM,NOR−FLASH,NAND−FLASH,PSRAMのいずれかまたはそれらの組み合わせ品であることを特徴とする請求項1に記載の積層半導体装置。
【請求項5】
所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるロジック半導体チップとからなる第1の半導体装置と、
前記第1の半導体装置上に順次重ねて搭載される複数の第2の半導体装置とを有し、
前記第2の半導体装置は、所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるメモリ半導体チップとからなり、
前記第2の半導体装置の下面の前記外部電極端子及び上面の前記被接続電極それぞれは前記第1の半導体装置の上面の前記被接続電極の電極配列である基準電極配列と一致する電極配列になり、
上段側に位置する前記半導体装置の下面の各前記外部電極端子は前記上段側に位置する前記半導体装置の下段に位置する前記半導体装置の上面の前記被接続電極に導電性の接合材を介して接続されていることを特徴とする積層半導体装置の製造方法であり、
事前に搭載可能とする前記メモリ半導体装置の種類を想定して、前記基準電極配列を決めることを特徴とする積層半導体装置の製造方法。
【請求項1】
所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続される半導体チップとからなる第1の半導体装置と、
前記第1の半導体装置上に順次重ねて搭載される複数の第2の半導体装置とを有し、
前記第2の半導体装置は、所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続される半導体チップとからなり、
前記第2の半導体装置の下面の前記外部電極端子及び上面の前記被接続電極それぞれは前記第1の半導体装置の上面の前記被接続電極の電極配列である基準電極配列と一致する電極配列になり、
上段側に位置する前記半導体装置の下面の各前記外部電極端子は前記上段側に位置する前記半導体装置の下段に位置する前記半導体装置の上面の前記被接続電極に導電性の接合材を介して接続されていることを特徴とする積層半導体装置。
【請求項2】
前記基準電極配列は前記電極を複数有する複数の領域に区画され、前記各区画は前記複数の第2の半導体装置の各品種別に使用されることを特徴とする請求項1に記載の積層半導体装置。
【請求項3】
前記第1の半導体装置はロジック回路を構成し、前記複数の第2の半導体装置はメモリ回路を構成することを特徴とする請求項1に記載の積層半導体装置。
【請求項4】
前記第1の半導体装置はASICであり、前記第2の半導体装置はSDR−SDRAM,DDR−SDRAM,SRAM,NOR−FLASH,NAND−FLASH,PSRAMのいずれかまたはそれらの組み合わせ品であることを特徴とする請求項1に記載の積層半導体装置。
【請求項5】
所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるロジック半導体チップとからなる第1の半導体装置と、
前記第1の半導体装置上に順次重ねて搭載される複数の第2の半導体装置とを有し、
前記第2の半導体装置は、所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるメモリ半導体チップとからなり、
前記第2の半導体装置の下面の前記外部電極端子及び上面の前記被接続電極それぞれは前記第1の半導体装置の上面の前記被接続電極の電極配列である基準電極配列と一致する電極配列になり、
上段側に位置する前記半導体装置の下面の各前記外部電極端子は前記上段側に位置する前記半導体装置の下段に位置する前記半導体装置の上面の前記被接続電極に導電性の接合材を介して接続されていることを特徴とする積層半導体装置の製造方法であり、
事前に搭載可能とする前記メモリ半導体装置の種類を想定して、前記基準電極配列を決めることを特徴とする積層半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
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【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2006−32379(P2006−32379A)
【公開日】平成18年2月2日(2006.2.2)
【国際特許分類】
【出願番号】特願2004−204323(P2004−204323)
【出願日】平成16年7月12日(2004.7.12)
【出願人】(000100997)株式会社アキタ電子システムズ (41)
【公開日】平成18年2月2日(2006.2.2)
【国際特許分類】
【出願日】平成16年7月12日(2004.7.12)
【出願人】(000100997)株式会社アキタ電子システムズ (41)
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