解析用モデル生成方法
【課題】一般的な構造を高周波帯まで精度よく表現できる３次元フルウェーブ解析によるＳ、Ｙ、Ｚパラメータなどのネットワークパラメータに基づいたモデルであること。モデルの分割・合成を行っても、リターンパス不整合に基づく矛盾が起きないよう、ＧＮＤプレーンなどの信号リターンパスが明示的に分離されていること。以上の条件を満たす解析用モデル生成方法を提供する。
【解決手段】回路全体を、信号系、電源系、ＧＮＤ系の回路部に分割し、信号−電源間相互インピーダンスの調和平均を求め、その周波数応答関数をリターンパスとしてのＧＮＤのモデルとして用いる。このＧＮＤのモデルは、シミュレーション上で十分な制度を有するので、回路全体からリターンパスを分離することができる。
【解決手段】回路全体を、信号系、電源系、ＧＮＤ系の回路部に分割し、信号−電源間相互インピーダンスの調和平均を求め、その周波数応答関数をリターンパスとしてのＧＮＤのモデルとして用いる。このＧＮＤのモデルは、シミュレーション上で十分な制度を有するので、回路全体からリターンパスを分離することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、解析用モデル生成方法と、この解析用モデル生成方法を用いる解析用モデル生成装置とに係り、特に、電源系回路部、ＧＮＤ（ＧｒｏｕＮＤ：グランド）系回路部、信号系回路部を有する電気回路の解析用モデル生成方法と、この解析用モデル生成方法を用いる解析用モデル生成装置とに係る。
【背景技術】
【０００２】
半導体デバイスの高速化・多信号化により、ＳＳＯ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｏｕｔｐｕｔ：同時スイッチング出力）によるＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ：同時スイッチングノイズ）が従前より問題となっている。
【０００３】
ＳＳＮとは、多くの出力素子が同時にＯＮ／ＯＦＦすることにより、一度に大量の電流が電源・ＧＮＤに流れ、その電圧を大きく変動させる現象である。その結果として、出力信号波形が変調を受け、受信側でタイミングエラーや閾値エラーが起きてしまう。
【０００４】
以前は、計算機や回路シミュレータの能力にも限界があり、ＳＳＯやＳＳＮの発生時における波形を少ない計算量で予測するためには、特許文献１（特開２００６−２４４３２５号公報）に開示されている方法が用いられていた。この方法では、先ず、簡易的に、電源系と信号系とを分けて計算する。その後、それぞれの計算結果を利用して、最終的な信号波形を予測する。
【０００５】
例えば、特許文献１では、まず、Ｉ／Ｏ（Ｉｎ／Ｏｕｔ）素子のスイッチング電流モデルを何らかの方法で作成する。次に、このモデルを使って、電源系のみの解析を行って電源電圧波形を求める。最後に、この電圧波形をＩ／Ｏ素子に与えて信号系だけの解析を行って出力波形を求める。
【０００６】
しかしながら、電源系の解析に必要なＩ／Ｏ素子のスイッチング電流波形は、後で行う信号系の解析を行わなければ正確に求めることが出来ない。さらに、信号波形の計算を行うためには、電源系解析から得られるＩ／Ｏ動作時の電源電圧波形が必要である。つまり、別々に解析される波形が、いわゆる「鶏と卵」の関係となる。
【０００７】
半導体素子の動作速度が十分に遅い間は、電源系と信号系を独立に解析してその結果を利用しあっても、それほど悪い近似にはならなかった。しかし、半導体デバイスの動作速度が上がってくると、つじつまが合わなくなる。
【０００８】
この問題を解決するためには、基本的に、信号系と、電源系とを、同時に解析する必要がある。そのためには、例えば、特許文献２（米国特許第６５６４３５５号明細書）に開示された方法を使っても良い。この方法では、先ず、信号線とそのレファレンスである電源プレーン・ＧＮＤプレーンの双方を伝送線路モデルで記述して、同時出力動作の解析を行い、電源プレーン・ＧＮＤ上の電荷分布を計算する。次に、得られた電荷分布を使って、電源プレーン・ＧＮＤプレーン上の電圧波形を計算する。最後に、信号線路の電圧波形と、電源プレーン・ＧＮＤプレーン上の電圧波形を重ね合わせる。すなわち、信号のレファレンスが電源・ＧＮＤなので、電源プレーン・ＧＮＤプレーンの電圧波形を重ね合わせることになる。
【０００９】
また、別の提案としては、特許文献３（特開２００９−２１１３３３号公報）には、簡易的な方法が開示されている。この方法では、信号系のモデルと、電源系のモデルとを、仮定に基づいて作成する結合素子によって結合する。
【００１０】
ところが、ここ数年になって、信号密度および信号速度のさらなる増大に伴って、信号伝送媒体内部における信号系と電源系との直接干渉が問題視されつつある。このことは、例えば、非特許文献１（Ｍｙｏｕｎｇ Ｊｏｏｎ Ｃｈｏｉ， Ｖｉｓｈｒａｍ Ｓ． Ｐａｎｄｉｔ， ａｎｄ Ｗｏｏｎｇ Ｈｗａｎ Ｒｙｕ， “Ｃｏｎｔｒｏｌｌａｂｌｅ Ｐａｒａｍｅｔｅｒｓ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｆｏｒ Ｈｉｇｈ Ｓｐｅｅｄ Ｃｈａｎｎｅｌ ｔｈｒｏｕｇｈ Ｓｉｇｎａｌ−Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ Ｃｏｍｂｉｎｅｄ Ａｎａｌｙｓｉｓ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５８ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， ６５８ （２００８））や非特許文献２（Ｒｙｕｉｃｈｉ Ｏｉｋａｗａ， “Ａ Ｌｏｗ−ｃｏｓｔ Ｗｉｒｅ−ｂｏｎｄｉｎｇ Ｐａｃｋａｇｅ Ｄｅｓｉｇｎ ｗｉｔｈ Ｐａｃｋａｇｅ Ｂｕｉｌｔ−ｉｎ Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ Ｄｉｓｔｒｉｂｕｔｅｄ Ｍａｔｃｈｉｎｇ Ｃｉｒｃｕｉｔ ｆｏｒ ｏｖｅｒ ５Ｇｂｐｓ ＳｅｒＤｅｓ Ａｐｐｌｉｃａｔｉｏｎｓ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５９ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， １０９８ （２００９））にも記されている。新たな問題として挙がってきたのは、電源ラインから信号ラインへのｃｏｍｍｏｎ ｍｏｄｅノイズ伝播や、その反対の伝播信号による電源ラインへの直接ノイズ干渉などである。これらは、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害）の原因となったり、信号−電源−信号と作用する正帰還系を構成することによってＧｂｐｓクラスの高速デバイスの動作不安定の原因となったりする。
【００１１】
近年の高速メモリなどの同期型インターフェースの高速化は著しく、現在では転送速度が数Ｇｂｐｓに達している。これは、かなり高速にＳＳＯが発生することを意味する。また、同時に、周波数の上昇によって、信号伝送媒体内部における信号系と電源系との直接干渉が増加することを意味する。
【００１２】
ＳＳＯ状態では、一度に大量の電流が同期して流れるので、信号伝送媒体内部において一度に同期して大きな相互作用が発生する。したがって、信号系と、電源系との両方を含んだ形で、例えば２０ＧＨｚといった高周波領域までモデリングする必要が出てくる。加えて、高周波領域では電源・ＧＮＤを含むインターポーザなどの信号伝送媒体内部における３次元的な相互作用が急増するので、設計精度を上げようとするならば、３次元の電磁気相互作用をモデル化しなくてはならない。
【００１３】
この目的を達成するためには、３次元のＭａｘｗｅｌｌ方程式を、ｑｕａｓｉ−ｓｔａｔｉｃ近似を用いずに、直接解く必要がある。すなわち、いわゆるフルウェーブ電磁界解析が必要となる。しかしながら、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）ダイにつながる全ての伝送媒体（電源供給源を含む）、すなわちインターポーザ、パッケージ、プリント基板の全てを一度に解析するためには、膨大な計算機リソースが必要となるため、おおよそ現実的ではない。
【００１４】
そこで、例えば、回路全体を以下のように分割処理する。すなわち、高周波解析上クリティカルでない部分については、伝送路モデルやｌｕｍｐｅｄ（集中定数）モデルで近似する。高周波解析上クリティカルな箇所に対しては、３次元フルウェーブ電磁界解析を行う。最後に、得られた分割モデルをつなぎ合わせて全体のモデルを構成する。
【００１５】
あるいは、伝送路やｌｕｍｐｅｄモデル近似で十分な精度が得られるかどうかが不明な場合には、回路全体を分割して、部分ごとに３次元フルウェーブ電磁界解析を行い、それぞれの結果をつなぎ合わせる、といった方法も取られる。
【００１６】
ところが、この手続きの中で、３次元フルウェーブ電磁界解析モデルに特有の問題が発生する。通常のフルウェーブ電磁界解析では、ある小さな領域（「ポート」と呼ばれる）から電磁波を入射し、それに対する周波数応答を求める、という手続きが取られる。各ポートから電磁波を入射するには、電圧の基準点（「レファレンス」と呼ばれる）が必要である。このレファレンスは、ポートの直近にある導体が用いられる。もし、このレファレンスとなり得る導体が、ポートから十分近くに無い場合は、入射電磁波が広がっていることを意味する。すなわち、それは小さな領域から電磁波を入射したことにならない。これでは、所望の点から見た周波数応答を正しく計算できない。
【００１７】
したがって、３次元フルウェーブ電磁界解析で得られたモデルは、信号に対しても、電源に対しても、明示的なレファレンスを持たない。なぜなら、得られるのはレファレンスに“対する”応答だからであるレファレンスたるＧＮＤそのものの周波数応答は得られない。なお、通常、３次元フルウェーブ電磁解析のモデルは、Ｓ−ｐａｒａｍｅｔｅｒなどのネットワークパラメータの形で得られる。
【００１８】
いまここで、計算機リソースの制限から、信号系のみと、電源系のみとを、ＧＮＤをレファレンスとしてそれぞれ独立に解いたとする。この２つのモデルを組み合わせて全体のモデルを構成し、ＳＳＯ解析を行うと、ＧＮＤを２重に含んでしまう。
【００１９】
図１は、同じ回路について異なる条件で信号電圧波形を求めた結果を示すグラフ群である。図１（ａ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図１（ｂ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルに第１の出力端子を選んだ場合の結果を示すグラフである。図１（ｃ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。図１（ｄ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルに第２の出力端子を選んだ場合の結果を示すグラフである。図１（ａ）〜図１（ｄ）の各グラフは、それぞれのモデルにＬＳＩの出力回路と接続してＳＳＯ解析を行い、信号電圧波形を求めた結果である。また、図１（ａ）〜図１（ｄ）の各グラフにおいて、第１、第２の波形はそれぞれ異なるアイパターンであり、信号速度は１．６Ｇｂｐｓである。
【００２０】
図１（ａ）〜図１（ｄ）を比較すると、モデルが正確であるかどうかで、出力信号波形がかなり異なることが分かる。また、信号波形を採取する場所・信号位置によってもかなり様子が異なることが分かる。
【００２１】
ここで注意すべきは、信号系モデルと、電源系モデルとを独立に作成して単純合成した場合に、信号劣化が著しいことである。これこそが、ＧＮＤ（リターンパス）を正確にモデリングしていないことによる影響である。
【００２２】
このまま設計すると、余分なマージンを課す必要が生じ、その結果、半導体部品だけでなく、システム全体としての製造コストを増加させてしまうことになる。
【００２３】
したがって、例えば２０ＧＨｚ以上といった高周波特性を精度よく表現しつつも、ＧｂｐｓデバイスのＳＳＯ／ＳＳＮ解析を現実的な時間および計算機リソースで行える、回路のモデル化手段が必要とされる。より具体的には、モデルの分割・合成を行っても、リターンパス不整合に基づく矛盾が起きないモデル生成方法が必要である。
【００２４】
基本的に、プリント配線板のような２次元のスタックアップ構成のモデルに限られてはしまうが、リターンパス不整合に基づく矛盾が発生しにくい方法が特許文献２に開示されているので説明する。
【００２５】
図２Ａは、特許文献２に開示されているＳＳＯ／ＳＳＮモデル化方法および信号波形の計算方法を示すフローチャートである。図２Ｂは、特許文献２に開示されている１信号分の信号系の解析モデルの構成例を示す回路図である。図２Ｃは、特許文献２に開示されている全信号分の信号系の解析モデルの構成例を示す回路図である。図２Ｄは、特許文献２に開示されている電源・ＧＮＤ系モデルの解析モデルの構成を示す回路図である。
【００２６】
図２Ａのフローチャートでは、最初に、信号線およびそのリターンパス（電源またはＧＮＤ）を伝送路（ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ）としてモデル化する。このとき、信号線直下にあるリターンパスも、信号線に沿った伝送路としてモデル化するのがポイントである。こうすることで、リターンパスが明示的にモデル中に現れるので、他のモデルと接続する際にリターンパス不整合による矛盾が発生しにくい。図２Ｂの回路図には、ＧＮＤの他にＧＮＤ１が用意されていることに注目したい。
【００２７】
次に、信号モデルを使って回路シミュレータでＳＳＯ解析を行うと、リターンパスである電源・ＧＮＤに誘起する電荷分布を信号線に沿って求めることが出来る。
【００２８】
電源・ＧＮＤに誘起する電荷分布が求められたら、次に、その値を使って電源・ＧＮＤプレーンの解析を行う。電源・ＧＮＤプレーンもまた図２Ｄに示すように伝送路モデルを使ってメッシュ上に形成される。先に求めた電荷分布をこの伝送路メッシュに割り当てて電源ノイズの解析を行うと、ＳＳＯ状態での電源・ＧＮＤプレーン上での電圧分布と電圧波形とが得られる。
【００２９】
信号線は、電源・ＧＮＤをレファレンスとしているわけであるから、電源・ＧＮＤプレーン上での電圧分布および電圧波形を信号線の電圧波形に足し合わせれば、最終的に求めるＳＳＯ信号波形が得られる。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開２００６−２４４３２５号公報
【特許文献２】米国特許第６５６４３５５号明細書
【特許文献３】特開２００９−２１１３３３号公報
【非特許文献】
【００３１】
【非特許文献１】Ｍｙｏｕｎｇ Ｊｏｏｎ Ｃｈｏｉ， Ｖｉｓｈｒａｍ Ｓ． Ｐａｎｄｉｔ， ａｎｄ Ｗｏｏｎｇ Ｈｗａｎ Ｒｙｕ， “Ｃｏｎｔｒｏｌｌａｂｌｅ Ｐａｒａｍｅｔｅｒｓ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｆｏｒ Ｈｉｇｈ Ｓｐｅｅｄ Ｃｈａｎｎｅｌ ｔｈｒｏｕｇｈ Ｓｉｇｎａｌ−Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ Ｃｏｍｂｉｎｅｄ Ａｎａｌｙｓｉｓ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５８ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， ６５８ （２００８）
【非特許文献２】Ｒｙｕｉｃｈｉ Ｏｉｋａｗａ， “Ａ Ｌｏｗ−ｃｏｓｔ Ｗｉｒｅ−ｂｏｎｄｉｎｇ Ｐａｃｋａｇｅ Ｄｅｓｉｇｎ ｗｉｔｈ Ｐａｃｋａｇｅ Ｂｕｉｌｔ−ｉｎ Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ Ｄｉｓｔｒｉｂｕｔｅｄ Ｍａｔｃｈｉｎｇ Ｃｉｒｃｕｉｔ ｆｏｒ ｏｖｅｒ ５Ｇｂｐｓ ＳｅｒＤｅｓ Ａｐｐｌｉｃａｔｉｏｎｓ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５９ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， １０９８ （２００９）
【発明の概要】
【発明が解決しようとする課題】
【００３２】
特許文献２の方法では、リターンパスが明示的に生成されるため、モデルの分割・合成に伴うリターンパスの不整合に基づく矛盾が起きにくいという技術的要求が満たされている。しかし、前述のように、伝送線路モデルベースであるため、基本的にプリント配線板のような２次元構造の積み重ね、いわゆる２．５次元構造にしか適用できない。一般的な３次元構造に適用するのはきわめて困難である。また、伝送路メッシュベースであるため、１０ＧＨｚを超える高周波解析には不向きである。
【００３３】
しかるに、近年の半導体デバイスの出力信号速度・信号密度の上昇に伴い、パッケージ・インターポーザ、あるいはプリント配線板中の信号伝送媒体内部における３次元的な相互作用が高周波領域で急増している。また、信号伝送媒体内部における信号系および電源系の直接干渉が問題となっているのも前述の通りである。
【００３４】
非特許文献１でも、特許文献２と類似する方法に基づいた解析が行われている。伝送路モデルに基づいた信号線と、電源・ＧＮＤプレーンの２時限電磁界解析を行うＦＤＴＤ（Ｆｉｎｉｔｅ−Ｄｉｆｆｅｒｅｎｃｅ Ｔｉｍｅ−Ｄｏｍａｉｎ：時間領域差分）法に基づいた２．５次元の電磁界シミュレータを使用して信号伝送波形の計算を行っている。ただし、電磁界シミュレータの中で波形計算まで行わなくてはならないので、モデルだけを取り出すことは出来ない。３次元的な相互作用、ならびに、信号系および電源系の直接干渉のモデル化という点では、非特許文献１の方法も特許文献２の方法と同じ問題を抱えている。
【００３５】
これらの問題を解決するには、以下の２つの条件が必要である。すなわち、
（１）一般的な構造を高周波帯まで精度よく表現できる３次元フルウェーブ解析によるＳ、Ｙ、Ｚパラメータなどのネットワークパラメータに基づいたモデルであること。
（２）モデルの分割・合成を行っても、リターンパス不整合に基づく矛盾が起きないよう、ＧＮＤプレーンなどの信号リターンパスが明示的に分離されていること。
【課題を解決するための手段】
【００３６】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３７】
本発明の解析用モデル生成装置は、信号系回路と、電源系回路とを含む任意の回路の解析用モデルを生成する装置である。本発明の解析用モデル生成装置は、パラメータ取得部と、パラメータ変換部と、調和平均演算部と、周波数応答関数演算部と、リターンパス分離部と、モデルデータ生成部とを具備する。ここで、パラメータ取得部は、信号系回路および電源系回路のそれぞれについて、所定形式のパラメータを取得する。パラメータ変換部は、所定形式のパラメータをＺパラメータに変換する。調和平均演算部は、解析の対称となる全ての、信号系回路および電源系回路の組み合わせに対応する相互インピーダンスの調和平均を、Ｚパラメータに基づいて演算する。周波数応答関数演算部は、調和平均の周波数応答関数を演算する。リターンパス分離部は、Ｚパラメータから周波数応答関数を差し引いてリターンパスのモデルを分離する。モデルデータ生成部は、任意の回路の、リターンパスのモデルが分離された解析用モデルを生成する。
【００３８】
本発明の解析用モデル生成方法は、信号系回路と、電源系回路とを含む任意の回路の解析用モデルを生成する方法である。本発明の解析用モデル生成方法は、（ａ）信号系回路および電源系回路をそれぞれモデル化した、所定形式のパラメータを取得するステップと、（ｂ）所定形式のパラメータをＺパラメータに変換するステップと、（ｃ）解析の対称となる全ての、信号系回路および電源系回路の組み合わせに対応する相互インピーダンスの調和平均を、Ｚパラメータに基づいて演算するステップと、（ｄ）調和平均の周波数応答関数を演算するステップと、（ｅ）Ｚパラメータから周波数応答関数を差し引いてリターンパスのモデルを分離するステップと、（ｆ）任意の回路の、リターンパスのモデルが分離された解析用モデルを生成するステップとを具備する。
【発明の効果】
【００３９】
本発明は、Ｇｂｐｓ領域におけるＳＳＯ／ＳＳＮ解析のため、３次元フルウェーブ解析によるネットワークパラメータからリターンパス（ＧＮＤ）を明示的に分離する手段を提供するものである。明示的なＧＮＤを備えるので、モデル分割や他のモデルとの合成を、リターンパス不整合に基づく矛盾が生じないように行うことができる。また、３次元フルウェーブ解析によるネットワークパラメータを使用するため、信号伝送媒体内部における信号系および電源系の直正干渉効果も、高周波帯まで正確に取り入れることが可能となる。
【図面の簡単な説明】
【００４０】
【図１】図１は、同じ回路について異なる条件で信号電圧波形を求めた結果を示すグラフ群である。図１（ａ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図１（ｂ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルに第１の出力端子を選んだ場合の結果を示すグラフである。図１（ｃ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。図１（ｄ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルに第２の出力端子を選んだ場合の結果を示すグラフである。
【図２Ａ】図２Ａは、特許文献２に開示されているＳＳＯ／ＳＳＮモデル化方法および信号波形の計算方法を示すフローチャートである。
【図２Ｂ】図２Ｂは、特許文献２に開示されている１信号分の信号系の解析モデルの構成例を示す回路図である。
【図２Ｃ】図２Ｃは、特許文献２に開示されている全信号分の信号系の解析モデルの構成例を示す回路図である。
【図２Ｄ】図２Ｄは、特許文献２に開示されている電源・ＧＮＤ系モデルの解析モデルの構成を示す回路図である。
【図３】図３は、本発明の解析用モデル生成方法の各ステップを示すフローチャートである。
【図４】図４は、本発明の実施形態による解析用モデル生成方法においてインピーダンスマトリクスからリターンパスを分離する原理を示す回路図群である。図４（ａ）は、もとのインピーダンスマトリクスを概略的に示す回路図である。図４（ｂ）は、図４（ａ）を変形して得られる、ＺＧ（ω）と、ＺＧ（ω）を含まないインピーダンスマトリクスとの関係を概略的に示す回路図である。図４（ｃ）は、図４（ａ）を変形して得られる、ＺＧ（ω）と、ＺＧ（ω）を含まない電源系モデルおよび信号系モデルとの関係を概略的に示す回路図である。
【図５】図５は、出力デバイスと、出力デバイスに接続された電源とを含む信号線路をモデル化した回路モデルを示す回路図群である。図５（ａ）は、全体の回路を分割した一部である分割モデルを示す回路図である。図５（ｂ）は、図５（ａ）のモデルを、実効インピーダンスを用いた表現に変形したモデルを示す回路図である。図５（ｃ）は、図５(ｂ）のモデルに加えて複数の信号線路をも示す回路図である。
【図６】図６は、本発明の実施形態による解析用モデル生成方法を適用した計算結果および従来技術との比較結果を示すグラフ群である。図６（ａ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｂ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルで第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｃ）は、本発明の実施形態による解析用モデル生成方法を適用したモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｄ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。図６（ｅ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルで第２の出力端子を選んだ場合の結果を示すグラフである。図６（ｆ）は、本発明の実施形態による解析用モデル生成方法を適用したモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。
【図７】図７は、インターポーザを３次元フルウェーブ解析した結果と、同じインターポーザのＳパラメータをＳＰＩＣＥ等価回路へ変換した結果との比較を示すグラフ群である。図７（ａ）は、インターポーザの半導体チップ実装面において第１の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｂ）は、インターポーザの基板への接続面において第１の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｃ）は、インターポーザの基板への接続面において第１の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｄ）は、インターポーザの半導体チップ実装面において第２の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｅ）は、インターポーザの基板への接続面において第２の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｆ）は、インターポーザの基板への接続面において第２の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｇ）は、インターポーザの半導体チップ実装面において第３の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｈ）は、インターポーザの基板への接続面において第３の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｉ）は、インターポーザの基板への接続面において第３の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｊ）は、インターポーザの半導体チップ実装面において第４の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｋ）は、インターポーザの基板への接続面において第４の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｌ）は、インターポーザの基板への接続面において第４の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｍ）は、インターポーザの半導体チップ実装面において電源系のインピーダンスの周波数応答を比較した結果を示すグラフである。図７（ｎ）は、インターポーザの基板への接続面において電源系のインピーダンスの周波数応答を比較した結果を示すグラフである。なお、図７（ａ）〜図７(ｎ）において、実線のグラフは３次元フルウェーブ解析の結果を示し、破線のグラフはＳＰＩＣＥ等価回路へ変換した結果を示す。
【図８】図８は、本発明の実施形態による解析用モデル生成装置の構成を示すブロック図群である。図８（ａ）は、本発明の実施形態による解析用モデル生成装置の物理的な構成を示すブロック図である。図８（ｂ）は、本発明の実施形態による解析用モデル生成装置の機能的な構成を示すブロック図である。
【発明を実施するための形態】
【００４１】
添付図面を参照して、本発明による解析用モデル生成方法を実施するための形態を以下に説明する。
【００４２】
（実施形態）
本発明の実施形態による解析用モデル生成方法では、解析対象である回路を、一旦、信号系回路部や電源系回路部などに分割する。そして、分割された回路部のそれぞれについて、シミュレーション用モデルを考える。これらのシミュレーション用モデルを、以下、分割モデルと呼ぶ。これらの分割モデルには、信号系回路部に対応する信号系モデルや、電源系回路部に対応する電源系モデルなどが含まれる。
【００４３】
図３は、本発明の解析用モデル生成方法の各ステップを示すフローチャートである。図３のフローチャートは、第１〜第６のステップＳ１〜Ｓ６を具備している。第１〜第６のステップＳ１〜Ｓ６は、この順番に実行される。図３のフローチャートを開始すると、まず、第１のステップＳ１が実行される。
【００４４】
第１のステップＳ１では、信号と電源を含む分割モデルのそれぞれについて、Ｎ−ｐｏｒｔネットワークパラメータを用意する。このパラメータは、Ｓパラメータ、Ｙパラメータ、ＺパラメータまたはＴパラメータなどが用いられる。また、このパラメータは、ベクトル型ネットワークアナライザなどを用いた測定値であることがより好ましいが、電磁界シミュレータで作成するなどした解析値であっても構わない。第１のステップＳ１の次には、第２のステップＳ２に進む。
【００４５】
第２のステップＳ２では、Ｎ−ｐｏｒｔパラメータの解析値または測定値を、インピーダンスマトリクス形式のＺパラメータに変換する。例えば、ＳパラメータからＺパラメータに変換する場合は、以下の式１を用いればよいことが知られている。
Ｚ＝（Ｉ−Ｓ）−１（Ｉ＋Ｓ） ……（１）
ここで、ＺはＺパラメータを表す行列、すなわちインピーダンスマトリクスであり、Ｉは単位行列であり、ＳはＳパラメータを表す行列である。第２のステップＳ２の次には、第３のステップＳ３に進む。
【００４６】
第３のステップＳ３では、信号−電源間相互インピーダンスの調和平均を求める。ここで、調和平均は、以下の式２を用いることで求められることが知られている。
ＺＧ＝ｎ／（Σ（１／ＺｌｏｏｐＶＳｉ）） ……（２）
ここで、ＺＧは信号−電源間相互インピーダンスの調和平均であり、ｎは信号系モデルおよび電源系モデルの総数であり、ＺｌｏｏｐＶＳｉは分割モデルのそれぞれにおける信号−電源間の相互インピーダンスである。
【００４７】
なお、分割モデルの信号−電源間の相互インピーダンスは、入力端子−出力端子間のループインピーダンスであり、以下の式３のように定義されるものとする。
ＺｌｏｏｐＶＳｉ＝ＺＶｉｎＳｉ−ＺＶｉｎＳｉ’＋ＺＶｏｕｔＳｉ’−ＺＶｏｕｔＳｉ ……（３）
ここで、添え字Ｖｉｎは電源系の入力側ポートを示し、Ｓｉは信号系の入力側ポートを示し、添え字Ｖｏｕｔは電源系の出力側ポートを示しＳｉ’は信号系の出力側ポートを示す。ただし、「入力側」および「出力側」はあくまでも便宜上の名前であって、互いに反対側であること以外の意味を持たない。第３のステップＳ３の次には、第４のステップＳ４に進む。
【００４８】
第４のステップＳ４では、第３のステップＳ３で得られた調和平均インピーダンスＺＧの周波数応答関数を生成する。ここで、リターンパスはレファレンスであるので、本来、それ自体の容量は意味をなさないことに注目する。ただし、他の回路部に対する容量であればその意味を持つことは言うまでもない。そこで、この調和平均インピーダンスＺＧを、容量を持たない形で、周波数の関数としてモデル化する。例えば、誘電損失は電源系モデルおよび信号系モデルに持たせることにして、表皮効果だけ考慮すると、調和平均インピーダンスは、以下の式４のように表される。
ＺＧ（ω）＝ａ＋ｂ＋√ω＋ｊｃω ……（４）
ここで、ＺＧ（ω）はリターンパスとしてのＧＮＤのインピーダンスの周波数応答関数を示し、ωは角周波数を示し、ａ、ｂ、ｃは任意の定数を示す。なお、定数ａ、ｂ、ｃは、最小二乗法などのパラメータフィッティングで求めればよい。こうして得られた周波数関数ＺＧ（ω）は、ＳＳＯ／ＳＳＮ解析におけるリターンパス、すなわちＧＮＤのモデルに他ならない。第４のステップＳ４の次には、第５のステップＳ５に進む。
【００４９】
第５のステップＳ５では、もとのインピーダンスマトリクスからＺＧ（ω）を差し引くことで、リターンパスを分離する。図４は、本発明の実施形態による解析用モデル生成方法においてインピーダンスマトリクスからリターンパスを分離する原理を示す回路図群である。図４（ａ）は、もとのインピーダンスマトリクスを概略的に示す回路図である。図４（ｂ）は、図４（ａ）を変形して得られる、ＺＧ（ω）と、ＺＧ（ω）を含まないインピーダンスマトリクスとの関係を概略的に示す回路図である。図４（ｃ）は、図４（ａ）を変形して得られる、ＺＧ（ω）と、ＺＧ（ω）を含まない電源系モデルおよび信号系モデルとの関係を概略的に示す回路図である。
【００５０】
図４（ａ）の回路図では、もとのインピーダンスマトリクスの一要素Ｚｉｊ（ω）を、二端子対回路として表している。ただし、入力端子の一方と、出力端子の一方とは、レファレンスとしてのＧＮＤとして機能するので、短絡しており、要素Ｚｉｎ（ω）は実際には三端子素子として表されている。
【００５１】
図４（ｂ）の回路図では、図４（ａ）のインピーダンスマトリクスＺｉｊ（ω）からＺＧ（ω）を差し引いたＺ’ｉｊ（ω）を表している。ここで、差し引かれたＺＧ（ω）は、リターンパスの入力側端子におけるＺＧｉｎ（ω）と、リターンパスの出力側端子におけるＺＧｏｕｔ（ω）とに分解されて表されている。
【００５２】
ＺＧ（ω）の、ＺＧｉｎ（ω）およびＺＧｏｕｔ（ω）への分解は、以下の式５ａ〜５ｆのように行う。
ＺＧ（ω）＝ＺＧｉｎ（ω）＋ＺＧｏｕｔ（ω） ……（５ａ）
ＺＧｉｎ（ω）＝ａ１＋ｂ１√ω＋ｊｃ１ω ……（５ｂ）
ＺＧｏｕｔ（ω）＝ａ２＋ｂ２√ω＋ｊｃ２ω ……（５ｃ）
ａ＝ａ１＋ａ２ ……（５ｄ）
ｂ＝ｂ１＋ｂ２ ……（５ｅ）
ｃ＝ｃ１＋ｃ２ ……（５ｆ）
ここで、ａ、ｂ、ｃは、図４で用いた定数である。
【００５３】
信号伝送率、正確には挿入損失（ｉｎｓｅｒｓｉｏｎ ｌｏｓｓ）は、伝送路に沿ったインピーダンスの積分値で決まる。したがって、ＺＧ（ω）をどう分解するか、すなわちａ１およびａ２、ｂ１およびｂ２、ｃ１およびｃ２の比率は、任意に決めて構わない。言い換えれば、ＺＧ（ω）の分解の仕方によって、入力側と出力側の信号反射比率は変わるが、その総量は変わらない。したがって、この分解はある意味で形式的な操作に過ぎない。
【００５４】
入力側および出力側の分割比を求めるには、例えば、以下の式６のように行えばよい。
ＺＧｉｎ：ＺＧｏｕｔ＝ｎ／Σ（１／（ＺＶｉｎＳｉ−ＺＶｉｎＳｉ’））：ｎ／Σ（１／（ＺＶｏｕｔＳｉ’−ＺＶｏｕｔＳｉ）） ……（６）
ここで、等号右側の、分割比を表す“：”記号の左側および右側は、式３の入力側および出力側のそれぞれの調和平均である。
【００５５】
最終的に、インピーダンスマトリクスの分割式は、以下の式７ａ〜７ｃのように表される。
Ｚ’ｉｊ（ω）＝Ｚｉｊ（ω）−ＺＧｉｎ（ω） ……（７ａ）
Ｚ’ｉｊ（ω）＝Ｚｉｊ（ω）−ＺＧｏｕｔ（ω） ……（７ｂ）
Ｚ’ｉｊ（ω）＝Ｚｉｊ（ω） ……（７ｃ）
ここで、添え字ｉ、ｊが入力側端子に対応する場合には式７ａを用い、添え字ｉ、ｊが出力側端子に対応する場合には式７ｂを用い、その他の場合には式７ｃを用いる。
【００５６】
上記の式７ａ〜７ｃは、リターンパスとしてのＧＮＤ以外のすべて、すなわち信号系モデルおよび電源系モデルを含んでいる。しかし、もとのインピーダンスマトリクスからＧＮＤのインピーダンスを差し引く前に、ＧＮＤのインピーダンス以外にも電源のインピーダンスをも求めておくことも可能である。この場合、図４（ｃ）のように、もとのインピーダンスマトリクスは、信号系、電源系、ＧＮＤの３種類に分解される。
【００５７】
以上に説明したように、本発明によれば、ＧＮＤを明示的に持たないＮ−ｐｏｒｔパラメータから、リターンパスとしての明示的なＧＮＤを分離することが出来る。第５のステップＳ５の次には、第６のステップＳ６に進む。
【００５８】
第６のステップＳ６では、Ｚパラメータを、Ｓパラメータ、Ｙパラメータ、Ｔパラメータなど他のパラメータに変換し、または、ＬＣＲＫ等価回路を生成する。
【００５９】
ここで、ＬＣＲＫ等価回路を求めるだけならば、入力側から出力側へ至る積分値だけが分かればよいので、ＧＮＤのモデルを入力側用と出力側用の２つに分解する必要がない。その場合は、入出力間のループインピーダンスで全てを表せば良い。具体的には、以下の式８ａ〜８ｃの計算を行う。
ＺＶ＝ＺｌｏｏｐＶ−ＺＧ ……（８ａ）
ＺＳｉｊ＝ＺｌｏｏｐＳｉｊ−ＺＧ ……（８ｂ）
ＺＧ＝ｎ／Σ（１／ＺｌｏｏｐＶＳｉ）……（８ｃ）
ここで、添え字Ｖは電源系を示し、添え字Ｓは信号系を示す。
【００６０】
なお、ネットワークパラメータでは不都合がある場合には、これにＹパラメータを加えてラダー分割するなどして、広帯域モデルを生成してもよい。第６のステップＳ６が完了すると、本発明による解析用モデル生成方法も完了する。
【００６１】
次に、信号−電源間相互インピーダンスからＳＳＯ／ＳＳＮ解析におけるリターンパスを求めることが出来る理由について説明する。
【００６２】
図５は、出力デバイスと、出力デバイスに接続された電源とを含む信号線路をモデル化した回路モデルを示す回路図群である。図５（ａ）は、全体の回路を分割した一部である分割モデルを示す回路図である。
【００６３】
図５（ａ）の回路モデルは、出力デバイスと、信号線路と、電源ＶＤＤと、ＧＮＤとしての電源ＶＳＳと、レファレンスとしての外部ＧＮＤとを具備している。
【００６４】
図５（ａ）の回路モデルにおいて、信号線路は、出力デバイスの出力側端部に接続されている。電源ＶＤＤは、出力デバイスの電源側端部に接続されている。ＧＮＤとしての電源ＶＳＳは、出力デバイスのＧＮＤ側端部に接続されている。
【００６５】
図５（ａ）の分割モデルにおいて、信号線路が伝送する信号を、一般化して第ｉ信号と呼ぶ。
【００６６】
図５（ａ）の回路モデルには、３つの電流経路がある。第１の電流経路は、出力デバイスモデルを介して、電源ＶＤＤおよび電源ＶＳＳを通る。第２の電流経路は、出力デバイスモデルを介して、電源ＶＤＤおよび信号線路を通る。第３の電流経路は、出力デバイスモデルを介して、信号線路およびＧＮＤとしての電源ＶＳＳを通る。
【００６７】
外部ＧＮＤからみると、１つの第ｉ信号を司る回路の分割モデルは、３つの電流経路にそれぞれ対応する３つの自己インピーダンスＺＶ０ｉ、ＺＧ０ｉ、ＺＳ０ｉと、３つの相互インピーダンスＺＶＧｉ、ＺＶＳｉ、ＺＳＧｉとを具備する。ここで、自己インピーダンスＺＶ０ｉは、出力デバイスモデルの電源側端部に接続されている。自己インピーダンスＺＧ０ｉは、出力デバイスモデルの出力側端部に接続されている。自己インピーダンスＺＳ０ｉは、出力デバイスモデルのＧＮＤ側端部に接続されている。相互インピーダンスＺＶＧｉは、出力デバイスモデルの電源側端部およびＧＮＤ側端部に対応する。相互インピーダンスＺＶＳｉは、出力デバイスモデルの電源側端部および出力側端部に対応する。相互インピーダンスＺＳＧｉは、出力デバイスモデルの出力側端部およびＧＮＤ側端部に対応する。
【００６８】
ここで、３つの相互インピーダンスＺＶＧｉ、ＺＶＳｉ、ＺＳＧｉの分割比をそれぞれｘ、ｙ、ｚとする。信号、電源、ＧＮＤのそれぞれの実効インピーダンスＺＶｉ、ＺＧｉ、ＺＳｉは、以下の式９ａ〜９ｃのように表現できる。
ＺＶｉ＝ＺＶ０ｉ−２ｘＺＶＧｉ＝ＺＶ０ｉ−２ｙＺＶＳｉ ……（９ａ）
ＺＧｉ＝ＺＧ０ｉ−２（１−ｘ）ＺＶＧｉ＝ＺＧ０ｉ−２（１−ｚ）ＺＳＧｉ ……（９ｂ）
ＺＳｉ＝ＺＳ０ｉ−２（１−ｘ）ＺＶＧｉ＝ＺＳ０ｉ−２ｚＺＳＧｉ ……（９ｃ）
【００６９】
図５（ｂ）は、図５（ａ）のモデルを、実効インピーダンスを用いた表現に変形したモデルを示す回路図である。
【００７０】
数式を簡略化して説明を簡単にするために、式９ａ〜９ｃを含め、以降、入出力間のループインピーダンスで表現することにする。入出力間のループインピーダンスの定義は以下の式１０のとおりである。
Ｚｉｎ−ｏｕｔｉｊ＝Ｚｉｊ−Ｚｉｊ’＋Ｚｉ’ｊ’−Ｚｉ’ｊ ……（１０）
ここで、添え字ｉ、ｊ、ｉ’、ｊ’は、１〜Ｎ／２の整数であり、添え字ｉ’は添え字ｉに対応するポートとは反対側のポートを示し、添え字ｊ’は添え字ｊに対応するポートとは反対側のポートを示す。
【００７１】
フルウェーブ電磁界解析で求められるインピーダンスは、ＧＮＤとしての電源ＶＳＳを規準にしたインピーダンスである。これを、肩添え字ｌｏｏｐをつけて表記すると以下の式１１ａ〜１１ｃのようになる。
ＺＳｉ＋ＺＧｉ＝ＺｌｏｏｐＳｉ ……（１１ａ）
ＺＶｉ＋ＺＧｉ＝ＺｌｏｏｐＶｉ ……（１１ｂ）
ＺＶｉ＋ＺＳｉ＝ＺｌｏｏｐＶｉ＋ＺｌｏｏｐＳｉ−２ＺｌｏｏｐＶＳｉ ……（１１ｃ）
【００７２】
式１１ａ〜１１ｃを解くと、以下の式１２が得られる。
ＺＧｉ＝ＺｌｏｏｐＶＳｉ （１２）
【００７３】
ＳＳＯ／ＳＳＮ解析を行うために、ｎ本の信号線路に接続された出力デバイスモデルに同じ電源ＶＤＤおよび同じＧＮＤとしての電源ＶＳＳを共有させる。図５（ｃ）は、図５(ｂ）のモデルに加えて複数の信号線路をも示す回路図である。このとき、リターン電流はインピーダンスの低いパスを優先的に流れるから、リターンパスとしての共通のＧＮＤのインピーダンスは、ｎ個のリターンパスインピーダンスの並列接続として捉えることが可能である。したがって、共通のＧＮＤのインピーダンスは、以下の式１３のように、調和平均で近似可能である。
ＺＧ≒ｎ／Σ（１／ＺＧｉ）＝ｎ／Σ（１／ＺｌｏｏｐＶＳｉ） ……（１３）
ここで、ＺＧは、共通のＧＮＤのインピーダンスを示す。
【００７４】
以上をまとめると、以下の式１４ａ〜１４ｃが得られる。
ＺＶ＝ＺｌｏｏｐＶ−ＺＧ ……（１４ａ）
ＺＳｉ＝ＺｌｏｏｐＳｉ ……（１４ｂ）
ＺＧ＝ｎ／Σ（１／ＺｌｏｏｐＶＳｉ） ……（１４ｃ）
【００７５】
さらに、複数の信号間の結合（クロストーク）を考慮に入れても、単に基準インピーダンスが加算されるだけであるから、同じ関係が成り立ち、以下の式１４ａ１４ｄ１４ｃとしてまとめることが出来る。
ＺＶ＝ＺｌｏｏｐＶ−ＺＧ ……（１４ａ）
ＺＳｉｊ＝ＺｌｏｏｐＳｉｊ ……（１４ｄ）
ＺＧ＝ｎ／Σ（１／ＺｌｏｏｐＶＳｉ） ……（１４ｃ）
すなわち、式８ａ〜８ｃが得られる。
【００７６】
図６は、本発明の実施形態による解析用モデル生成方法を適用した計算結果および従来技術との比較結果を示すグラフ群である。図６（ａ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｂ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルで第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｃ）は、本発明の実施形態による解析用モデル生成方法を適用したモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｄ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。図６（ｅ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルで第２の出力端子を選んだ場合の結果を示すグラフである。図６（ｆ）は、本発明の実施形態による解析用モデル生成方法を適用したモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。
【００７７】
図６（ａ）、図６（ｂ）、図６（ｄ）、図６（ｅ）は、図１（ａ）、図１（ｂ）、図１（ｃ）、図１（ｄ）と同じである。本発明の実施形態による解析用モデル生成方法を用いた図（ｃ）、図６（ｆ）が、厳密解である図６（ａ）、図６（ｄ）によく一致していることがわかる。
【００７８】
なお、前述のように、Ｎ−ｐｏｒｔネットワークパラメータを使用することで回路シミュレーションに不都合が生じる場合は、式８ａ〜８ｃに基づいてリターンパスとしてのＧＮＤを明示的に含んだ形でＬＣＲＫのＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）等価回路などに変換することも可能である。
【００７９】
図７は、インターポーザを３次元フルウェーブ解析した結果と、同じインターポーザのＳパラメータをＳＰＩＣＥ等価回路へ変換した結果との比較を示すグラフ群である。図７（ａ）は、インターポーザの半導体チップ実装面において第１の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｂ）は、インターポーザの基板への接続面において第１の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｃ）は、インターポーザの基板への接続面において第１の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｄ）は、インターポーザの半導体チップ実装面において第２の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｅ）は、インターポーザの基板への接続面において第２の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｆ）は、インターポーザの基板への接続面において第２の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｇ）は、インターポーザの半導体チップ実装面において第３の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｈ）は、インターポーザの基板への接続面において第３の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｉ）は、インターポーザの基板への接続面において第３の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｊ）は、インターポーザの半導体チップ実装面において第４の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｋ）は、インターポーザの基板への接続面において第４の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｌ）は、インターポーザの基板への接続面において第４の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｍ）は、インターポーザの半導体チップ実装面において電源系のインピーダンスの周波数応答を比較した結果を示すグラフである。図７（ｎ）は、インターポーザの基板への接続面において電源系のインピーダンスの周波数応答を比較した結果を示すグラフである。なお、図７（ａ）〜図７(ｎ）において、実線のグラフは３次元フルウェーブ解析の結果を示し、破線のグラフはＳＰＩＣＥ等価回路へ変換した結果を示す。
【００８０】
図７の例では、ＳＰＩＣＥ等価回路はおおむね２０ＧＨｚまでの周波数帯域でもとのＳパラメータを再現できているので、そのままＳパラメータの代わりとして使うことが出来る。一般的には、等価回路のモデリング帯域、すなわちもとのネットワークパラメータを十分によく再現できる周波数範囲、は信号速度などの条件に合わせて設定すればよい。
【００８１】
本発明によれば、モデル化される対象の、２．５次元、３次元などといった構造にまったく依存せずに、リターンパスとしてのＧＮＤを明示的に含むＳＳＯ／ＳＳＮ解析用広帯域モデルが得られる。その結果得られるモデルは、他のモデルとの分割・合成を安全に行うことが可能である。
【００８２】
また、電磁界シミュレータの直接出力結果あるいは実測値であるＮ−ｐｏｒｔネットワークパラメータをマトリクスのまま直接分解するので、原理的に最も広帯域かつ高精度である。信号伝送媒体内部における信号系と電源系との直接干渉効果も、高周波帯まで正確に取り入れることが可能となる。
【００８３】
本発明の実施形態によって得られたネットワークパラメータモデルは、必要に応じて、ＬＣＲＫで構成されるＳＰＩＣＥ等価回路に変換することも可能である。
【００８４】
本発明の実施形態による解析用モデル生成方法のアルゴリズムに基づいて、コンピュータ上で実行可能なプログラムを生成することも可能である。このプログラムを、解析用モデル生成プログラムと呼ぶ。本発明の実施形態による解析用モデル生成プログラムを内蔵した装置は、ＳＳＯ／ＳＳＮ解析用モデルを自動的に生成するので、これを解析用モデル生成装置と呼ぶ。
【００８５】
図８は、本発明の実施形態による解析用モデル生成装置の構成を示すブロック図群である。図８（ａ）は、本発明の実施形態による解析用モデル生成装置の物理的な構成を示すブロック図である。図８（ｂ）は、本発明の実施形態による解析用モデル生成装置の機能的な構成を示すブロック図である。
【００８６】
図８（ａ）のブロック図において、本発明の実施形態による解析用モデル生成装置は、バス１１と、入力部１２と、出力部１３と、ＣＰＵ１４と、メモリ１５とを具備している。バス１１は、入力部１２と、出力部１３と、ＣＰＵ１４と、メモリ１５に接続されている。バス１１は、入力部１２と、出力部１３と、ＣＰＵ１４と、メモリ１５との間でデータを伝送する。入力部１２は、外部からデータを入力する。出力部１３は、データを外部へ出力する。ＣＰＵ１４は、入力されたデータに基づいて、解析用モデル生成プログラムを実行し、出力すべき解析用モデルデータを生成する。メモリ１５は、入力されたデータと、解析用モデル生成プログラムと、生成された解析用モデルデータとを格納する。
【００８７】
図８（ｂ）のブロック図において、本発明の実施形態による解析用モデル生成装置は、バス１１と、入力部１２と、出力部１３と、パラメータ取得部２１と、パラメータ変換部２２と、調和平均演算部２３と、周波数応答関数演算部２４と、リターンパス分離部２５と、モデルデータ生成部２６とを具備している。ここで、バス１１と、入力部１２と、出力部１３とは、図８（ａ）と同じものである。また、入力部１２と、出力部１３と、パラメータ取得部２１と、パラメータ変換部２２と、調和平均演算部２３と、周波数応答関数演算部２４と、リターンパス分離部２５と、モデルデータ生成部２６とは、図８（ａ）におけるＣＰＵ１４およびメモリ１５を機能別に分離して表したものである。
【００８８】
バス１１は、入力部１２と、出力部１３と、パラメータ取得部２１と、パラメータ変換部２２と、調和平均演算部２３と、周波数応答関数演算部２４と、リターンパス分離部２５と、モデルデータ生成部２６とに接続されている。
【００８９】
バス１１は、入力部１２と、出力部１３と、パラメータ取得部２１と、パラメータ変換部２２と、調和平均演算部２３と、周波数応答関数演算部２４と、リターンパス分離部２５と、モデルデータ生成部２６との間でデータを伝送する。入力部１２は、外部からデータを入力する。パラメータ取得部２１は、図３のフローチャートの第１のステップＳ１を実行する。パラメータ変換部２２は、図３のフローチャートの第２のステップＳ２を実行する。調和平均演算部２３は、図３のフローチャートの第３のステップＳ３を実行する。周波数応答関数演算部２４は、図３のフローチャートの第４のステップＳ４を実行する。リターンパス分離部２５は、図３のフローチャートの第５のステップＳ５を実行する。モデルデータ生成部２６は、図３のフローチャートの第６のステップＳ６を実行する。出力部１３は、データを外部へ出力する。
【符号の説明】
【００９０】
１１ バス
１２ 入力部
１３ 出力部
１４ ＣＰＵ
１５ メモリ
２１ パラメータ取得部
２２ パラメータ変換部
２３ 調和平均演算部
２４ 周波数応答関数演算部
２５ リターンパス分離部
２６ モデルデータ生成部
【技術分野】
【０００１】
本発明は、解析用モデル生成方法と、この解析用モデル生成方法を用いる解析用モデル生成装置とに係り、特に、電源系回路部、ＧＮＤ（ＧｒｏｕＮＤ：グランド）系回路部、信号系回路部を有する電気回路の解析用モデル生成方法と、この解析用モデル生成方法を用いる解析用モデル生成装置とに係る。
【背景技術】
【０００２】
半導体デバイスの高速化・多信号化により、ＳＳＯ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｏｕｔｐｕｔ：同時スイッチング出力）によるＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ：同時スイッチングノイズ）が従前より問題となっている。
【０００３】
ＳＳＮとは、多くの出力素子が同時にＯＮ／ＯＦＦすることにより、一度に大量の電流が電源・ＧＮＤに流れ、その電圧を大きく変動させる現象である。その結果として、出力信号波形が変調を受け、受信側でタイミングエラーや閾値エラーが起きてしまう。
【０００４】
以前は、計算機や回路シミュレータの能力にも限界があり、ＳＳＯやＳＳＮの発生時における波形を少ない計算量で予測するためには、特許文献１（特開２００６−２４４３２５号公報）に開示されている方法が用いられていた。この方法では、先ず、簡易的に、電源系と信号系とを分けて計算する。その後、それぞれの計算結果を利用して、最終的な信号波形を予測する。
【０００５】
例えば、特許文献１では、まず、Ｉ／Ｏ（Ｉｎ／Ｏｕｔ）素子のスイッチング電流モデルを何らかの方法で作成する。次に、このモデルを使って、電源系のみの解析を行って電源電圧波形を求める。最後に、この電圧波形をＩ／Ｏ素子に与えて信号系だけの解析を行って出力波形を求める。
【０００６】
しかしながら、電源系の解析に必要なＩ／Ｏ素子のスイッチング電流波形は、後で行う信号系の解析を行わなければ正確に求めることが出来ない。さらに、信号波形の計算を行うためには、電源系解析から得られるＩ／Ｏ動作時の電源電圧波形が必要である。つまり、別々に解析される波形が、いわゆる「鶏と卵」の関係となる。
【０００７】
半導体素子の動作速度が十分に遅い間は、電源系と信号系を独立に解析してその結果を利用しあっても、それほど悪い近似にはならなかった。しかし、半導体デバイスの動作速度が上がってくると、つじつまが合わなくなる。
【０００８】
この問題を解決するためには、基本的に、信号系と、電源系とを、同時に解析する必要がある。そのためには、例えば、特許文献２（米国特許第６５６４３５５号明細書）に開示された方法を使っても良い。この方法では、先ず、信号線とそのレファレンスである電源プレーン・ＧＮＤプレーンの双方を伝送線路モデルで記述して、同時出力動作の解析を行い、電源プレーン・ＧＮＤ上の電荷分布を計算する。次に、得られた電荷分布を使って、電源プレーン・ＧＮＤプレーン上の電圧波形を計算する。最後に、信号線路の電圧波形と、電源プレーン・ＧＮＤプレーン上の電圧波形を重ね合わせる。すなわち、信号のレファレンスが電源・ＧＮＤなので、電源プレーン・ＧＮＤプレーンの電圧波形を重ね合わせることになる。
【０００９】
また、別の提案としては、特許文献３（特開２００９−２１１３３３号公報）には、簡易的な方法が開示されている。この方法では、信号系のモデルと、電源系のモデルとを、仮定に基づいて作成する結合素子によって結合する。
【００１０】
ところが、ここ数年になって、信号密度および信号速度のさらなる増大に伴って、信号伝送媒体内部における信号系と電源系との直接干渉が問題視されつつある。このことは、例えば、非特許文献１（Ｍｙｏｕｎｇ Ｊｏｏｎ Ｃｈｏｉ， Ｖｉｓｈｒａｍ Ｓ． Ｐａｎｄｉｔ， ａｎｄ Ｗｏｏｎｇ Ｈｗａｎ Ｒｙｕ， “Ｃｏｎｔｒｏｌｌａｂｌｅ Ｐａｒａｍｅｔｅｒｓ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｆｏｒ Ｈｉｇｈ Ｓｐｅｅｄ Ｃｈａｎｎｅｌ ｔｈｒｏｕｇｈ Ｓｉｇｎａｌ−Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ Ｃｏｍｂｉｎｅｄ Ａｎａｌｙｓｉｓ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５８ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， ６５８ （２００８））や非特許文献２（Ｒｙｕｉｃｈｉ Ｏｉｋａｗａ， “Ａ Ｌｏｗ−ｃｏｓｔ Ｗｉｒｅ−ｂｏｎｄｉｎｇ Ｐａｃｋａｇｅ Ｄｅｓｉｇｎ ｗｉｔｈ Ｐａｃｋａｇｅ Ｂｕｉｌｔ−ｉｎ Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ Ｄｉｓｔｒｉｂｕｔｅｄ Ｍａｔｃｈｉｎｇ Ｃｉｒｃｕｉｔ ｆｏｒ ｏｖｅｒ ５Ｇｂｐｓ ＳｅｒＤｅｓ Ａｐｐｌｉｃａｔｉｏｎｓ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５９ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， １０９８ （２００９））にも記されている。新たな問題として挙がってきたのは、電源ラインから信号ラインへのｃｏｍｍｏｎ ｍｏｄｅノイズ伝播や、その反対の伝播信号による電源ラインへの直接ノイズ干渉などである。これらは、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害）の原因となったり、信号−電源−信号と作用する正帰還系を構成することによってＧｂｐｓクラスの高速デバイスの動作不安定の原因となったりする。
【００１１】
近年の高速メモリなどの同期型インターフェースの高速化は著しく、現在では転送速度が数Ｇｂｐｓに達している。これは、かなり高速にＳＳＯが発生することを意味する。また、同時に、周波数の上昇によって、信号伝送媒体内部における信号系と電源系との直接干渉が増加することを意味する。
【００１２】
ＳＳＯ状態では、一度に大量の電流が同期して流れるので、信号伝送媒体内部において一度に同期して大きな相互作用が発生する。したがって、信号系と、電源系との両方を含んだ形で、例えば２０ＧＨｚといった高周波領域までモデリングする必要が出てくる。加えて、高周波領域では電源・ＧＮＤを含むインターポーザなどの信号伝送媒体内部における３次元的な相互作用が急増するので、設計精度を上げようとするならば、３次元の電磁気相互作用をモデル化しなくてはならない。
【００１３】
この目的を達成するためには、３次元のＭａｘｗｅｌｌ方程式を、ｑｕａｓｉ−ｓｔａｔｉｃ近似を用いずに、直接解く必要がある。すなわち、いわゆるフルウェーブ電磁界解析が必要となる。しかしながら、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）ダイにつながる全ての伝送媒体（電源供給源を含む）、すなわちインターポーザ、パッケージ、プリント基板の全てを一度に解析するためには、膨大な計算機リソースが必要となるため、おおよそ現実的ではない。
【００１４】
そこで、例えば、回路全体を以下のように分割処理する。すなわち、高周波解析上クリティカルでない部分については、伝送路モデルやｌｕｍｐｅｄ（集中定数）モデルで近似する。高周波解析上クリティカルな箇所に対しては、３次元フルウェーブ電磁界解析を行う。最後に、得られた分割モデルをつなぎ合わせて全体のモデルを構成する。
【００１５】
あるいは、伝送路やｌｕｍｐｅｄモデル近似で十分な精度が得られるかどうかが不明な場合には、回路全体を分割して、部分ごとに３次元フルウェーブ電磁界解析を行い、それぞれの結果をつなぎ合わせる、といった方法も取られる。
【００１６】
ところが、この手続きの中で、３次元フルウェーブ電磁界解析モデルに特有の問題が発生する。通常のフルウェーブ電磁界解析では、ある小さな領域（「ポート」と呼ばれる）から電磁波を入射し、それに対する周波数応答を求める、という手続きが取られる。各ポートから電磁波を入射するには、電圧の基準点（「レファレンス」と呼ばれる）が必要である。このレファレンスは、ポートの直近にある導体が用いられる。もし、このレファレンスとなり得る導体が、ポートから十分近くに無い場合は、入射電磁波が広がっていることを意味する。すなわち、それは小さな領域から電磁波を入射したことにならない。これでは、所望の点から見た周波数応答を正しく計算できない。
【００１７】
したがって、３次元フルウェーブ電磁界解析で得られたモデルは、信号に対しても、電源に対しても、明示的なレファレンスを持たない。なぜなら、得られるのはレファレンスに“対する”応答だからであるレファレンスたるＧＮＤそのものの周波数応答は得られない。なお、通常、３次元フルウェーブ電磁解析のモデルは、Ｓ−ｐａｒａｍｅｔｅｒなどのネットワークパラメータの形で得られる。
【００１８】
いまここで、計算機リソースの制限から、信号系のみと、電源系のみとを、ＧＮＤをレファレンスとしてそれぞれ独立に解いたとする。この２つのモデルを組み合わせて全体のモデルを構成し、ＳＳＯ解析を行うと、ＧＮＤを２重に含んでしまう。
【００１９】
図１は、同じ回路について異なる条件で信号電圧波形を求めた結果を示すグラフ群である。図１（ａ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図１（ｂ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルに第１の出力端子を選んだ場合の結果を示すグラフである。図１（ｃ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。図１（ｄ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルに第２の出力端子を選んだ場合の結果を示すグラフである。図１（ａ）〜図１（ｄ）の各グラフは、それぞれのモデルにＬＳＩの出力回路と接続してＳＳＯ解析を行い、信号電圧波形を求めた結果である。また、図１（ａ）〜図１（ｄ）の各グラフにおいて、第１、第２の波形はそれぞれ異なるアイパターンであり、信号速度は１．６Ｇｂｐｓである。
【００２０】
図１（ａ）〜図１（ｄ）を比較すると、モデルが正確であるかどうかで、出力信号波形がかなり異なることが分かる。また、信号波形を採取する場所・信号位置によってもかなり様子が異なることが分かる。
【００２１】
ここで注意すべきは、信号系モデルと、電源系モデルとを独立に作成して単純合成した場合に、信号劣化が著しいことである。これこそが、ＧＮＤ（リターンパス）を正確にモデリングしていないことによる影響である。
【００２２】
このまま設計すると、余分なマージンを課す必要が生じ、その結果、半導体部品だけでなく、システム全体としての製造コストを増加させてしまうことになる。
【００２３】
したがって、例えば２０ＧＨｚ以上といった高周波特性を精度よく表現しつつも、ＧｂｐｓデバイスのＳＳＯ／ＳＳＮ解析を現実的な時間および計算機リソースで行える、回路のモデル化手段が必要とされる。より具体的には、モデルの分割・合成を行っても、リターンパス不整合に基づく矛盾が起きないモデル生成方法が必要である。
【００２４】
基本的に、プリント配線板のような２次元のスタックアップ構成のモデルに限られてはしまうが、リターンパス不整合に基づく矛盾が発生しにくい方法が特許文献２に開示されているので説明する。
【００２５】
図２Ａは、特許文献２に開示されているＳＳＯ／ＳＳＮモデル化方法および信号波形の計算方法を示すフローチャートである。図２Ｂは、特許文献２に開示されている１信号分の信号系の解析モデルの構成例を示す回路図である。図２Ｃは、特許文献２に開示されている全信号分の信号系の解析モデルの構成例を示す回路図である。図２Ｄは、特許文献２に開示されている電源・ＧＮＤ系モデルの解析モデルの構成を示す回路図である。
【００２６】
図２Ａのフローチャートでは、最初に、信号線およびそのリターンパス（電源またはＧＮＤ）を伝送路（ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ）としてモデル化する。このとき、信号線直下にあるリターンパスも、信号線に沿った伝送路としてモデル化するのがポイントである。こうすることで、リターンパスが明示的にモデル中に現れるので、他のモデルと接続する際にリターンパス不整合による矛盾が発生しにくい。図２Ｂの回路図には、ＧＮＤの他にＧＮＤ１が用意されていることに注目したい。
【００２７】
次に、信号モデルを使って回路シミュレータでＳＳＯ解析を行うと、リターンパスである電源・ＧＮＤに誘起する電荷分布を信号線に沿って求めることが出来る。
【００２８】
電源・ＧＮＤに誘起する電荷分布が求められたら、次に、その値を使って電源・ＧＮＤプレーンの解析を行う。電源・ＧＮＤプレーンもまた図２Ｄに示すように伝送路モデルを使ってメッシュ上に形成される。先に求めた電荷分布をこの伝送路メッシュに割り当てて電源ノイズの解析を行うと、ＳＳＯ状態での電源・ＧＮＤプレーン上での電圧分布と電圧波形とが得られる。
【００２９】
信号線は、電源・ＧＮＤをレファレンスとしているわけであるから、電源・ＧＮＤプレーン上での電圧分布および電圧波形を信号線の電圧波形に足し合わせれば、最終的に求めるＳＳＯ信号波形が得られる。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開２００６−２４４３２５号公報
【特許文献２】米国特許第６５６４３５５号明細書
【特許文献３】特開２００９−２１１３３３号公報
【非特許文献】
【００３１】
【非特許文献１】Ｍｙｏｕｎｇ Ｊｏｏｎ Ｃｈｏｉ， Ｖｉｓｈｒａｍ Ｓ． Ｐａｎｄｉｔ， ａｎｄ Ｗｏｏｎｇ Ｈｗａｎ Ｒｙｕ， “Ｃｏｎｔｒｏｌｌａｂｌｅ Ｐａｒａｍｅｔｅｒｓ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｆｏｒ Ｈｉｇｈ Ｓｐｅｅｄ Ｃｈａｎｎｅｌ ｔｈｒｏｕｇｈ Ｓｉｇｎａｌ−Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ Ｃｏｍｂｉｎｅｄ Ａｎａｌｙｓｉｓ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５８ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， ６５８ （２００８）
【非特許文献２】Ｒｙｕｉｃｈｉ Ｏｉｋａｗａ， “Ａ Ｌｏｗ−ｃｏｓｔ Ｗｉｒｅ−ｂｏｎｄｉｎｇ Ｐａｃｋａｇｅ Ｄｅｓｉｇｎ ｗｉｔｈ Ｐａｃｋａｇｅ Ｂｕｉｌｔ−ｉｎ Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ Ｄｉｓｔｒｉｂｕｔｅｄ Ｍａｔｃｈｉｎｇ Ｃｉｒｃｕｉｔ ｆｏｒ ｏｖｅｒ ５Ｇｂｐｓ ＳｅｒＤｅｓ Ａｐｐｌｉｃａｔｉｏｎｓ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５９ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， １０９８ （２００９）
【発明の概要】
【発明が解決しようとする課題】
【００３２】
特許文献２の方法では、リターンパスが明示的に生成されるため、モデルの分割・合成に伴うリターンパスの不整合に基づく矛盾が起きにくいという技術的要求が満たされている。しかし、前述のように、伝送線路モデルベースであるため、基本的にプリント配線板のような２次元構造の積み重ね、いわゆる２．５次元構造にしか適用できない。一般的な３次元構造に適用するのはきわめて困難である。また、伝送路メッシュベースであるため、１０ＧＨｚを超える高周波解析には不向きである。
【００３３】
しかるに、近年の半導体デバイスの出力信号速度・信号密度の上昇に伴い、パッケージ・インターポーザ、あるいはプリント配線板中の信号伝送媒体内部における３次元的な相互作用が高周波領域で急増している。また、信号伝送媒体内部における信号系および電源系の直接干渉が問題となっているのも前述の通りである。
【００３４】
非特許文献１でも、特許文献２と類似する方法に基づいた解析が行われている。伝送路モデルに基づいた信号線と、電源・ＧＮＤプレーンの２時限電磁界解析を行うＦＤＴＤ（Ｆｉｎｉｔｅ−Ｄｉｆｆｅｒｅｎｃｅ Ｔｉｍｅ−Ｄｏｍａｉｎ：時間領域差分）法に基づいた２．５次元の電磁界シミュレータを使用して信号伝送波形の計算を行っている。ただし、電磁界シミュレータの中で波形計算まで行わなくてはならないので、モデルだけを取り出すことは出来ない。３次元的な相互作用、ならびに、信号系および電源系の直接干渉のモデル化という点では、非特許文献１の方法も特許文献２の方法と同じ問題を抱えている。
【００３５】
これらの問題を解決するには、以下の２つの条件が必要である。すなわち、
（１）一般的な構造を高周波帯まで精度よく表現できる３次元フルウェーブ解析によるＳ、Ｙ、Ｚパラメータなどのネットワークパラメータに基づいたモデルであること。
（２）モデルの分割・合成を行っても、リターンパス不整合に基づく矛盾が起きないよう、ＧＮＤプレーンなどの信号リターンパスが明示的に分離されていること。
【課題を解決するための手段】
【００３６】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３７】
本発明の解析用モデル生成装置は、信号系回路と、電源系回路とを含む任意の回路の解析用モデルを生成する装置である。本発明の解析用モデル生成装置は、パラメータ取得部と、パラメータ変換部と、調和平均演算部と、周波数応答関数演算部と、リターンパス分離部と、モデルデータ生成部とを具備する。ここで、パラメータ取得部は、信号系回路および電源系回路のそれぞれについて、所定形式のパラメータを取得する。パラメータ変換部は、所定形式のパラメータをＺパラメータに変換する。調和平均演算部は、解析の対称となる全ての、信号系回路および電源系回路の組み合わせに対応する相互インピーダンスの調和平均を、Ｚパラメータに基づいて演算する。周波数応答関数演算部は、調和平均の周波数応答関数を演算する。リターンパス分離部は、Ｚパラメータから周波数応答関数を差し引いてリターンパスのモデルを分離する。モデルデータ生成部は、任意の回路の、リターンパスのモデルが分離された解析用モデルを生成する。
【００３８】
本発明の解析用モデル生成方法は、信号系回路と、電源系回路とを含む任意の回路の解析用モデルを生成する方法である。本発明の解析用モデル生成方法は、（ａ）信号系回路および電源系回路をそれぞれモデル化した、所定形式のパラメータを取得するステップと、（ｂ）所定形式のパラメータをＺパラメータに変換するステップと、（ｃ）解析の対称となる全ての、信号系回路および電源系回路の組み合わせに対応する相互インピーダンスの調和平均を、Ｚパラメータに基づいて演算するステップと、（ｄ）調和平均の周波数応答関数を演算するステップと、（ｅ）Ｚパラメータから周波数応答関数を差し引いてリターンパスのモデルを分離するステップと、（ｆ）任意の回路の、リターンパスのモデルが分離された解析用モデルを生成するステップとを具備する。
【発明の効果】
【００３９】
本発明は、Ｇｂｐｓ領域におけるＳＳＯ／ＳＳＮ解析のため、３次元フルウェーブ解析によるネットワークパラメータからリターンパス（ＧＮＤ）を明示的に分離する手段を提供するものである。明示的なＧＮＤを備えるので、モデル分割や他のモデルとの合成を、リターンパス不整合に基づく矛盾が生じないように行うことができる。また、３次元フルウェーブ解析によるネットワークパラメータを使用するため、信号伝送媒体内部における信号系および電源系の直正干渉効果も、高周波帯まで正確に取り入れることが可能となる。
【図面の簡単な説明】
【００４０】
【図１】図１は、同じ回路について異なる条件で信号電圧波形を求めた結果を示すグラフ群である。図１（ａ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図１（ｂ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルに第１の出力端子を選んだ場合の結果を示すグラフである。図１（ｃ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。図１（ｄ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルに第２の出力端子を選んだ場合の結果を示すグラフである。
【図２Ａ】図２Ａは、特許文献２に開示されているＳＳＯ／ＳＳＮモデル化方法および信号波形の計算方法を示すフローチャートである。
【図２Ｂ】図２Ｂは、特許文献２に開示されている１信号分の信号系の解析モデルの構成例を示す回路図である。
【図２Ｃ】図２Ｃは、特許文献２に開示されている全信号分の信号系の解析モデルの構成例を示す回路図である。
【図２Ｄ】図２Ｄは、特許文献２に開示されている電源・ＧＮＤ系モデルの解析モデルの構成を示す回路図である。
【図３】図３は、本発明の解析用モデル生成方法の各ステップを示すフローチャートである。
【図４】図４は、本発明の実施形態による解析用モデル生成方法においてインピーダンスマトリクスからリターンパスを分離する原理を示す回路図群である。図４（ａ）は、もとのインピーダンスマトリクスを概略的に示す回路図である。図４（ｂ）は、図４（ａ）を変形して得られる、ＺＧ（ω）と、ＺＧ（ω）を含まないインピーダンスマトリクスとの関係を概略的に示す回路図である。図４（ｃ）は、図４（ａ）を変形して得られる、ＺＧ（ω）と、ＺＧ（ω）を含まない電源系モデルおよび信号系モデルとの関係を概略的に示す回路図である。
【図５】図５は、出力デバイスと、出力デバイスに接続された電源とを含む信号線路をモデル化した回路モデルを示す回路図群である。図５（ａ）は、全体の回路を分割した一部である分割モデルを示す回路図である。図５（ｂ）は、図５（ａ）のモデルを、実効インピーダンスを用いた表現に変形したモデルを示す回路図である。図５（ｃ）は、図５(ｂ）のモデルに加えて複数の信号線路をも示す回路図である。
【図６】図６は、本発明の実施形態による解析用モデル生成方法を適用した計算結果および従来技術との比較結果を示すグラフ群である。図６（ａ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｂ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルで第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｃ）は、本発明の実施形態による解析用モデル生成方法を適用したモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｄ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。図６（ｅ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルで第２の出力端子を選んだ場合の結果を示すグラフである。図６（ｆ）は、本発明の実施形態による解析用モデル生成方法を適用したモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。
【図７】図７は、インターポーザを３次元フルウェーブ解析した結果と、同じインターポーザのＳパラメータをＳＰＩＣＥ等価回路へ変換した結果との比較を示すグラフ群である。図７（ａ）は、インターポーザの半導体チップ実装面において第１の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｂ）は、インターポーザの基板への接続面において第１の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｃ）は、インターポーザの基板への接続面において第１の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｄ）は、インターポーザの半導体チップ実装面において第２の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｅ）は、インターポーザの基板への接続面において第２の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｆ）は、インターポーザの基板への接続面において第２の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｇ）は、インターポーザの半導体チップ実装面において第３の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｈ）は、インターポーザの基板への接続面において第３の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｉ）は、インターポーザの基板への接続面において第３の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｊ）は、インターポーザの半導体チップ実装面において第４の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｋ）は、インターポーザの基板への接続面において第４の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｌ）は、インターポーザの基板への接続面において第４の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｍ）は、インターポーザの半導体チップ実装面において電源系のインピーダンスの周波数応答を比較した結果を示すグラフである。図７（ｎ）は、インターポーザの基板への接続面において電源系のインピーダンスの周波数応答を比較した結果を示すグラフである。なお、図７（ａ）〜図７(ｎ）において、実線のグラフは３次元フルウェーブ解析の結果を示し、破線のグラフはＳＰＩＣＥ等価回路へ変換した結果を示す。
【図８】図８は、本発明の実施形態による解析用モデル生成装置の構成を示すブロック図群である。図８（ａ）は、本発明の実施形態による解析用モデル生成装置の物理的な構成を示すブロック図である。図８（ｂ）は、本発明の実施形態による解析用モデル生成装置の機能的な構成を示すブロック図である。
【発明を実施するための形態】
【００４１】
添付図面を参照して、本発明による解析用モデル生成方法を実施するための形態を以下に説明する。
【００４２】
（実施形態）
本発明の実施形態による解析用モデル生成方法では、解析対象である回路を、一旦、信号系回路部や電源系回路部などに分割する。そして、分割された回路部のそれぞれについて、シミュレーション用モデルを考える。これらのシミュレーション用モデルを、以下、分割モデルと呼ぶ。これらの分割モデルには、信号系回路部に対応する信号系モデルや、電源系回路部に対応する電源系モデルなどが含まれる。
【００４３】
図３は、本発明の解析用モデル生成方法の各ステップを示すフローチャートである。図３のフローチャートは、第１〜第６のステップＳ１〜Ｓ６を具備している。第１〜第６のステップＳ１〜Ｓ６は、この順番に実行される。図３のフローチャートを開始すると、まず、第１のステップＳ１が実行される。
【００４４】
第１のステップＳ１では、信号と電源を含む分割モデルのそれぞれについて、Ｎ−ｐｏｒｔネットワークパラメータを用意する。このパラメータは、Ｓパラメータ、Ｙパラメータ、ＺパラメータまたはＴパラメータなどが用いられる。また、このパラメータは、ベクトル型ネットワークアナライザなどを用いた測定値であることがより好ましいが、電磁界シミュレータで作成するなどした解析値であっても構わない。第１のステップＳ１の次には、第２のステップＳ２に進む。
【００４５】
第２のステップＳ２では、Ｎ−ｐｏｒｔパラメータの解析値または測定値を、インピーダンスマトリクス形式のＺパラメータに変換する。例えば、ＳパラメータからＺパラメータに変換する場合は、以下の式１を用いればよいことが知られている。
Ｚ＝（Ｉ−Ｓ）−１（Ｉ＋Ｓ） ……（１）
ここで、ＺはＺパラメータを表す行列、すなわちインピーダンスマトリクスであり、Ｉは単位行列であり、ＳはＳパラメータを表す行列である。第２のステップＳ２の次には、第３のステップＳ３に進む。
【００４６】
第３のステップＳ３では、信号−電源間相互インピーダンスの調和平均を求める。ここで、調和平均は、以下の式２を用いることで求められることが知られている。
ＺＧ＝ｎ／（Σ（１／ＺｌｏｏｐＶＳｉ）） ……（２）
ここで、ＺＧは信号−電源間相互インピーダンスの調和平均であり、ｎは信号系モデルおよび電源系モデルの総数であり、ＺｌｏｏｐＶＳｉは分割モデルのそれぞれにおける信号−電源間の相互インピーダンスである。
【００４７】
なお、分割モデルの信号−電源間の相互インピーダンスは、入力端子−出力端子間のループインピーダンスであり、以下の式３のように定義されるものとする。
ＺｌｏｏｐＶＳｉ＝ＺＶｉｎＳｉ−ＺＶｉｎＳｉ’＋ＺＶｏｕｔＳｉ’−ＺＶｏｕｔＳｉ ……（３）
ここで、添え字Ｖｉｎは電源系の入力側ポートを示し、Ｓｉは信号系の入力側ポートを示し、添え字Ｖｏｕｔは電源系の出力側ポートを示しＳｉ’は信号系の出力側ポートを示す。ただし、「入力側」および「出力側」はあくまでも便宜上の名前であって、互いに反対側であること以外の意味を持たない。第３のステップＳ３の次には、第４のステップＳ４に進む。
【００４８】
第４のステップＳ４では、第３のステップＳ３で得られた調和平均インピーダンスＺＧの周波数応答関数を生成する。ここで、リターンパスはレファレンスであるので、本来、それ自体の容量は意味をなさないことに注目する。ただし、他の回路部に対する容量であればその意味を持つことは言うまでもない。そこで、この調和平均インピーダンスＺＧを、容量を持たない形で、周波数の関数としてモデル化する。例えば、誘電損失は電源系モデルおよび信号系モデルに持たせることにして、表皮効果だけ考慮すると、調和平均インピーダンスは、以下の式４のように表される。
ＺＧ（ω）＝ａ＋ｂ＋√ω＋ｊｃω ……（４）
ここで、ＺＧ（ω）はリターンパスとしてのＧＮＤのインピーダンスの周波数応答関数を示し、ωは角周波数を示し、ａ、ｂ、ｃは任意の定数を示す。なお、定数ａ、ｂ、ｃは、最小二乗法などのパラメータフィッティングで求めればよい。こうして得られた周波数関数ＺＧ（ω）は、ＳＳＯ／ＳＳＮ解析におけるリターンパス、すなわちＧＮＤのモデルに他ならない。第４のステップＳ４の次には、第５のステップＳ５に進む。
【００４９】
第５のステップＳ５では、もとのインピーダンスマトリクスからＺＧ（ω）を差し引くことで、リターンパスを分離する。図４は、本発明の実施形態による解析用モデル生成方法においてインピーダンスマトリクスからリターンパスを分離する原理を示す回路図群である。図４（ａ）は、もとのインピーダンスマトリクスを概略的に示す回路図である。図４（ｂ）は、図４（ａ）を変形して得られる、ＺＧ（ω）と、ＺＧ（ω）を含まないインピーダンスマトリクスとの関係を概略的に示す回路図である。図４（ｃ）は、図４（ａ）を変形して得られる、ＺＧ（ω）と、ＺＧ（ω）を含まない電源系モデルおよび信号系モデルとの関係を概略的に示す回路図である。
【００５０】
図４（ａ）の回路図では、もとのインピーダンスマトリクスの一要素Ｚｉｊ（ω）を、二端子対回路として表している。ただし、入力端子の一方と、出力端子の一方とは、レファレンスとしてのＧＮＤとして機能するので、短絡しており、要素Ｚｉｎ（ω）は実際には三端子素子として表されている。
【００５１】
図４（ｂ）の回路図では、図４（ａ）のインピーダンスマトリクスＺｉｊ（ω）からＺＧ（ω）を差し引いたＺ’ｉｊ（ω）を表している。ここで、差し引かれたＺＧ（ω）は、リターンパスの入力側端子におけるＺＧｉｎ（ω）と、リターンパスの出力側端子におけるＺＧｏｕｔ（ω）とに分解されて表されている。
【００５２】
ＺＧ（ω）の、ＺＧｉｎ（ω）およびＺＧｏｕｔ（ω）への分解は、以下の式５ａ〜５ｆのように行う。
ＺＧ（ω）＝ＺＧｉｎ（ω）＋ＺＧｏｕｔ（ω） ……（５ａ）
ＺＧｉｎ（ω）＝ａ１＋ｂ１√ω＋ｊｃ１ω ……（５ｂ）
ＺＧｏｕｔ（ω）＝ａ２＋ｂ２√ω＋ｊｃ２ω ……（５ｃ）
ａ＝ａ１＋ａ２ ……（５ｄ）
ｂ＝ｂ１＋ｂ２ ……（５ｅ）
ｃ＝ｃ１＋ｃ２ ……（５ｆ）
ここで、ａ、ｂ、ｃは、図４で用いた定数である。
【００５３】
信号伝送率、正確には挿入損失（ｉｎｓｅｒｓｉｏｎ ｌｏｓｓ）は、伝送路に沿ったインピーダンスの積分値で決まる。したがって、ＺＧ（ω）をどう分解するか、すなわちａ１およびａ２、ｂ１およびｂ２、ｃ１およびｃ２の比率は、任意に決めて構わない。言い換えれば、ＺＧ（ω）の分解の仕方によって、入力側と出力側の信号反射比率は変わるが、その総量は変わらない。したがって、この分解はある意味で形式的な操作に過ぎない。
【００５４】
入力側および出力側の分割比を求めるには、例えば、以下の式６のように行えばよい。
ＺＧｉｎ：ＺＧｏｕｔ＝ｎ／Σ（１／（ＺＶｉｎＳｉ−ＺＶｉｎＳｉ’））：ｎ／Σ（１／（ＺＶｏｕｔＳｉ’−ＺＶｏｕｔＳｉ）） ……（６）
ここで、等号右側の、分割比を表す“：”記号の左側および右側は、式３の入力側および出力側のそれぞれの調和平均である。
【００５５】
最終的に、インピーダンスマトリクスの分割式は、以下の式７ａ〜７ｃのように表される。
Ｚ’ｉｊ（ω）＝Ｚｉｊ（ω）−ＺＧｉｎ（ω） ……（７ａ）
Ｚ’ｉｊ（ω）＝Ｚｉｊ（ω）−ＺＧｏｕｔ（ω） ……（７ｂ）
Ｚ’ｉｊ（ω）＝Ｚｉｊ（ω） ……（７ｃ）
ここで、添え字ｉ、ｊが入力側端子に対応する場合には式７ａを用い、添え字ｉ、ｊが出力側端子に対応する場合には式７ｂを用い、その他の場合には式７ｃを用いる。
【００５６】
上記の式７ａ〜７ｃは、リターンパスとしてのＧＮＤ以外のすべて、すなわち信号系モデルおよび電源系モデルを含んでいる。しかし、もとのインピーダンスマトリクスからＧＮＤのインピーダンスを差し引く前に、ＧＮＤのインピーダンス以外にも電源のインピーダンスをも求めておくことも可能である。この場合、図４（ｃ）のように、もとのインピーダンスマトリクスは、信号系、電源系、ＧＮＤの３種類に分解される。
【００５７】
以上に説明したように、本発明によれば、ＧＮＤを明示的に持たないＮ−ｐｏｒｔパラメータから、リターンパスとしての明示的なＧＮＤを分離することが出来る。第５のステップＳ５の次には、第６のステップＳ６に進む。
【００５８】
第６のステップＳ６では、Ｚパラメータを、Ｓパラメータ、Ｙパラメータ、Ｔパラメータなど他のパラメータに変換し、または、ＬＣＲＫ等価回路を生成する。
【００５９】
ここで、ＬＣＲＫ等価回路を求めるだけならば、入力側から出力側へ至る積分値だけが分かればよいので、ＧＮＤのモデルを入力側用と出力側用の２つに分解する必要がない。その場合は、入出力間のループインピーダンスで全てを表せば良い。具体的には、以下の式８ａ〜８ｃの計算を行う。
ＺＶ＝ＺｌｏｏｐＶ−ＺＧ ……（８ａ）
ＺＳｉｊ＝ＺｌｏｏｐＳｉｊ−ＺＧ ……（８ｂ）
ＺＧ＝ｎ／Σ（１／ＺｌｏｏｐＶＳｉ）……（８ｃ）
ここで、添え字Ｖは電源系を示し、添え字Ｓは信号系を示す。
【００６０】
なお、ネットワークパラメータでは不都合がある場合には、これにＹパラメータを加えてラダー分割するなどして、広帯域モデルを生成してもよい。第６のステップＳ６が完了すると、本発明による解析用モデル生成方法も完了する。
【００６１】
次に、信号−電源間相互インピーダンスからＳＳＯ／ＳＳＮ解析におけるリターンパスを求めることが出来る理由について説明する。
【００６２】
図５は、出力デバイスと、出力デバイスに接続された電源とを含む信号線路をモデル化した回路モデルを示す回路図群である。図５（ａ）は、全体の回路を分割した一部である分割モデルを示す回路図である。
【００６３】
図５（ａ）の回路モデルは、出力デバイスと、信号線路と、電源ＶＤＤと、ＧＮＤとしての電源ＶＳＳと、レファレンスとしての外部ＧＮＤとを具備している。
【００６４】
図５（ａ）の回路モデルにおいて、信号線路は、出力デバイスの出力側端部に接続されている。電源ＶＤＤは、出力デバイスの電源側端部に接続されている。ＧＮＤとしての電源ＶＳＳは、出力デバイスのＧＮＤ側端部に接続されている。
【００６５】
図５（ａ）の分割モデルにおいて、信号線路が伝送する信号を、一般化して第ｉ信号と呼ぶ。
【００６６】
図５（ａ）の回路モデルには、３つの電流経路がある。第１の電流経路は、出力デバイスモデルを介して、電源ＶＤＤおよび電源ＶＳＳを通る。第２の電流経路は、出力デバイスモデルを介して、電源ＶＤＤおよび信号線路を通る。第３の電流経路は、出力デバイスモデルを介して、信号線路およびＧＮＤとしての電源ＶＳＳを通る。
【００６７】
外部ＧＮＤからみると、１つの第ｉ信号を司る回路の分割モデルは、３つの電流経路にそれぞれ対応する３つの自己インピーダンスＺＶ０ｉ、ＺＧ０ｉ、ＺＳ０ｉと、３つの相互インピーダンスＺＶＧｉ、ＺＶＳｉ、ＺＳＧｉとを具備する。ここで、自己インピーダンスＺＶ０ｉは、出力デバイスモデルの電源側端部に接続されている。自己インピーダンスＺＧ０ｉは、出力デバイスモデルの出力側端部に接続されている。自己インピーダンスＺＳ０ｉは、出力デバイスモデルのＧＮＤ側端部に接続されている。相互インピーダンスＺＶＧｉは、出力デバイスモデルの電源側端部およびＧＮＤ側端部に対応する。相互インピーダンスＺＶＳｉは、出力デバイスモデルの電源側端部および出力側端部に対応する。相互インピーダンスＺＳＧｉは、出力デバイスモデルの出力側端部およびＧＮＤ側端部に対応する。
【００６８】
ここで、３つの相互インピーダンスＺＶＧｉ、ＺＶＳｉ、ＺＳＧｉの分割比をそれぞれｘ、ｙ、ｚとする。信号、電源、ＧＮＤのそれぞれの実効インピーダンスＺＶｉ、ＺＧｉ、ＺＳｉは、以下の式９ａ〜９ｃのように表現できる。
ＺＶｉ＝ＺＶ０ｉ−２ｘＺＶＧｉ＝ＺＶ０ｉ−２ｙＺＶＳｉ ……（９ａ）
ＺＧｉ＝ＺＧ０ｉ−２（１−ｘ）ＺＶＧｉ＝ＺＧ０ｉ−２（１−ｚ）ＺＳＧｉ ……（９ｂ）
ＺＳｉ＝ＺＳ０ｉ−２（１−ｘ）ＺＶＧｉ＝ＺＳ０ｉ−２ｚＺＳＧｉ ……（９ｃ）
【００６９】
図５（ｂ）は、図５（ａ）のモデルを、実効インピーダンスを用いた表現に変形したモデルを示す回路図である。
【００７０】
数式を簡略化して説明を簡単にするために、式９ａ〜９ｃを含め、以降、入出力間のループインピーダンスで表現することにする。入出力間のループインピーダンスの定義は以下の式１０のとおりである。
Ｚｉｎ−ｏｕｔｉｊ＝Ｚｉｊ−Ｚｉｊ’＋Ｚｉ’ｊ’−Ｚｉ’ｊ ……（１０）
ここで、添え字ｉ、ｊ、ｉ’、ｊ’は、１〜Ｎ／２の整数であり、添え字ｉ’は添え字ｉに対応するポートとは反対側のポートを示し、添え字ｊ’は添え字ｊに対応するポートとは反対側のポートを示す。
【００７１】
フルウェーブ電磁界解析で求められるインピーダンスは、ＧＮＤとしての電源ＶＳＳを規準にしたインピーダンスである。これを、肩添え字ｌｏｏｐをつけて表記すると以下の式１１ａ〜１１ｃのようになる。
ＺＳｉ＋ＺＧｉ＝ＺｌｏｏｐＳｉ ……（１１ａ）
ＺＶｉ＋ＺＧｉ＝ＺｌｏｏｐＶｉ ……（１１ｂ）
ＺＶｉ＋ＺＳｉ＝ＺｌｏｏｐＶｉ＋ＺｌｏｏｐＳｉ−２ＺｌｏｏｐＶＳｉ ……（１１ｃ）
【００７２】
式１１ａ〜１１ｃを解くと、以下の式１２が得られる。
ＺＧｉ＝ＺｌｏｏｐＶＳｉ （１２）
【００７３】
ＳＳＯ／ＳＳＮ解析を行うために、ｎ本の信号線路に接続された出力デバイスモデルに同じ電源ＶＤＤおよび同じＧＮＤとしての電源ＶＳＳを共有させる。図５（ｃ）は、図５(ｂ）のモデルに加えて複数の信号線路をも示す回路図である。このとき、リターン電流はインピーダンスの低いパスを優先的に流れるから、リターンパスとしての共通のＧＮＤのインピーダンスは、ｎ個のリターンパスインピーダンスの並列接続として捉えることが可能である。したがって、共通のＧＮＤのインピーダンスは、以下の式１３のように、調和平均で近似可能である。
ＺＧ≒ｎ／Σ（１／ＺＧｉ）＝ｎ／Σ（１／ＺｌｏｏｐＶＳｉ） ……（１３）
ここで、ＺＧは、共通のＧＮＤのインピーダンスを示す。
【００７４】
以上をまとめると、以下の式１４ａ〜１４ｃが得られる。
ＺＶ＝ＺｌｏｏｐＶ−ＺＧ ……（１４ａ）
ＺＳｉ＝ＺｌｏｏｐＳｉ ……（１４ｂ）
ＺＧ＝ｎ／Σ（１／ＺｌｏｏｐＶＳｉ） ……（１４ｃ）
【００７５】
さらに、複数の信号間の結合（クロストーク）を考慮に入れても、単に基準インピーダンスが加算されるだけであるから、同じ関係が成り立ち、以下の式１４ａ１４ｄ１４ｃとしてまとめることが出来る。
ＺＶ＝ＺｌｏｏｐＶ−ＺＧ ……（１４ａ）
ＺＳｉｊ＝ＺｌｏｏｐＳｉｊ ……（１４ｄ）
ＺＧ＝ｎ／Σ（１／ＺｌｏｏｐＶＳｉ） ……（１４ｃ）
すなわち、式８ａ〜８ｃが得られる。
【００７６】
図６は、本発明の実施形態による解析用モデル生成方法を適用した計算結果および従来技術との比較結果を示すグラフ群である。図６（ａ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｂ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルで第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｃ）は、本発明の実施形態による解析用モデル生成方法を適用したモデルを作成して第１の出力端子を選んだ場合の結果を示すグラフである。図６（ｄ）は、信号系および電源系を含んだ正確なインターポーザモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。図６（ｅ）は、信号系モデルおよび電源系モデルを独立に作成して単純合成したモデルで第２の出力端子を選んだ場合の結果を示すグラフである。図６（ｆ）は、本発明の実施形態による解析用モデル生成方法を適用したモデルを作成して第２の出力端子を選んだ場合の結果を示すグラフである。
【００７７】
図６（ａ）、図６（ｂ）、図６（ｄ）、図６（ｅ）は、図１（ａ）、図１（ｂ）、図１（ｃ）、図１（ｄ）と同じである。本発明の実施形態による解析用モデル生成方法を用いた図（ｃ）、図６（ｆ）が、厳密解である図６（ａ）、図６（ｄ）によく一致していることがわかる。
【００７８】
なお、前述のように、Ｎ−ｐｏｒｔネットワークパラメータを使用することで回路シミュレーションに不都合が生じる場合は、式８ａ〜８ｃに基づいてリターンパスとしてのＧＮＤを明示的に含んだ形でＬＣＲＫのＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）等価回路などに変換することも可能である。
【００７９】
図７は、インターポーザを３次元フルウェーブ解析した結果と、同じインターポーザのＳパラメータをＳＰＩＣＥ等価回路へ変換した結果との比較を示すグラフ群である。図７（ａ）は、インターポーザの半導体チップ実装面において第１の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｂ）は、インターポーザの基板への接続面において第１の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｃ）は、インターポーザの基板への接続面において第１の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｄ）は、インターポーザの半導体チップ実装面において第２の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｅ）は、インターポーザの基板への接続面において第２の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｆ）は、インターポーザの基板への接続面において第２の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｇ）は、インターポーザの半導体チップ実装面において第３の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｈ）は、インターポーザの基板への接続面において第３の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｉ）は、インターポーザの基板への接続面において第３の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｊ）は、インターポーザの半導体チップ実装面において第４の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｋ）は、インターポーザの基板への接続面において第４の信号に対応するリターンロスの周波数応答を比較した結果を示すグラフである。図７（ｌ）は、インターポーザの基板への接続面において第４の信号に対応するインサーションロスの周波数応答を比較した結果を示すグラフである。図７（ｍ）は、インターポーザの半導体チップ実装面において電源系のインピーダンスの周波数応答を比較した結果を示すグラフである。図７（ｎ）は、インターポーザの基板への接続面において電源系のインピーダンスの周波数応答を比較した結果を示すグラフである。なお、図７（ａ）〜図７(ｎ）において、実線のグラフは３次元フルウェーブ解析の結果を示し、破線のグラフはＳＰＩＣＥ等価回路へ変換した結果を示す。
【００８０】
図７の例では、ＳＰＩＣＥ等価回路はおおむね２０ＧＨｚまでの周波数帯域でもとのＳパラメータを再現できているので、そのままＳパラメータの代わりとして使うことが出来る。一般的には、等価回路のモデリング帯域、すなわちもとのネットワークパラメータを十分によく再現できる周波数範囲、は信号速度などの条件に合わせて設定すればよい。
【００８１】
本発明によれば、モデル化される対象の、２．５次元、３次元などといった構造にまったく依存せずに、リターンパスとしてのＧＮＤを明示的に含むＳＳＯ／ＳＳＮ解析用広帯域モデルが得られる。その結果得られるモデルは、他のモデルとの分割・合成を安全に行うことが可能である。
【００８２】
また、電磁界シミュレータの直接出力結果あるいは実測値であるＮ−ｐｏｒｔネットワークパラメータをマトリクスのまま直接分解するので、原理的に最も広帯域かつ高精度である。信号伝送媒体内部における信号系と電源系との直接干渉効果も、高周波帯まで正確に取り入れることが可能となる。
【００８３】
本発明の実施形態によって得られたネットワークパラメータモデルは、必要に応じて、ＬＣＲＫで構成されるＳＰＩＣＥ等価回路に変換することも可能である。
【００８４】
本発明の実施形態による解析用モデル生成方法のアルゴリズムに基づいて、コンピュータ上で実行可能なプログラムを生成することも可能である。このプログラムを、解析用モデル生成プログラムと呼ぶ。本発明の実施形態による解析用モデル生成プログラムを内蔵した装置は、ＳＳＯ／ＳＳＮ解析用モデルを自動的に生成するので、これを解析用モデル生成装置と呼ぶ。
【００８５】
図８は、本発明の実施形態による解析用モデル生成装置の構成を示すブロック図群である。図８（ａ）は、本発明の実施形態による解析用モデル生成装置の物理的な構成を示すブロック図である。図８（ｂ）は、本発明の実施形態による解析用モデル生成装置の機能的な構成を示すブロック図である。
【００８６】
図８（ａ）のブロック図において、本発明の実施形態による解析用モデル生成装置は、バス１１と、入力部１２と、出力部１３と、ＣＰＵ１４と、メモリ１５とを具備している。バス１１は、入力部１２と、出力部１３と、ＣＰＵ１４と、メモリ１５に接続されている。バス１１は、入力部１２と、出力部１３と、ＣＰＵ１４と、メモリ１５との間でデータを伝送する。入力部１２は、外部からデータを入力する。出力部１３は、データを外部へ出力する。ＣＰＵ１４は、入力されたデータに基づいて、解析用モデル生成プログラムを実行し、出力すべき解析用モデルデータを生成する。メモリ１５は、入力されたデータと、解析用モデル生成プログラムと、生成された解析用モデルデータとを格納する。
【００８７】
図８（ｂ）のブロック図において、本発明の実施形態による解析用モデル生成装置は、バス１１と、入力部１２と、出力部１３と、パラメータ取得部２１と、パラメータ変換部２２と、調和平均演算部２３と、周波数応答関数演算部２４と、リターンパス分離部２５と、モデルデータ生成部２６とを具備している。ここで、バス１１と、入力部１２と、出力部１３とは、図８（ａ）と同じものである。また、入力部１２と、出力部１３と、パラメータ取得部２１と、パラメータ変換部２２と、調和平均演算部２３と、周波数応答関数演算部２４と、リターンパス分離部２５と、モデルデータ生成部２６とは、図８（ａ）におけるＣＰＵ１４およびメモリ１５を機能別に分離して表したものである。
【００８８】
バス１１は、入力部１２と、出力部１３と、パラメータ取得部２１と、パラメータ変換部２２と、調和平均演算部２３と、周波数応答関数演算部２４と、リターンパス分離部２５と、モデルデータ生成部２６とに接続されている。
【００８９】
バス１１は、入力部１２と、出力部１３と、パラメータ取得部２１と、パラメータ変換部２２と、調和平均演算部２３と、周波数応答関数演算部２４と、リターンパス分離部２５と、モデルデータ生成部２６との間でデータを伝送する。入力部１２は、外部からデータを入力する。パラメータ取得部２１は、図３のフローチャートの第１のステップＳ１を実行する。パラメータ変換部２２は、図３のフローチャートの第２のステップＳ２を実行する。調和平均演算部２３は、図３のフローチャートの第３のステップＳ３を実行する。周波数応答関数演算部２４は、図３のフローチャートの第４のステップＳ４を実行する。リターンパス分離部２５は、図３のフローチャートの第５のステップＳ５を実行する。モデルデータ生成部２６は、図３のフローチャートの第６のステップＳ６を実行する。出力部１３は、データを外部へ出力する。
【符号の説明】
【００９０】
１１ バス
１２ 入力部
１３ 出力部
１４ ＣＰＵ
１５ メモリ
２１ パラメータ取得部
２２ パラメータ変換部
２３ 調和平均演算部
２４ 周波数応答関数演算部
２５ リターンパス分離部
２６ モデルデータ生成部
【特許請求の範囲】
【請求項１】
信号系回路と、電源系回路とを含む任意の回路の解析用モデルを生成する装置であって、
前記信号系回路および前記電源系回路のそれぞれについて、所定形式のパラメータを取得するパラメータ取得部と、
前記所定形式のパラメータをＺパラメータに変換するパラメータ変換部と、
解析の対称となる全ての、前記信号系回路および電源系回路の組み合わせに対応する相互インピーダンスの調和平均を、前記Ｚパラメータに基づいて演算する調和平均演算部と、
前記調和平均の周波数応答関数を演算する周波数応答関数演算部と、
前記Ｚパラメータから前記周波数応答関数を差し引いてリターンパスのモデルを分離するリターンパス分離部と、
前記任意の回路の、前記リターンパスのモデルが分離された解析用モデルを生成するモデルデータ生成部と
を具備する
解析用モデル生成装置。
【請求項２】
請求項１に記載の解析用モデル生成装置において、
前記所定形式のパラメータは、
前記任意の回路のＮ−ｐｏｒｔネットワークパラメータの実測値
を具備する
解析用モデル生成装置。
【請求項３】
請求項１に記載の解析用モデル生成装置において、
前記所定形式のパラメータは、
前記任意の回路のＮ−ｐｏｒｔネットワークパラメータの解析値
を具備する
解析用モデル生成装置。
【請求項４】
信号系回路と、電源系回路とを含む任意の回路の解析用モデルを生成する方法であって、
（ａ）前記信号系回路および前記電源系回路をそれぞれモデル化した、所定形式のパラメータを取得するステップと、
（ｂ）前記所定形式のパラメータをＺパラメータに変換するステップと、
（ｃ）解析の対称となる全ての、前記信号系回路および電源系回路の組み合わせに対応する相互インピーダンスの調和平均を、前記Ｚパラメータに基づいて演算するステップと、
（ｄ）前記調和平均の周波数応答関数を演算するステップと、
（ｅ）前記Ｚパラメータから前記周波数応答関数を差し引いてリターンパスのモデルを分離するステップと、
（ｆ）前記任意の回路の、前記リターンパスのモデルが分離された解析用モデルを生成するステップと
を具備する
解析用モデル生成方法。
【請求項５】
請求項４に記載の解析用モデル生成方法において、
前記所定形式のパラメータは、
前記任意の回路のＮ−ｐｏｒｔネットワークパラメータの実測値
を具備する
解析用モデル生成方法。
【請求項６】
請求項４に記載の解析用モデル生成方法において、
前記所定形式のパラメータは、
前記任意の回路のＮ−ｐｏｒｔネットワークパラメータの解析値
を具備する
解析用モデル生成方法。
【請求項７】
請求項４〜５のいずれかに記載の解析用モデル生成方法において、
前記解析用モデル生成方法の各ステップをコンピュータで実行可能に具備する
解析用モデル生成プログラム。
【請求項１】
信号系回路と、電源系回路とを含む任意の回路の解析用モデルを生成する装置であって、
前記信号系回路および前記電源系回路のそれぞれについて、所定形式のパラメータを取得するパラメータ取得部と、
前記所定形式のパラメータをＺパラメータに変換するパラメータ変換部と、
解析の対称となる全ての、前記信号系回路および電源系回路の組み合わせに対応する相互インピーダンスの調和平均を、前記Ｚパラメータに基づいて演算する調和平均演算部と、
前記調和平均の周波数応答関数を演算する周波数応答関数演算部と、
前記Ｚパラメータから前記周波数応答関数を差し引いてリターンパスのモデルを分離するリターンパス分離部と、
前記任意の回路の、前記リターンパスのモデルが分離された解析用モデルを生成するモデルデータ生成部と
を具備する
解析用モデル生成装置。
【請求項２】
請求項１に記載の解析用モデル生成装置において、
前記所定形式のパラメータは、
前記任意の回路のＮ−ｐｏｒｔネットワークパラメータの実測値
を具備する
解析用モデル生成装置。
【請求項３】
請求項１に記載の解析用モデル生成装置において、
前記所定形式のパラメータは、
前記任意の回路のＮ−ｐｏｒｔネットワークパラメータの解析値
を具備する
解析用モデル生成装置。
【請求項４】
信号系回路と、電源系回路とを含む任意の回路の解析用モデルを生成する方法であって、
（ａ）前記信号系回路および前記電源系回路をそれぞれモデル化した、所定形式のパラメータを取得するステップと、
（ｂ）前記所定形式のパラメータをＺパラメータに変換するステップと、
（ｃ）解析の対称となる全ての、前記信号系回路および電源系回路の組み合わせに対応する相互インピーダンスの調和平均を、前記Ｚパラメータに基づいて演算するステップと、
（ｄ）前記調和平均の周波数応答関数を演算するステップと、
（ｅ）前記Ｚパラメータから前記周波数応答関数を差し引いてリターンパスのモデルを分離するステップと、
（ｆ）前記任意の回路の、前記リターンパスのモデルが分離された解析用モデルを生成するステップと
を具備する
解析用モデル生成方法。
【請求項５】
請求項４に記載の解析用モデル生成方法において、
前記所定形式のパラメータは、
前記任意の回路のＮ−ｐｏｒｔネットワークパラメータの実測値
を具備する
解析用モデル生成方法。
【請求項６】
請求項４に記載の解析用モデル生成方法において、
前記所定形式のパラメータは、
前記任意の回路のＮ−ｐｏｒｔネットワークパラメータの解析値
を具備する
解析用モデル生成方法。
【請求項７】
請求項４〜５のいずれかに記載の解析用モデル生成方法において、
前記解析用モデル生成方法の各ステップをコンピュータで実行可能に具備する
解析用モデル生成プログラム。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１７５５２０（Ｐ２０１１−１７５５２０Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−４０００２（Ｐ２０１０−４０００２）
【出願日】平成２２年２月２５日（２０１０．２．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２５日（２０１０．２．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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