通信装置及びデバッグ方法
【課題】 デバッグのための専用回線を設けずに、かつ通信装置の通信機能を極力止めずに、デバッグを行うこと。
【解決手段】 ネットワーク５０に接続される通信部３０と、通信部３０と少なくとも１つの通信経路によって接続されるＣＰＵ２２と、通信部３０と少なくとも１つの通信経路によって接続され、ＣＰＵ２２を試験するための試験制御部４６と、を含む通信装置１０において、通信部３０は、ネットワーク５０からの信号を受信する通信インターフェイス部４２と、受信信号がＣＰＵ２２の試験のための試験用信号であるか否かを判断するＣＰＵ３２と、受信信号がＣＰＵ２２の試験のための試験用信号であると判断される場合に試験制御部４６に対して受信信号を出力し、該試験用信号でないと判断される場合にＣＰＵ２２に対して受信信号を出力する第１経路選択部３６と、を含むことを特徴とする。
【解決手段】 ネットワーク５０に接続される通信部３０と、通信部３０と少なくとも１つの通信経路によって接続されるＣＰＵ２２と、通信部３０と少なくとも１つの通信経路によって接続され、ＣＰＵ２２を試験するための試験制御部４６と、を含む通信装置１０において、通信部３０は、ネットワーク５０からの信号を受信する通信インターフェイス部４２と、受信信号がＣＰＵ２２の試験のための試験用信号であるか否かを判断するＣＰＵ３２と、受信信号がＣＰＵ２２の試験のための試験用信号であると判断される場合に試験制御部４６に対して受信信号を出力し、該試験用信号でないと判断される場合にＣＰＵ２２に対して受信信号を出力する第１経路選択部３６と、を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信装置及びデバッグ方法に関する。
【背景技術】
【０００２】
従来、通信装置のＣＰＵのデバッグを行う場合、ＣＰＵにデバッグ用のコンピュータを接続して行うことが多い。この場合、デバッグ用コンピュータからＣＰＵに対して試験用信号を入力し、ＣＰＵの該試験用信号に対する応答出力を確認することにより、デバッグを行う。
【０００３】
しかし、通信装置は通信拠点に据え付けられている場合も多く、上述のようにデバッグ用コンピュータを接続して試験を行うためには、通信装置のある場所に出向く必要が生じる。このため、遠隔地からＣＰＵに対してアクセスするための技術が種々提案されている。例えば特許文献１には、遠隔地から被試験パソコンシステムに対するデバッグを行うことを可能にするシステムについて記載されている。
【特許文献１】特開平９−２９７７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の方法では、通信サービスを継続提供するために通信機能を極力停止したくない商用通信装置をデバッグする場合、デバッグ用の別回線を用意しなければならず、デバッグのためのランニングコストが生じるという問題点があった。
【０００５】
本発明は、上記課題を解決するためになされたもので、その目的の一つは、デバッグのための専用回線を設けずに、かつ通信装置の通信機能を極力止めずに、デバッグを行うことが可能な通信装置及びデバッグ方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するための本発明に係る通信装置は、通信ネットワークに接続される通信部と、該通信部と少なくとも１つの通信経路によって接続される被試験部と、該通信部と少なくとも１つの通信経路によって接続され、該被試験部を試験するための試験制御部と、を含む通信装置において、前記通信部は、前記通信ネットワークからの信号を受信する信号受信手段と、前記信号受信手段により受信した受信信号が前記試験用信号であるか否かを判断する判断手段と、前記受信信号が前記試験用信号であると判断される場合に前記試験制御部に対して前記受信信号を出力し、前記試験用信号でないと判断される場合に前記被試験部に対して前記受信信号を出力する信号出力手段と、を含む、ことを特徴とする。
【０００７】
このようにすることにより、信号出力手段は受信される信号が試験用信号である場合と、試験用信号でない場合と、により該信号の出力先を変えることができるので、デバッグのための専用回線を設けずに、かつ通信装置の通信機能を極力止めずに、デバッグを行うことが可能となる。
【０００８】
また、上記通信装置において、前記受信信号が前記被試験部の試験を開始することを示す情報を含む場合に、当該通信部と前記被試験部の間の第１通常通信経路を、当該通信部と前記試験制御部の間の第１試験用通信経路に切替える第１通信経路切替手段、をさらに含み、前記信号出力手段は、前記第１通信経路切替手段による通信経路の切替に連動して、前記受信信号を前記試験制御部に対して出力する、こととしてもよい。このようにすれば、通信経路を切替えて使用することにより、デバッグを行うことが可能となる。
【０００９】
また、上記通信装置において、前記通信部は、第１通信経路切替手段により、前記第１通常通信経路が、前記第１試験用通信経路に切替えられた場合に、前記第１通常通信経路を終端する終端手段、をさらに含む、こととしてもよい。このようにすれば、被試験部において回線切断エラーとなることを防止できる。
【００１０】
また、上記通信装置において、前記通信部は、前記被試験部及び前記試験制御部にそれぞれ対応付けた対応アドレス情報を記憶する記憶手段と、前記受信信号の送信先アドレス情報を取得するアドレス情報取得手段と、をさらに含み、前記信号出力手段は、前記受信信号の送信先アドレス情報が前記被試験部についての前記対応アドレス情報である場合に前記被試験部に対して前記受信信号を出力し、前記送信先アドレス情報が前記試験制御部についての前記対応アドレス情報である場合に前記試験制御部に対して前記受信信号を出力する、こととしてもよい。このようにすれば、アドレスに応じて受信される信号を振り分けることができる。
【００１１】
また、上記通信装置において、前記通信部は、前記通信ネットワークを介して、他の通信装置と接続され、前記受信信号が前記他の通信装置の試験のための他試験用信号である場合に、前記通信ネットワークに対して、前記受信信号を送信する信号転送手段、をさらに含む、こととしてもよい。このようにすれば、ある通信装置から、遠隔地にある他の通信装置の試験をも行うことができるようになる。
【００１２】
また、上記通信装置において、前記通信部は、前記受信信号が前記他試験用信号である場合に、前記通信ネットワークと前記被試験部の間の第２通常通信経路を、前記通信ネットワークと前記受信される信号の送信源の間の第２試験用通信経路に切替える第２通信経路切替手段、をさらに含み、前記信号転送手段は、前記第２通信経路切替手段による通信経路の切替に連動して、前記受信信号を前記通信ネットワークに対して、該信号を送信する、こととしてもよい。
【００１３】
また、上記通信装置において、前記他の通信装置の試験のための試験用信号は、該他の通信装置の前記通信ネットワークにおけるアドレス情報を含み、前記信号転送手段は、該アドレス情報に基づいて、前記他試験用信号を送信する、こととしてもよい。
【００１４】
また、上記通信装置において、前記通信装置は、さらに前記被試験部に対し所定の入力を行った場合に出力されるトレース信号を蓄積するトレース制御部を含み、前記信号出力手段は、前記受信される信号が、前記トレース制御部に蓄積される前記信号を取得することを示す情報を含む場合に、前記受信信号を前記トレース制御部に対して出力する、こととしてもよい。このようにすれば、試験制御部、トレース制御部、被試験部に対してそれぞれ信号を振り分けることができるようになる。
【００１５】
また、上記通信装置において、前記通信部に対する電源の供給を行うための制御信号を、前記被試験部及び／又は前記通信部から出力することにより、前記通信部の入力電源部と前記通信部との間を接続する接続制御手段をさらに含む、こととしてもよい。このようにすれば、試験制御部から被試験部の電源をリセットした場合においても、通信部の電源をリセットしないようにできるので、試験を継続的に行うことができるようになる。
【００１６】
また、本発明に係るデバッグ方法は、通信ネットワークに接続される通信部と、該通信部と少なくとも１つの通信経路によって接続される被試験部と、該通信部と少なくとも１つの通信経路によって接続され、該被試験部を試験するための試験制御部と、を含む通信装置をデバッグするデバッグ方法であって、前記通信ネットワークからの信号を受信する信号受信ステップと、前記通信部の受信した受信信号が前記被試験部の試験のための試験用信号であるか否かを判断する判断ステップと、前記受信信号が前記試験用信号であると判断される場合に前記試験制御部に対して前記受信信号を出力し、前記受信信号が前記試験用信号でないと判断される場合に前記被試験部に対して、前記受信信号を出力する信号出力ステップと、を含む、ことを特徴とする。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態について、図面を参照しながら説明する。
【００１８】
本発明の第１の実施形態における通信装置１０の機能ブロック図を図１に示す。同図に示すように、通信装置１０は、主装置２０と、通信部３０と、を含んで構成される。主装置２０は、呼処理プロセッサとして使用されるＣＰＵ２２、ＣＰＵ２２をリセットするためのリセット回路２４、及び論理積回路２６を含んで構成される。通信部３０としては例えばモデムなどの通信インターフェイス用装置を使用することができ、ＣＰＵ３２、ダミーＣＰＵ３４、第１経路選択部３６、第３経路選択部４０、通信インターフェイス部４２、試験制御部４６及びデバッグ情報蓄積部４８を含んで構成される。
【００１９】
通信インターフェイス部４２はネットワーク５０と接続される。該ネットワーク５０は、例えば通信装置１０が移動体通信システムで使用される基地局装置である場合においては、移動局装置と接続される無線網であってもよいし、交換機と接続される有線網であってもよい。また、通信装置１０がクライアントサーバシステムにおけるサーバ装置である場合には、該ネットワーク５０はインターネットであってもよい。なお、ネットワーク５０が無線網である場合には、通信インターフェイス部４２はベースバンド信号と無線信号とを相互変換するベースバンド処理部及びアンテナを含んで構成される。
【００２０】
そして通信装置１０は、ＣＰＵ２２を呼処理プロセッサ、通信部３０をモデムなどの通信インターフェイス用装置として、ネットワーク５０及びネットワーク５０に接続する他の通信装置との通信を行うことができるよう、構成される。より具体的には、ＣＰＵ２２と、第１経路選択部３６と、ＣＰＵ３２と、通信インターフェイス部４２と、がこの順に接続され、通信信号をＣＰＵ２２で処理することが可能になっている。
【００２１】
試験制御部４６は、被試験部としてのＣＰＵ２２を試験するための試験用信号を制御する機能部であり、具体的には、ＪＴＡＧ(Joint Test Action Group)を使用することができる。ＪＴＡＧとは、被試験デバイスのＪＴＡＧ端子に対してテスト信号を入力し、その結果、出てきたシリアル信号を解析して、被試験デバイス上の部品が正しく実装されている（若しくは正しく動作している）かどうかをチェックする試験の規格である。
【００２２】
また、ネットワーク５０には試験装置６０が接続される。該試験装置６０は、通信インターフェイス部４２を介してＣＰＵ２２の試験を行うために設置される。
【００２３】
試験装置６０からＣＰＵ２２の試験を行う際の、通信装置１０における処理について、以下に説明する。まず、試験装置６０は、ネットワーク５０を介して、通信インターフェイス部４２に対して試験を開始することを示す「ＳＴＡＮＤＢＹコマンド」信号を送信する。「ＳＴＡＮＤＢＹコマンド」信号を受信した通信インターフェイス部４２は、ＣＰＵ３２に対して、該信号を出力する。ＣＰＵ３２では、該「ＳＴＡＮＤＢＹコマンド」信号に応じて、第１経路選択部３６において選択される経路を決定し、第１経路選択部３６に対し選択経路を指示するための経路指示信号を送信する。
【００２４】
ここで、第１経路選択部３６における具体的な処理について、図２乃至図４を参照しながら説明する。図２に示す場合（経路切替形態）においては、第１経路選択部３６はパス制御部３７−１と、スイッチ１００と、を含む第１通信経路切替手段として構成される。パス制御部３７−１は、ＣＰＵ３２から送信される経路指示信号に従い、スイッチ１００の切替制御を行う。スイッチ１００は、パス制御部３７−１の制御に従い、端子１００−Ａと端子１００−Ｂが接続される状態又は端子１００−Ａと端子１００−Ｃが接続される状態のいずれかとなる。端子１００−Ａと端子１００−Ｂが接続される状態では、通信インターフェイス部４２で受信される信号は、ＣＰＵ２２に対して出力される。端子１００−Ａと端子１００−Ｃが接続される状態では、通信インターフェイス部４２で受信される信号は、試験制御部４６に対して出力される。
【００２５】
なお、ＣＰＵ３２とＣＰＵ２２とを接続する通信経路は複数用意されていることもある。このような場合には、複数の通信経路のうちの少なくとも１つの経路について、試験制御部４６に接続されるよう切替えることとしてもよい。この場合には、ＣＰＵ３２において、信号ごとに複数の通信経路のうちから該信号を出力する経路を選択し、該選択された経路に対して該信号を出力することとしてもよい。このようにすれば、切替えない通信経路については通信を継続することができる。
【００２６】
ところで、図２の場合において、端子１００−Ａと端子１００−Ｃが接続される状態では、ＣＰＵ２２とＣＰＵ３２との間の経路については切断されることとなる。このため、ＣＰＵ２２においてＣＰＵ３２に対して送信した信号の応答が返らなくなり、タイムアウトによるエラーとなってしまう。このため、図３に示すように、ダミーＣＰＵ３４を使用して、切断されたＣＰＵ２２とＣＰＵ３２との間の経路を終端することが望ましい。具体的には、第３経路選択部４０は、パス制御部３７−１の指示に従い、切替動作を行うスイッチ１０２を含み、ダミーＣＰＵ３４と第３経路選択部４０とにより終端手段を構成する。パス制御部３７−１は、スイッチ１００において端子１００−Ａと端子１００−Ｂが接続される状態となる場合には、スイッチ１０２において端子１０２−Ａと端子１０２−Ｂが接続される状態とし、スイッチ１００において端子１００−Ａと端子１００−Ｃが接続される状態となる場合には、スイッチ１０２において端子１０２−Ａと端子１０２−Ｃが接続される状態とする。このようにすることにより、ＣＰＵ２２とＣＰＵ３２との間の経路が切断された場合には、ＣＰＵ２２とダミーＣＰＵ３４とが接続され、ダミーＣＰＵ３４においてＣＰＵ２２からの信号に対してダミー応答を返すことができるようになるので、ＣＰＵ２２においてエラーが発生することを防止することができる。
【００２７】
次に、図４に示す場合（信号振分形態）について説明する。図４においては、第１経路選択部３６はパス制御部３７−２を含んで構成される。パス制御部３７−２は、ＣＰＵ２２、試験制御部４６、デバッグ情報蓄積部４８及びＣＰＵ３２と接続される。そして、ＣＰＵ３２から出力される信号を、該信号の内容に応じてＣＰＵ２２、試験制御部４６、デバッグ情報蓄積部４８のいずれかに出力する。もっとも、信号の内容に応じて経路を判断しているのはＣＰＵ３２であり、ＣＰＵ３２から第１経路選択部３６に対し出力される、信号ごとの選択経路を指示するための経路指示信号に従って、パス制御部３７−２は信号の出力先を振り分けることとしてもよい。
【００２８】
また、パス制御部３７−２は、信号自体に含まれるアドレス情報に従って、信号の出力先を振り分けることとしてもよい。すなわち、信号には、ＣＰＵ２２、試験制御部４６、デバッグ情報蓄積部４８のいずれに出力されるべき信号であるかを示すアドレス情報が含まれており、該情報に従って信号の出力先を振り分けることができる。このアドレス情報は、具体的には各部に割り当てられたＩＰアドレスであってもよい。
【００２９】
以上のようにして、第１経路選択部３６は、ＣＰＵ３２から出力される信号を、ＣＰＵ２２、試験制御部４６又はデバッグ情報蓄積部４８のいずれかに出力する。以下、どのような信号をどの出力先に出力するかについて、ＪＴＡＧの場合を例にとり、図５を参照しながら説明する。
【００３０】
図５に示すように、ＪＴＡＧでは、試験制御部４６とＣＰＵ２２との間で、ｎＴＲＳＴ、ＴＭＳ、ＴＣＫ、ＴＤＩ、ＴＤＯの各試験用信号の送受信を行う。なお、ＪＴＡＧを使用する場合には、試験されるＣＰＵ２２においてもＪＴＡＧに対応している必要があり、ＪＴＡＧに対応している場合には、ステートマシン（ＪＴＡＧのテストアクセスポートコントローラ）を備えている。各信号の意味について、表１に示す。
【表１】
【００３１】
信号振分形態では、ＣＰＵ３２は、通信インターフェイス部４２において受信された信号が試験制御部４６への試験用信号であるか否かを判断し、試験制御部４６への試験用信号である場合には、パス制御部３７−２において該信号を試験制御部４６に対して出力する。一方、試験制御部４６への試験用信号でない場合には、パス制御部３７−２において該信号をＣＰＵ２２に対して出力する。
【００３２】
また、試験制御部４６は試験装置６０からの指示信号に従い、ＣＰＵ２２のリセット試験を行うことができる。具体的には、リセット回路２４からのリセット信号（Ｌレベル）と試験制御部４６からのリセット信号（Ｌレベル）の何れか一方が負論理の論理積回路２６に入力された場合に、ＣＰＵ２２に対しリセット信号（Ｌレベル）が入力され、ＣＰＵ２２はリセット動作を行う。
【００３３】
次に、デバッグ情報蓄積部４８としてはＥＴＭ(Embedded Trace Macrocell)を使用することができ、図５に示すように、トレース制御部４９と、記憶部４７と、を含んで構成される。トレース制御部４９はＣＰＵ２２、試験制御部４６及び記憶部４７と接続される。そしてトレース制御部４９は、ＣＰＵ２２のパイプラインの実行状態を示す信号であるＰＩＰＥ＿ＳＴＡＴ［２：０］及びその同期化のためのＴＲＡＣＥ＿ＣＬＫ、パイプラインに関連する付加的な情報を含む信号であるＴＲＡＣＥ＿ＰＫＴ［ｎ−１：０］及びその同期化のためのＴＲＡＣＥ＿ＳＹＮＣ（以上の４信号をトレース情報と総称する）をＣＰＵ２２から読み出して取得し、記憶部４７に書き込むことにより記憶する。
【００３４】
トレース制御部４９は、試験制御部４６から出力されるコントロール信号に従って動作する。ここで、該コントロール信号は試験装置６０から送信されるものであり、図４に示す信号振分形態では、ＣＰＵ３２は、通信インターフェイス部４２において受信された信号が該コントロール信号かであるか否かを判断し、コントロール信号であれば、パス制御部３７−２において該信号をデバッグ情報蓄積部４８に出力することとしてもよい。
【００３５】
さらにトレース制御部４９は、試験装置６０から送信される「ＴＲＡＣＥコマンド」信号に応じて、ＴＲＡＣＥを開始するか否かを決定する。すなわちＴＲＡＣＥ制御部４９は、試験装置６０から入力される「ＴＲＡＣＥコマンド」信号に応じて、上記読み出しを開始することができる。そしてＴＲＡＣＥ制御部４９は、記憶部４７に書き込まれたトレース情報を、試験装置６０に対して送信する処理を行う。
【００３６】
以上のようにして、第１の実施形態では、ネットワーク５０から送信される信号に応じて信号の出力先をＣＰＵ３２が判断手段として判断し、第１経路選択部３６により該信号の出力先を変更することができる。より具体的には、経路を切替えることにより信号の出力先を切替えることもできるし（経路切替形態）、信号の内容に応じて出力先を振り分けることもできる（信号振分形態）。このようにすることにより、デバッグのための専用回線を設けずに、かつ通信装置の通信機能を極力止めずに、該通信装置のデバッグを行うことが可能となる。
【００３７】
次に、本発明の第２の実施形態について説明する。図６は、第２の実施形態における通信装置１０の機能ブロック図である。同図に示すように、通信装置１０は、第１の実施形態に加え、第２経路選択部３８及び試験用インターフェイス部４４をさらに含んで構成される。第２の実施形態においては、試験装置６０は、試験用インターフェイス部４４に接続される。以下、第２の実施形態を特徴付ける第２経路選択部３８及び試験用インターフェイス部４４について説明する。
【００３８】
第２経路選択部３８の詳細な処理について、図７を参照しながら説明する。同図に示すように、第２経路選択部３８はパス制御部３９及びスイッチ１０４を含む第２通信経路切替手段として構成される。スイッチ１０４は、端子１０４−Ａ乃至Ｆを含んでおり、端子１０４−Ｄと端子１０４−Ｆとは常時接続される。そしてパス制御部３９の指示に従い切替動作を行う。
【００３９】
この切替動作について説明する。まず、試験装置６０は、試験用インターフェイス部４４に対してモデムとして動作することを要求することを示す「ＭＯＤＥＭコマンド」信号を送信する。「ＭＯＤＥＭコマンド」信号を受信した試験用インターフェイス部４４は、ＣＰＵ３２に対して、該信号を出力する。
【００４０】
そして「ＭＯＤＥＭコマンド」信号を受信したＣＰＵ３２では、該「ＭＯＤＥＭコマンド」信号に応じて、第２経路選択部３８において選択される経路を決定し、第２経路選択部３８に対し選択経路を指示するための経路指示信号を送信する。
【００４１】
第２経路選択部３８は、該経路指示信号に応じて、スイッチ１０４の切替動作を行う。具体的には、端子１０４−Ａと端子１０４−Ｃを接続するとともに、端子１０４−Ｂと端子１０４−Ｅを接続するモード（通信モード）又は端子１０４−Ａと端子１０４−Ｄを接続するとともに、端子１０４−Ｂと端子１０４−Ｆを接続するモード（試験用モデムモード）のいずれかとなるよう、切替動作を行う。
【００４２】
試験用モデムモードにおいては、試験用インターフェイス部４４に対して試験装置６０から送信される信号は、通信インターフェイス部４２を介してネットワーク５０に送出される。そして、試験装置６０から送信される信号には他の通信装置に含まれる試験対象ＣＰＵのアドレスを示す情報が含まれており、該情報に従って、ネットワーク５０において該試験対象ＣＰＵまでルーティングされる。なお、該他の通信装置は、本発明の第１の実施形態における通信装置１０であるとしてもよい。
【００４３】
一方通信モードにおいては、通信装置１０は、ＣＰＵ２２とネットワーク５０との間での通信を行う。なお、通信装置１０が複数の通信インターフェイス部４２を備える場合には、該複数の通信インターフェイス部４２のうちの少なくとも１つを試験用モデムモードに切替え、他を通信モードとしてもよい。
【００４４】
以上のようにすることにより、ある通信装置１０に接続された試験装置６０から、他の通信装置のデバッグを行うことができるようになる。
【００４５】
次に、本発明の第１の実施形態及び第２の実施形態に係る通信装置１０の電源系統について説明する。図８は、本発明に係る通信装置１０のハードウェア構成図である。同図に示すように、通信装置１０の主装置２０は、ＣＰＵ２２、通信部電源制御部７０、主装置用電源（レギュレーター）７６、バッテリー８０を含んで構成され、さらに通信部電源制御部７０は、スイッチ７２、論理和回路７４を含んで構成される。また、通信部３０は、ＣＰＵ３２及び通信部用電源（レギュレーター）７８を含んで構成される。
【００４６】
第１の実施形態及び第２の実施形態においては、上述のように、試験制御部４６は試験装置６０からの指示信号に従い、パワーオフシーケンスを実行させることも可能である。具体的には、スイッチ７２に対してＣＰＵ２２から供給される「ＰＷ＿ＣＮＴ＿ＭＡＩＮ」がＬＯＷとなることにより、ＣＰＵ３２への電源供給が切断される。しかしながらこのようにすると試験装置６０と通信部３０との接続も切断されてしまう。
【００４７】
そこで通信装置１０においては、パワーオフシーケンスを実行されても電源がＯＦＦにならないようにするため、試験装置６０と通信部３０との接続が切断されないようにしている。具体的には、ＣＰＵ２２だけでなくＣＰＵ３２からもスイッチ７２の制御を行うための「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」を入力することとし、論理和回路７４を設け、「ＰＷ＿ＣＮＴ＿ＭＡＩＮ」又は「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」のいずれかがＨＩＧＨレベルである場合にスイッチ７２を接続し、「ＰＷ＿ＣＮＴ＿ＭＡＩＮ」及び「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」がＬＯＷレベルである場合に、スイッチ７２を解放することとしている。
【００４８】
そして、「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」は、ＣＰＵ３２において試験装置６０から「ＪＴＡＧ＿ＳＹＳＴＥＭ＿ＵＰコマンド」信号が入力された場合に、ＨＩＧＨであるように構成される。このようにすることにより、試験中以外の状態では、「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」はＬＯＷレベルとなることにより、ＣＰＵ２２の指示（「ＰＷ＿ＣＮＴ＿ＭＡＩＮ」をＬＯＷにする）に従いスイッチ７２を解放し、試験中の状態では、「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」はＨＩＧＨレベルとなることにより、ＣＰＵ２２の指示に依らず、スイッチ７２を制御することができるようになる。
【図面の簡単な説明】
【００４９】
【図１】本実施の形態に係る通信装置の機能ブロック図である。
【図２】本実施の形態に係る第１経路選択部の機能ブロック図である。
【図３】本実施の形態に係る第１経路選択部及び第３経路選択部の機能ブロック図である。
【図４】本実施の形態に係る第１経路選択部の機能ブロック図である。
【図５】本実施の形態に係る試験用信号を説明するための図である。
【図６】本実施の形態に係る通信装置の機能ブロック図である。
【図７】本実施の形態に係る第２経路選択部の機能ブロック図である。
【図８】本実施の形態に係る通信装置のハードウェア構成図である。
【符号の説明】
【００５０】
１０ 通信装置、２０ 主装置、２２，３２ ＣＰＵ、２４ リセット回路、２６ 論理積回路、３０ 通信部、３４ ダミーＣＰＵ、３６ 第１経路選択部、３７，３９ パス制御部、３８ 第２経路選択部、４０ 第３経路選択部、４２ 通信インターフェイス部、４４ 試験用インターフェイス部、４６ 試験制御部、４７ 記憶部、４８ デバッグ情報蓄積部、４９ トレース制御部、５０ ネットワーク、６０ 試験装置、７０ 通信部電源制御部、７２ スイッチ、７４ 論理和回路、７６ 主装置用電源（レギュレーター）、７８ 通信部用電源（レギュレーター）、８０ バッテリー、１００，１０２，１０４ スイッチ
【技術分野】
【０００１】
本発明は通信装置及びデバッグ方法に関する。
【背景技術】
【０００２】
従来、通信装置のＣＰＵのデバッグを行う場合、ＣＰＵにデバッグ用のコンピュータを接続して行うことが多い。この場合、デバッグ用コンピュータからＣＰＵに対して試験用信号を入力し、ＣＰＵの該試験用信号に対する応答出力を確認することにより、デバッグを行う。
【０００３】
しかし、通信装置は通信拠点に据え付けられている場合も多く、上述のようにデバッグ用コンピュータを接続して試験を行うためには、通信装置のある場所に出向く必要が生じる。このため、遠隔地からＣＰＵに対してアクセスするための技術が種々提案されている。例えば特許文献１には、遠隔地から被試験パソコンシステムに対するデバッグを行うことを可能にするシステムについて記載されている。
【特許文献１】特開平９−２９７７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の方法では、通信サービスを継続提供するために通信機能を極力停止したくない商用通信装置をデバッグする場合、デバッグ用の別回線を用意しなければならず、デバッグのためのランニングコストが生じるという問題点があった。
【０００５】
本発明は、上記課題を解決するためになされたもので、その目的の一つは、デバッグのための専用回線を設けずに、かつ通信装置の通信機能を極力止めずに、デバッグを行うことが可能な通信装置及びデバッグ方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するための本発明に係る通信装置は、通信ネットワークに接続される通信部と、該通信部と少なくとも１つの通信経路によって接続される被試験部と、該通信部と少なくとも１つの通信経路によって接続され、該被試験部を試験するための試験制御部と、を含む通信装置において、前記通信部は、前記通信ネットワークからの信号を受信する信号受信手段と、前記信号受信手段により受信した受信信号が前記試験用信号であるか否かを判断する判断手段と、前記受信信号が前記試験用信号であると判断される場合に前記試験制御部に対して前記受信信号を出力し、前記試験用信号でないと判断される場合に前記被試験部に対して前記受信信号を出力する信号出力手段と、を含む、ことを特徴とする。
【０００７】
このようにすることにより、信号出力手段は受信される信号が試験用信号である場合と、試験用信号でない場合と、により該信号の出力先を変えることができるので、デバッグのための専用回線を設けずに、かつ通信装置の通信機能を極力止めずに、デバッグを行うことが可能となる。
【０００８】
また、上記通信装置において、前記受信信号が前記被試験部の試験を開始することを示す情報を含む場合に、当該通信部と前記被試験部の間の第１通常通信経路を、当該通信部と前記試験制御部の間の第１試験用通信経路に切替える第１通信経路切替手段、をさらに含み、前記信号出力手段は、前記第１通信経路切替手段による通信経路の切替に連動して、前記受信信号を前記試験制御部に対して出力する、こととしてもよい。このようにすれば、通信経路を切替えて使用することにより、デバッグを行うことが可能となる。
【０００９】
また、上記通信装置において、前記通信部は、第１通信経路切替手段により、前記第１通常通信経路が、前記第１試験用通信経路に切替えられた場合に、前記第１通常通信経路を終端する終端手段、をさらに含む、こととしてもよい。このようにすれば、被試験部において回線切断エラーとなることを防止できる。
【００１０】
また、上記通信装置において、前記通信部は、前記被試験部及び前記試験制御部にそれぞれ対応付けた対応アドレス情報を記憶する記憶手段と、前記受信信号の送信先アドレス情報を取得するアドレス情報取得手段と、をさらに含み、前記信号出力手段は、前記受信信号の送信先アドレス情報が前記被試験部についての前記対応アドレス情報である場合に前記被試験部に対して前記受信信号を出力し、前記送信先アドレス情報が前記試験制御部についての前記対応アドレス情報である場合に前記試験制御部に対して前記受信信号を出力する、こととしてもよい。このようにすれば、アドレスに応じて受信される信号を振り分けることができる。
【００１１】
また、上記通信装置において、前記通信部は、前記通信ネットワークを介して、他の通信装置と接続され、前記受信信号が前記他の通信装置の試験のための他試験用信号である場合に、前記通信ネットワークに対して、前記受信信号を送信する信号転送手段、をさらに含む、こととしてもよい。このようにすれば、ある通信装置から、遠隔地にある他の通信装置の試験をも行うことができるようになる。
【００１２】
また、上記通信装置において、前記通信部は、前記受信信号が前記他試験用信号である場合に、前記通信ネットワークと前記被試験部の間の第２通常通信経路を、前記通信ネットワークと前記受信される信号の送信源の間の第２試験用通信経路に切替える第２通信経路切替手段、をさらに含み、前記信号転送手段は、前記第２通信経路切替手段による通信経路の切替に連動して、前記受信信号を前記通信ネットワークに対して、該信号を送信する、こととしてもよい。
【００１３】
また、上記通信装置において、前記他の通信装置の試験のための試験用信号は、該他の通信装置の前記通信ネットワークにおけるアドレス情報を含み、前記信号転送手段は、該アドレス情報に基づいて、前記他試験用信号を送信する、こととしてもよい。
【００１４】
また、上記通信装置において、前記通信装置は、さらに前記被試験部に対し所定の入力を行った場合に出力されるトレース信号を蓄積するトレース制御部を含み、前記信号出力手段は、前記受信される信号が、前記トレース制御部に蓄積される前記信号を取得することを示す情報を含む場合に、前記受信信号を前記トレース制御部に対して出力する、こととしてもよい。このようにすれば、試験制御部、トレース制御部、被試験部に対してそれぞれ信号を振り分けることができるようになる。
【００１５】
また、上記通信装置において、前記通信部に対する電源の供給を行うための制御信号を、前記被試験部及び／又は前記通信部から出力することにより、前記通信部の入力電源部と前記通信部との間を接続する接続制御手段をさらに含む、こととしてもよい。このようにすれば、試験制御部から被試験部の電源をリセットした場合においても、通信部の電源をリセットしないようにできるので、試験を継続的に行うことができるようになる。
【００１６】
また、本発明に係るデバッグ方法は、通信ネットワークに接続される通信部と、該通信部と少なくとも１つの通信経路によって接続される被試験部と、該通信部と少なくとも１つの通信経路によって接続され、該被試験部を試験するための試験制御部と、を含む通信装置をデバッグするデバッグ方法であって、前記通信ネットワークからの信号を受信する信号受信ステップと、前記通信部の受信した受信信号が前記被試験部の試験のための試験用信号であるか否かを判断する判断ステップと、前記受信信号が前記試験用信号であると判断される場合に前記試験制御部に対して前記受信信号を出力し、前記受信信号が前記試験用信号でないと判断される場合に前記被試験部に対して、前記受信信号を出力する信号出力ステップと、を含む、ことを特徴とする。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態について、図面を参照しながら説明する。
【００１８】
本発明の第１の実施形態における通信装置１０の機能ブロック図を図１に示す。同図に示すように、通信装置１０は、主装置２０と、通信部３０と、を含んで構成される。主装置２０は、呼処理プロセッサとして使用されるＣＰＵ２２、ＣＰＵ２２をリセットするためのリセット回路２４、及び論理積回路２６を含んで構成される。通信部３０としては例えばモデムなどの通信インターフェイス用装置を使用することができ、ＣＰＵ３２、ダミーＣＰＵ３４、第１経路選択部３６、第３経路選択部４０、通信インターフェイス部４２、試験制御部４６及びデバッグ情報蓄積部４８を含んで構成される。
【００１９】
通信インターフェイス部４２はネットワーク５０と接続される。該ネットワーク５０は、例えば通信装置１０が移動体通信システムで使用される基地局装置である場合においては、移動局装置と接続される無線網であってもよいし、交換機と接続される有線網であってもよい。また、通信装置１０がクライアントサーバシステムにおけるサーバ装置である場合には、該ネットワーク５０はインターネットであってもよい。なお、ネットワーク５０が無線網である場合には、通信インターフェイス部４２はベースバンド信号と無線信号とを相互変換するベースバンド処理部及びアンテナを含んで構成される。
【００２０】
そして通信装置１０は、ＣＰＵ２２を呼処理プロセッサ、通信部３０をモデムなどの通信インターフェイス用装置として、ネットワーク５０及びネットワーク５０に接続する他の通信装置との通信を行うことができるよう、構成される。より具体的には、ＣＰＵ２２と、第１経路選択部３６と、ＣＰＵ３２と、通信インターフェイス部４２と、がこの順に接続され、通信信号をＣＰＵ２２で処理することが可能になっている。
【００２１】
試験制御部４６は、被試験部としてのＣＰＵ２２を試験するための試験用信号を制御する機能部であり、具体的には、ＪＴＡＧ(Joint Test Action Group)を使用することができる。ＪＴＡＧとは、被試験デバイスのＪＴＡＧ端子に対してテスト信号を入力し、その結果、出てきたシリアル信号を解析して、被試験デバイス上の部品が正しく実装されている（若しくは正しく動作している）かどうかをチェックする試験の規格である。
【００２２】
また、ネットワーク５０には試験装置６０が接続される。該試験装置６０は、通信インターフェイス部４２を介してＣＰＵ２２の試験を行うために設置される。
【００２３】
試験装置６０からＣＰＵ２２の試験を行う際の、通信装置１０における処理について、以下に説明する。まず、試験装置６０は、ネットワーク５０を介して、通信インターフェイス部４２に対して試験を開始することを示す「ＳＴＡＮＤＢＹコマンド」信号を送信する。「ＳＴＡＮＤＢＹコマンド」信号を受信した通信インターフェイス部４２は、ＣＰＵ３２に対して、該信号を出力する。ＣＰＵ３２では、該「ＳＴＡＮＤＢＹコマンド」信号に応じて、第１経路選択部３６において選択される経路を決定し、第１経路選択部３６に対し選択経路を指示するための経路指示信号を送信する。
【００２４】
ここで、第１経路選択部３６における具体的な処理について、図２乃至図４を参照しながら説明する。図２に示す場合（経路切替形態）においては、第１経路選択部３６はパス制御部３７−１と、スイッチ１００と、を含む第１通信経路切替手段として構成される。パス制御部３７−１は、ＣＰＵ３２から送信される経路指示信号に従い、スイッチ１００の切替制御を行う。スイッチ１００は、パス制御部３７−１の制御に従い、端子１００−Ａと端子１００−Ｂが接続される状態又は端子１００−Ａと端子１００−Ｃが接続される状態のいずれかとなる。端子１００−Ａと端子１００−Ｂが接続される状態では、通信インターフェイス部４２で受信される信号は、ＣＰＵ２２に対して出力される。端子１００−Ａと端子１００−Ｃが接続される状態では、通信インターフェイス部４２で受信される信号は、試験制御部４６に対して出力される。
【００２５】
なお、ＣＰＵ３２とＣＰＵ２２とを接続する通信経路は複数用意されていることもある。このような場合には、複数の通信経路のうちの少なくとも１つの経路について、試験制御部４６に接続されるよう切替えることとしてもよい。この場合には、ＣＰＵ３２において、信号ごとに複数の通信経路のうちから該信号を出力する経路を選択し、該選択された経路に対して該信号を出力することとしてもよい。このようにすれば、切替えない通信経路については通信を継続することができる。
【００２６】
ところで、図２の場合において、端子１００−Ａと端子１００−Ｃが接続される状態では、ＣＰＵ２２とＣＰＵ３２との間の経路については切断されることとなる。このため、ＣＰＵ２２においてＣＰＵ３２に対して送信した信号の応答が返らなくなり、タイムアウトによるエラーとなってしまう。このため、図３に示すように、ダミーＣＰＵ３４を使用して、切断されたＣＰＵ２２とＣＰＵ３２との間の経路を終端することが望ましい。具体的には、第３経路選択部４０は、パス制御部３７−１の指示に従い、切替動作を行うスイッチ１０２を含み、ダミーＣＰＵ３４と第３経路選択部４０とにより終端手段を構成する。パス制御部３７−１は、スイッチ１００において端子１００−Ａと端子１００−Ｂが接続される状態となる場合には、スイッチ１０２において端子１０２−Ａと端子１０２−Ｂが接続される状態とし、スイッチ１００において端子１００−Ａと端子１００−Ｃが接続される状態となる場合には、スイッチ１０２において端子１０２−Ａと端子１０２−Ｃが接続される状態とする。このようにすることにより、ＣＰＵ２２とＣＰＵ３２との間の経路が切断された場合には、ＣＰＵ２２とダミーＣＰＵ３４とが接続され、ダミーＣＰＵ３４においてＣＰＵ２２からの信号に対してダミー応答を返すことができるようになるので、ＣＰＵ２２においてエラーが発生することを防止することができる。
【００２７】
次に、図４に示す場合（信号振分形態）について説明する。図４においては、第１経路選択部３６はパス制御部３７−２を含んで構成される。パス制御部３７−２は、ＣＰＵ２２、試験制御部４６、デバッグ情報蓄積部４８及びＣＰＵ３２と接続される。そして、ＣＰＵ３２から出力される信号を、該信号の内容に応じてＣＰＵ２２、試験制御部４６、デバッグ情報蓄積部４８のいずれかに出力する。もっとも、信号の内容に応じて経路を判断しているのはＣＰＵ３２であり、ＣＰＵ３２から第１経路選択部３６に対し出力される、信号ごとの選択経路を指示するための経路指示信号に従って、パス制御部３７−２は信号の出力先を振り分けることとしてもよい。
【００２８】
また、パス制御部３７−２は、信号自体に含まれるアドレス情報に従って、信号の出力先を振り分けることとしてもよい。すなわち、信号には、ＣＰＵ２２、試験制御部４６、デバッグ情報蓄積部４８のいずれに出力されるべき信号であるかを示すアドレス情報が含まれており、該情報に従って信号の出力先を振り分けることができる。このアドレス情報は、具体的には各部に割り当てられたＩＰアドレスであってもよい。
【００２９】
以上のようにして、第１経路選択部３６は、ＣＰＵ３２から出力される信号を、ＣＰＵ２２、試験制御部４６又はデバッグ情報蓄積部４８のいずれかに出力する。以下、どのような信号をどの出力先に出力するかについて、ＪＴＡＧの場合を例にとり、図５を参照しながら説明する。
【００３０】
図５に示すように、ＪＴＡＧでは、試験制御部４６とＣＰＵ２２との間で、ｎＴＲＳＴ、ＴＭＳ、ＴＣＫ、ＴＤＩ、ＴＤＯの各試験用信号の送受信を行う。なお、ＪＴＡＧを使用する場合には、試験されるＣＰＵ２２においてもＪＴＡＧに対応している必要があり、ＪＴＡＧに対応している場合には、ステートマシン（ＪＴＡＧのテストアクセスポートコントローラ）を備えている。各信号の意味について、表１に示す。
【表１】
【００３１】
信号振分形態では、ＣＰＵ３２は、通信インターフェイス部４２において受信された信号が試験制御部４６への試験用信号であるか否かを判断し、試験制御部４６への試験用信号である場合には、パス制御部３７−２において該信号を試験制御部４６に対して出力する。一方、試験制御部４６への試験用信号でない場合には、パス制御部３７−２において該信号をＣＰＵ２２に対して出力する。
【００３２】
また、試験制御部４６は試験装置６０からの指示信号に従い、ＣＰＵ２２のリセット試験を行うことができる。具体的には、リセット回路２４からのリセット信号（Ｌレベル）と試験制御部４６からのリセット信号（Ｌレベル）の何れか一方が負論理の論理積回路２６に入力された場合に、ＣＰＵ２２に対しリセット信号（Ｌレベル）が入力され、ＣＰＵ２２はリセット動作を行う。
【００３３】
次に、デバッグ情報蓄積部４８としてはＥＴＭ(Embedded Trace Macrocell)を使用することができ、図５に示すように、トレース制御部４９と、記憶部４７と、を含んで構成される。トレース制御部４９はＣＰＵ２２、試験制御部４６及び記憶部４７と接続される。そしてトレース制御部４９は、ＣＰＵ２２のパイプラインの実行状態を示す信号であるＰＩＰＥ＿ＳＴＡＴ［２：０］及びその同期化のためのＴＲＡＣＥ＿ＣＬＫ、パイプラインに関連する付加的な情報を含む信号であるＴＲＡＣＥ＿ＰＫＴ［ｎ−１：０］及びその同期化のためのＴＲＡＣＥ＿ＳＹＮＣ（以上の４信号をトレース情報と総称する）をＣＰＵ２２から読み出して取得し、記憶部４７に書き込むことにより記憶する。
【００３４】
トレース制御部４９は、試験制御部４６から出力されるコントロール信号に従って動作する。ここで、該コントロール信号は試験装置６０から送信されるものであり、図４に示す信号振分形態では、ＣＰＵ３２は、通信インターフェイス部４２において受信された信号が該コントロール信号かであるか否かを判断し、コントロール信号であれば、パス制御部３７−２において該信号をデバッグ情報蓄積部４８に出力することとしてもよい。
【００３５】
さらにトレース制御部４９は、試験装置６０から送信される「ＴＲＡＣＥコマンド」信号に応じて、ＴＲＡＣＥを開始するか否かを決定する。すなわちＴＲＡＣＥ制御部４９は、試験装置６０から入力される「ＴＲＡＣＥコマンド」信号に応じて、上記読み出しを開始することができる。そしてＴＲＡＣＥ制御部４９は、記憶部４７に書き込まれたトレース情報を、試験装置６０に対して送信する処理を行う。
【００３６】
以上のようにして、第１の実施形態では、ネットワーク５０から送信される信号に応じて信号の出力先をＣＰＵ３２が判断手段として判断し、第１経路選択部３６により該信号の出力先を変更することができる。より具体的には、経路を切替えることにより信号の出力先を切替えることもできるし（経路切替形態）、信号の内容に応じて出力先を振り分けることもできる（信号振分形態）。このようにすることにより、デバッグのための専用回線を設けずに、かつ通信装置の通信機能を極力止めずに、該通信装置のデバッグを行うことが可能となる。
【００３７】
次に、本発明の第２の実施形態について説明する。図６は、第２の実施形態における通信装置１０の機能ブロック図である。同図に示すように、通信装置１０は、第１の実施形態に加え、第２経路選択部３８及び試験用インターフェイス部４４をさらに含んで構成される。第２の実施形態においては、試験装置６０は、試験用インターフェイス部４４に接続される。以下、第２の実施形態を特徴付ける第２経路選択部３８及び試験用インターフェイス部４４について説明する。
【００３８】
第２経路選択部３８の詳細な処理について、図７を参照しながら説明する。同図に示すように、第２経路選択部３８はパス制御部３９及びスイッチ１０４を含む第２通信経路切替手段として構成される。スイッチ１０４は、端子１０４−Ａ乃至Ｆを含んでおり、端子１０４−Ｄと端子１０４−Ｆとは常時接続される。そしてパス制御部３９の指示に従い切替動作を行う。
【００３９】
この切替動作について説明する。まず、試験装置６０は、試験用インターフェイス部４４に対してモデムとして動作することを要求することを示す「ＭＯＤＥＭコマンド」信号を送信する。「ＭＯＤＥＭコマンド」信号を受信した試験用インターフェイス部４４は、ＣＰＵ３２に対して、該信号を出力する。
【００４０】
そして「ＭＯＤＥＭコマンド」信号を受信したＣＰＵ３２では、該「ＭＯＤＥＭコマンド」信号に応じて、第２経路選択部３８において選択される経路を決定し、第２経路選択部３８に対し選択経路を指示するための経路指示信号を送信する。
【００４１】
第２経路選択部３８は、該経路指示信号に応じて、スイッチ１０４の切替動作を行う。具体的には、端子１０４−Ａと端子１０４−Ｃを接続するとともに、端子１０４−Ｂと端子１０４−Ｅを接続するモード（通信モード）又は端子１０４−Ａと端子１０４−Ｄを接続するとともに、端子１０４−Ｂと端子１０４−Ｆを接続するモード（試験用モデムモード）のいずれかとなるよう、切替動作を行う。
【００４２】
試験用モデムモードにおいては、試験用インターフェイス部４４に対して試験装置６０から送信される信号は、通信インターフェイス部４２を介してネットワーク５０に送出される。そして、試験装置６０から送信される信号には他の通信装置に含まれる試験対象ＣＰＵのアドレスを示す情報が含まれており、該情報に従って、ネットワーク５０において該試験対象ＣＰＵまでルーティングされる。なお、該他の通信装置は、本発明の第１の実施形態における通信装置１０であるとしてもよい。
【００４３】
一方通信モードにおいては、通信装置１０は、ＣＰＵ２２とネットワーク５０との間での通信を行う。なお、通信装置１０が複数の通信インターフェイス部４２を備える場合には、該複数の通信インターフェイス部４２のうちの少なくとも１つを試験用モデムモードに切替え、他を通信モードとしてもよい。
【００４４】
以上のようにすることにより、ある通信装置１０に接続された試験装置６０から、他の通信装置のデバッグを行うことができるようになる。
【００４５】
次に、本発明の第１の実施形態及び第２の実施形態に係る通信装置１０の電源系統について説明する。図８は、本発明に係る通信装置１０のハードウェア構成図である。同図に示すように、通信装置１０の主装置２０は、ＣＰＵ２２、通信部電源制御部７０、主装置用電源（レギュレーター）７６、バッテリー８０を含んで構成され、さらに通信部電源制御部７０は、スイッチ７２、論理和回路７４を含んで構成される。また、通信部３０は、ＣＰＵ３２及び通信部用電源（レギュレーター）７８を含んで構成される。
【００４６】
第１の実施形態及び第２の実施形態においては、上述のように、試験制御部４６は試験装置６０からの指示信号に従い、パワーオフシーケンスを実行させることも可能である。具体的には、スイッチ７２に対してＣＰＵ２２から供給される「ＰＷ＿ＣＮＴ＿ＭＡＩＮ」がＬＯＷとなることにより、ＣＰＵ３２への電源供給が切断される。しかしながらこのようにすると試験装置６０と通信部３０との接続も切断されてしまう。
【００４７】
そこで通信装置１０においては、パワーオフシーケンスを実行されても電源がＯＦＦにならないようにするため、試験装置６０と通信部３０との接続が切断されないようにしている。具体的には、ＣＰＵ２２だけでなくＣＰＵ３２からもスイッチ７２の制御を行うための「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」を入力することとし、論理和回路７４を設け、「ＰＷ＿ＣＮＴ＿ＭＡＩＮ」又は「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」のいずれかがＨＩＧＨレベルである場合にスイッチ７２を接続し、「ＰＷ＿ＣＮＴ＿ＭＡＩＮ」及び「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」がＬＯＷレベルである場合に、スイッチ７２を解放することとしている。
【００４８】
そして、「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」は、ＣＰＵ３２において試験装置６０から「ＪＴＡＧ＿ＳＹＳＴＥＭ＿ＵＰコマンド」信号が入力された場合に、ＨＩＧＨであるように構成される。このようにすることにより、試験中以外の状態では、「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」はＬＯＷレベルとなることにより、ＣＰＵ２２の指示（「ＰＷ＿ＣＮＴ＿ＭＡＩＮ」をＬＯＷにする）に従いスイッチ７２を解放し、試験中の状態では、「ＰＷ＿ＣＮＴ＿ＭＯＤＵＬＥ」はＨＩＧＨレベルとなることにより、ＣＰＵ２２の指示に依らず、スイッチ７２を制御することができるようになる。
【図面の簡単な説明】
【００４９】
【図１】本実施の形態に係る通信装置の機能ブロック図である。
【図２】本実施の形態に係る第１経路選択部の機能ブロック図である。
【図３】本実施の形態に係る第１経路選択部及び第３経路選択部の機能ブロック図である。
【図４】本実施の形態に係る第１経路選択部の機能ブロック図である。
【図５】本実施の形態に係る試験用信号を説明するための図である。
【図６】本実施の形態に係る通信装置の機能ブロック図である。
【図７】本実施の形態に係る第２経路選択部の機能ブロック図である。
【図８】本実施の形態に係る通信装置のハードウェア構成図である。
【符号の説明】
【００５０】
１０ 通信装置、２０ 主装置、２２，３２ ＣＰＵ、２４ リセット回路、２６ 論理積回路、３０ 通信部、３４ ダミーＣＰＵ、３６ 第１経路選択部、３７，３９ パス制御部、３８ 第２経路選択部、４０ 第３経路選択部、４２ 通信インターフェイス部、４４ 試験用インターフェイス部、４６ 試験制御部、４７ 記憶部、４８ デバッグ情報蓄積部、４９ トレース制御部、５０ ネットワーク、６０ 試験装置、７０ 通信部電源制御部、７２ スイッチ、７４ 論理和回路、７６ 主装置用電源（レギュレーター）、７８ 通信部用電源（レギュレーター）、８０ バッテリー、１００，１０２，１０４ スイッチ
【特許請求の範囲】
【請求項１】
通信ネットワークに接続される通信部と、該通信部と少なくとも１つの通信経路によって接続される被試験部と、該通信部と少なくとも１つの通信経路によって接続され、該被試験部を試験するための試験制御部と、を含む通信装置において、
前記通信部は、
前記通信ネットワークからの信号を受信する信号受信手段と、
前記信号受信手段により受信した受信信号が前記被試験部の試験のための試験用信号であるか否かを判断する判断手段と、
前記受信信号が前記試験用信号であると判断される場合に前記試験制御部に対して前記受信信号を出力し、前記受信信号が前記試験用信号でないと判断される場合に前記被試験部に対して前記受信信号を出力する信号出力手段と、
を含む、
ことを特徴とする通信装置。
【請求項２】
請求項１に記載の通信装置において、
前記通信部は、
前記受信信号が前記被試験部の試験を開始することを示す情報を含む場合に、当該通信部と前記被試験部の間の第１通常通信経路を、当該通信部と前記試験制御部の間の第１試験用通信経路に切替える第１通信経路切替手段、
をさらに含み、
前記信号出力手段は、前記第１通信経路切替手段による通信経路の切替に連動して、前記受信信号を前記試験制御部に対して出力する、
ことを特徴とする通信装置。
【請求項３】
請求項２に記載の通信装置において、
前記通信部は、
前記第１通信経路切替手段により、前記第１通常通信経路が、前記第１試験用通信経路に切替えられた場合に、前記第１通常通信経路を終端する終端手段、
をさらに含む、
ことを特徴とする通信装置。
【請求項４】
請求項１に記載の通信装置において、
前記通信部は、
前記被試験部及び前記試験制御部にそれぞれ対応付けた対応アドレス情報を記憶する記憶手段と、
前記受信信号の送信先アドレス情報を取得するアドレス情報取得手段と、
をさらに含み、
前記信号出力手段は、前記送信先アドレス情報が前記被試験部についての前記対応アドレス情報である場合に前記被試験部に対して前記受信信号を出力し、前記送信先アドレス情報が前記試験制御部についての前記対応アドレス情報である場合に前記試験制御部に対して前記受信信号を出力する、
ことを特徴とする通信装置。
【請求項５】
請求項１乃至４のいずれかに記載の通信装置において、
前記通信部は、
前記通信ネットワークを介して、他の通信装置と接続され、
前記受信信号が前記他の通信装置の試験のための他試験用信号である場合に、前記通信ネットワークに対して、前記受信信号を送信する信号転送手段、
をさらに含む、
ことを特徴とする通信装置。
【請求項６】
請求項５に記載の通信装置において、
前記通信部は、
前記受信信号が前記他試験用信号である場合に、前記通信ネットワークと前記被試験部の間の第２通常通信経路を、前記通信ネットワークと前記受信信号の送信源の間の第２試験用通信経路に切替える第２通信経路切替手段、
をさらに含み、
前記信号転送手段は、前記第２通信経路切替手段による通信経路の切替に連動して、前記受信信号を前記通信ネットワークに対して送信する、
ことを特徴とする通信装置。
【請求項７】
請求項５又は６に記載の通信装置において、
前記他試験用信号は、該他の通信装置の前記通信ネットワークにおけるアドレス情報を含み、
前記信号転送手段は、該アドレス情報に基づいて、前記他試験用信号を送信する、
ことを特徴とする通信装置。
【請求項８】
請求項１乃至７のいずれかに記載の通信装置において、
前記通信装置は、さらに前記被試験部に対し所定の入力を行った場合に出力されるトレース信号を蓄積するトレース制御部を含み、
前記信号出力手段は、前記受信される信号が、前記トレース制御部に蓄積される前記信号を取得することを示す情報を含む場合に、前記受信信号を前記トレース制御部に対して出力する、
ことを特徴とする通信装置。
【請求項９】
請求項１乃至８に記載の通信装置において、
前記通信部に対する電源の供給を行うための制御信号を、前記被試験部及び／又は前記通信部から出力することにより、前記通信部の入力電源部と前記通信部との間を接続する接続制御手段をさらに含む、
ことを特徴とする通信装置。
【請求項１０】
通信ネットワークに接続される通信部と、該通信部と少なくとも１つの通信経路によって接続される被試験部と、該通信部と少なくとも１つの通信経路によって接続され、該被試験部を試験するための試験制御部と、を含む通信装置をデバッグするデバッグ方法であって、
前記通信部において、
前記通信ネットワークからの信号を受信する信号受信ステップと、
前記通信部の受信した受信信号が前記被試験部の試験のための試験用信号であるか否かを判断する判断ステップと、
前記受信信号が前記試験用信号であると判断される場合に前記試験制御部に対して前記受信信号を出力し、前記受信信号が前記試験用信号でないと判断される場合に前記被試験部に対して前記受信信号を出力する信号出力ステップと、
を含む、
ことを特徴とするデバッグ方法。
【請求項１】
通信ネットワークに接続される通信部と、該通信部と少なくとも１つの通信経路によって接続される被試験部と、該通信部と少なくとも１つの通信経路によって接続され、該被試験部を試験するための試験制御部と、を含む通信装置において、
前記通信部は、
前記通信ネットワークからの信号を受信する信号受信手段と、
前記信号受信手段により受信した受信信号が前記被試験部の試験のための試験用信号であるか否かを判断する判断手段と、
前記受信信号が前記試験用信号であると判断される場合に前記試験制御部に対して前記受信信号を出力し、前記受信信号が前記試験用信号でないと判断される場合に前記被試験部に対して前記受信信号を出力する信号出力手段と、
を含む、
ことを特徴とする通信装置。
【請求項２】
請求項１に記載の通信装置において、
前記通信部は、
前記受信信号が前記被試験部の試験を開始することを示す情報を含む場合に、当該通信部と前記被試験部の間の第１通常通信経路を、当該通信部と前記試験制御部の間の第１試験用通信経路に切替える第１通信経路切替手段、
をさらに含み、
前記信号出力手段は、前記第１通信経路切替手段による通信経路の切替に連動して、前記受信信号を前記試験制御部に対して出力する、
ことを特徴とする通信装置。
【請求項３】
請求項２に記載の通信装置において、
前記通信部は、
前記第１通信経路切替手段により、前記第１通常通信経路が、前記第１試験用通信経路に切替えられた場合に、前記第１通常通信経路を終端する終端手段、
をさらに含む、
ことを特徴とする通信装置。
【請求項４】
請求項１に記載の通信装置において、
前記通信部は、
前記被試験部及び前記試験制御部にそれぞれ対応付けた対応アドレス情報を記憶する記憶手段と、
前記受信信号の送信先アドレス情報を取得するアドレス情報取得手段と、
をさらに含み、
前記信号出力手段は、前記送信先アドレス情報が前記被試験部についての前記対応アドレス情報である場合に前記被試験部に対して前記受信信号を出力し、前記送信先アドレス情報が前記試験制御部についての前記対応アドレス情報である場合に前記試験制御部に対して前記受信信号を出力する、
ことを特徴とする通信装置。
【請求項５】
請求項１乃至４のいずれかに記載の通信装置において、
前記通信部は、
前記通信ネットワークを介して、他の通信装置と接続され、
前記受信信号が前記他の通信装置の試験のための他試験用信号である場合に、前記通信ネットワークに対して、前記受信信号を送信する信号転送手段、
をさらに含む、
ことを特徴とする通信装置。
【請求項６】
請求項５に記載の通信装置において、
前記通信部は、
前記受信信号が前記他試験用信号である場合に、前記通信ネットワークと前記被試験部の間の第２通常通信経路を、前記通信ネットワークと前記受信信号の送信源の間の第２試験用通信経路に切替える第２通信経路切替手段、
をさらに含み、
前記信号転送手段は、前記第２通信経路切替手段による通信経路の切替に連動して、前記受信信号を前記通信ネットワークに対して送信する、
ことを特徴とする通信装置。
【請求項７】
請求項５又は６に記載の通信装置において、
前記他試験用信号は、該他の通信装置の前記通信ネットワークにおけるアドレス情報を含み、
前記信号転送手段は、該アドレス情報に基づいて、前記他試験用信号を送信する、
ことを特徴とする通信装置。
【請求項８】
請求項１乃至７のいずれかに記載の通信装置において、
前記通信装置は、さらに前記被試験部に対し所定の入力を行った場合に出力されるトレース信号を蓄積するトレース制御部を含み、
前記信号出力手段は、前記受信される信号が、前記トレース制御部に蓄積される前記信号を取得することを示す情報を含む場合に、前記受信信号を前記トレース制御部に対して出力する、
ことを特徴とする通信装置。
【請求項９】
請求項１乃至８に記載の通信装置において、
前記通信部に対する電源の供給を行うための制御信号を、前記被試験部及び／又は前記通信部から出力することにより、前記通信部の入力電源部と前記通信部との間を接続する接続制御手段をさらに含む、
ことを特徴とする通信装置。
【請求項１０】
通信ネットワークに接続される通信部と、該通信部と少なくとも１つの通信経路によって接続される被試験部と、該通信部と少なくとも１つの通信経路によって接続され、該被試験部を試験するための試験制御部と、を含む通信装置をデバッグするデバッグ方法であって、
前記通信部において、
前記通信ネットワークからの信号を受信する信号受信ステップと、
前記通信部の受信した受信信号が前記被試験部の試験のための試験用信号であるか否かを判断する判断ステップと、
前記受信信号が前記試験用信号であると判断される場合に前記試験制御部に対して前記受信信号を出力し、前記受信信号が前記試験用信号でないと判断される場合に前記被試験部に対して前記受信信号を出力する信号出力ステップと、
を含む、
ことを特徴とするデバッグ方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−１２００１４（Ｐ２００６−１２００１４Ａ）
【公開日】平成１８年５月１１日（２００６．５．１１）
【国際特許分類】
【出願番号】特願２００４−３０８８１３（Ｐ２００４−３０８８１３）
【出願日】平成１６年１０月２２日（２００４．１０．２２）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
【公開日】平成１８年５月１１日（２００６．５．１１）
【国際特許分類】
【出願日】平成１６年１０月２２日（２００４．１０．２２）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
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