通信装置及び信号処理方法
【課題】複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小した通信装置及び信号処理方法を提供する。
【解決手段】受信装置10は、順次入力されたマルチキャリア信号に対して、所定数(1〜M)のフィルタ係数を所定の間隔(入力クロック毎)で切り替えながら順次乗算するとともに、フィルタ係数を所定の周期で循環させる乗算部1301〜乗算部130Yと、乗算部1301〜乗算部130Yから出力された信号を加算する加算部140と、加算部140から出力されたフィルタ出力信号SFに対して、乗算部1301〜乗算部130Yにおいて用いられたフィルタ係数に対応する係数rを含む局部発振信号を乗算し、当該所定数に基づいて乗算結果を積和演算する積和演算DFT部200とを備える。
【解決手段】受信装置10は、順次入力されたマルチキャリア信号に対して、所定数(1〜M)のフィルタ係数を所定の間隔(入力クロック毎)で切り替えながら順次乗算するとともに、フィルタ係数を所定の周期で循環させる乗算部1301〜乗算部130Yと、乗算部1301〜乗算部130Yから出力された信号を加算する加算部140と、加算部140から出力されたフィルタ出力信号SFに対して、乗算部1301〜乗算部130Yにおいて用いられたフィルタ係数に対応する係数rを含む局部発振信号を乗算し、当該所定数に基づいて乗算結果を積和演算する積和演算DFT部200とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フィルタを介して、複数のキャリアによって構成されるマルチキャリア信号を受信する通信装置及び信号処理方法に関する。
【背景技術】
【0002】
近年、IEEE802.20 MBTDD 625k-MC modeや、RFID ISO18000-3 mode 2などにおいて、複数のキャリアによって構成されるマルチキャリア信号を用いる無線通信方式、いわゆるマルチキャリアアグリゲーションによる通信速度の高速化が検討されている(例えば、非特許文献1及び非特許文献2)。
【0003】
当該無線通信方式では、規格として決まっている複数の周波数チャネルを単一の通信装置が同時に使用することによって、通信速度の高速化が図られている。
【非特許文献1】“MBTDD 625k-MC Mode Technology Overview”、 IEEE 802.20-05/75r1, http://www.ieee802.org/20/、2006年1月
【非特許文献2】Yuichi Nakagawa, Masahiro Muraguchi, Hideki Kawamura, Kyoji Ohashi, Kei Sakaguchi, Kiyomichi Araki,“Novel Multi-Stage Transmultiplexing Digital Down Converter for Implementation of RFID(ISO18000-3 mode 2) Reader/Writer”, IEICE Trans. Commun. vol.E91-B, no.1、2008年1月
【発明の開示】
【発明が解決しようとする課題】
【0004】
上述したように、複数のキャリアによって構成されるマルチキャリア信号を用いられる場合、アグリゲートされるキャリア(周波数チャネル)数に応じたデジタルダウンコンバータ(DDC)を用いる必要がある。アグリゲートするキャリア数が多い場合、マルチキャリア信号を受信する通信装置の回路規模が非常に大きくなるという問題がある。
【0005】
そこで、本発明は、このような状況に鑑みてなされたものであり、複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小した通信装置及び信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上述した問題を解決するため、本発明は、次のような特徴を有している。まず、本発明の第1の特徴は、フィルタ(フィルタ部100)を介して複数のキャリア(キャリアk)によって構成されるマルチキャリア信号(マルチキャリア信号x(n))を受信する通信装置(例えば、受信装置10)であって、順次入力された前記マルチキャリア信号に対して、所定数(1〜M)のフィルタ係数を所定の間隔(入力クロック毎)で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させる複数の乗算部(乗算部1301〜乗算部130Y)と、前記乗算部からそれぞれ出力された信号を加算する加算部(加算部140)と、前記加算部から出力されたフィルタ出力信号(フィルタ出力信号SF)に対して、前記乗算部において用いられた前記フィルタ係数に対応する係数(係数r)を含む局部発振信号を乗算し、前記所定数に基づいて乗算結果を積和演算する積和演算部(積和演算DFT部200)とを備えることを要旨とする。
【0007】
このような通信装置によれば、マルチキャリア信号に対して、所定数のフィルタ係数が、所定の間隔で切り替えながら順次乗算されるとともに、当該フィルタ係数が所定の周期で循環する機能を有するフィルタが提供される。また、フィルタ出力信号に対して、乗算部において用いられたフィルタ係数に対応する係数を含む局部発振信号が乗算され、当該所定数に基づいて乗算結果を積和演算される。
【0008】
このため、アグリゲートされるキャリア(周波数チャネル)数に応じた従来のデジタルダウンコンバータ(DDC)のフィルタと比較して、必要な乗算器の数を大幅に削減できる。
【0009】
すなわち、このような通信装置によれば、複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小することができる。
【0010】
本発明の第2の特徴は、本発明の第1の特徴に係り、前記積和演算部は、前記加算部から出力された前記フィルタ出力信号に対して前記局部発振信号を乗算する複数の乗算器(乗算器2101〜乗算器210L)を有し、前記乗算器は、処理対象とするキャリアに応じて設定されることを要旨とする。
【0011】
本発明の第3の特徴は、本発明の第1または第2の特徴に係り、前記乗算部の前段に設けられる第1バッファ(サーキュラバッファ20)と、前記加算部の後段であって、前記積和演算部の前段に設けられる第2バッファ(サーキュラバッファ30)とを備え、前記第1バッファは、前記マルチキャリア信号の出力サンプリングレートを変更し、前記第2バッファは、前記フィルタ出力信号の巡回シフトを所定回数実行することを要旨とする。
【0012】
本発明の第4の特徴は、本発明の第1乃至第3の特徴に係り、前記フィルタは、ポリフェーズ分解を用いたポリフェーズフィルタであることを要旨とする。
【0013】
本発明の第5の特徴は、フィルタを介した複数のキャリアによって構成されるマルチキャリア信号の信号処理方法であって、順次入力された前記マルチキャリア信号に対して、所定数のフィルタ係数を所定の間隔で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させるステップと、前記順次乗算するステップにおいて出力された信号を加算するステップと、前記加算するステップにおいて出力されたフィルタ出力信号に対して、前記順次乗算するステップにおいて用いられた前記フィルタ係数に対応する係数を含む局部発振信号を乗算し、前記所定数に基づいて複数の乗算結果を積和演算するステップとを備えることを要旨とする。
【発明の効果】
【0014】
本発明の特徴によれば、複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小した通信装置及び信号処理方法を提供することができる。
【発明を実施するための最良の形態】
【0015】
次に、本発明の実施形態について説明する。なお、以下の図面の記載において、同一または類似の部分には、同一または類似の符号を付している。但し、図面は模式的なものであり、各寸法の比率などは現実のものとは異なることに留意すべきである。
【0016】
したがって、具体的な寸法などは以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0017】
(1)第1実施形態
まず、本発明の第1実施形態について説明する。具体的には、(1.1)通信装置の概略ブロック構成、(1.2)フィルタ部100の構成、(1.3)積和演算DFT部200の構成、及び(1.4)通信装置の動作について説明する。
【0018】
(1.1)通信装置の概略ブロック構成
図1は、本実施形態に係る受信装置10の概略ブロック構成図である。図1に示すように、受信装置10は、フィルタ部100及び積和演算DFT部200を備える。なお、受信装置10は、受信装置10としての機能を実現する上で必須な、図示しない或いは説明を省略したブロック(電源部など)を備えることに留意されたい。
【0019】
受信装置10は、複数のキャリアk(図1において不図示、図5(a)参照)によって構成される無線信号、具体的には、マルチキャリア信号x(n)を受信する。
【0020】
フィルタ部100は、ポリフェーズ分解を用いたポリフェーズフィルタである。フィルタ部100には、マルチキャリア信号x(n)が入力される。
【0021】
積和演算DFT部200は、フィルタ部100に接続される。積和演算DFT部200には、フィルタ部100から出力されたフィルタ出力信号SF(図1において不図示、図3参照)が入力される。積和演算DFT部200は、フィルタ出力信号SFを用いて積和演算を実行することによって、マルチキャリア信号x(n)に含まれる複数のキャリア1〜Lのうち、所望のキャリアk(周波数チャネル)に対応する信号y(nM,k)を出力する。
【0022】
(1.2)フィルタ部100の構成
図2は、フィルタ部100の回路構成図である。図2に示すように、フィルタ部100は、レジスタ1101〜レジスタ110Y−1、レジスタ1201〜レジスタ120Y、乗算部1301〜乗算部130Y、及び加算部140を有する。
【0023】
レジスタ1101(〜レジスタ110Y−1)は、マルチキャリア信号x(n)を格納する。レジスタ1101(〜レジスタ110Y−1)はM個毎にタップを引き出し、乗算部1301(〜乗算部130Y)に接続されている。
【0024】
レジスタ1201(〜レジスタ120Y)は、タップ1011〜タップ101Yに対して設定されるフィルタ係数を保有する。なお、タップ1011(〜タップ101Y)は、レジスタ1201(〜レジスタ120Y)と乗算部1301(〜乗算部130Y)とで構成される。
【0025】
乗算部1301(〜乗算部130Y)は、マルチキャリア信号x(n)に対して、レジスタ1201(〜レジスタ120Y)が保有するフィルタ係数を乗算する。
【0026】
具体的には、乗算部1301(〜乗算部130Y)は、順次入力されたマルチキャリア信号x(n)に対して、1〜M(所定数)のフィルタ係数を乗算する。より具体的には、乗算部1301(〜乗算部130Y)は、1〜M(所定数)のフィルタ係数を、入力クロック毎(所定の間隔)で切り替えながら順次乗算する。
【0027】
さらに、乗算部1301(〜乗算部130Y)は、当該フィルタ係数を所定の周期で循環させる。具体的には、乗算部1301(〜乗算部130Y)は、1〜Mまでのフィルタ係数を入力クロック毎に切り替え、Mクロックの周期で当該フィルタ係数を循環させる。
【0028】
加算部140は、乗算部1301〜乗算部130Yから出力された信号を加算する。加算部140は、乗算部1301〜乗算部130Yから出力された信号の加算結果をフィルタ出力信号SFとして積和演算DFT部200に出力する。
【0029】
フィルタ部100は、上述したように、結果としてポリフェーズフィルタを構成する。このため、アグリゲートされるキャリア(周波数チャネル)数に応じた従来のデジタルダウンコンバータ(DDC)のフィルタのタップ数をPとした場合、フィルタ部100のタップ数はP/Mとなる。但し、フィルタ部100(ポリフェーズフィルタ)の動作クロックは、入力サンプリングレートと同一となる。
【0030】
(1.3)積和演算DFT部200の構成
図3は、積和演算DFT部200の回路構成図である。図3に示すように、積和演算DFT部200は、乗算器2101〜乗算器210L、積算部2201〜積算部220L、及びデシメーション部2401〜デシメーション部240Lを有する。積和演算DFT部200は、所定数のチャネル(1〜L)を並列にM回積和演算することによって離散的フーリエ変換(DFT)を実現する。つまり、積和演算DFT部200の処理は、出力対象のキャリア毎に並行して実行され、積和演算DFT部200は、出力キャリア数分の回路を保有する。
【0031】
乗算器2101(〜乗算器210L)は、加算部140から出力されたフィルタ出力信号SFに対して局部発振信号を乗算する。局部発振信号は、乗算部1301(〜乗算部130Y)において用いられたフィルタ係数に対応する係数rを含む。
【0032】
また、乗算器2101(〜乗算器210L)は、処理対象とするキャリアkに応じて設定される。具体的には、乗算器2101(〜乗算器210L)には、係数rを含む局部発振信号が入力される。
【0033】
積算部2201(〜積算部220L)は、乗算器2101(〜乗算器210L)から出力された信号を順次積算する。具体的には、積算部2201(〜積算部220L)は、乗算器2101(〜乗算器210L)から出力されたM個の信号を積算する。すなわち、積算部2201(〜積算部220L)は、タップ1011(〜タップ101Y)に対応するM個(所定数)に基づいて、複数の乗算結果を積和演算する。本実施形態では、乗算器2101(〜乗算器210L)と積算部2201(〜積算部220L)とによって、積和演算部が構成される。
【0034】
デシメーション部2401(〜デシメーション部240L)は、積算部2201(〜積算部220L)によるM個の信号の積算結果を信号y(nM,1)(〜信号y(nM,L))として出力する。具体的には、デシメーション部2401(〜デシメーション部240L)は、積算部2201(〜積算部220L)による積算結果の信号をMクロック毎に1回出力する。
【0035】
(1.4)通信装置の動作
図4は、受信装置10の動作フロー図である。図4に示すように、ステップS10において、受信装置10には、マルチキャリア信号x(n)が入力される。具体的には、レジスタ1101〜レジスタ110Y−1にマルチキャリア信号x(n)が入力される。図5(a)は、受信装置10に入力されるマルチキャリア信号x(n)のイメージ例を示す。
【0036】
ステップS20において、受信装置10は、レジスタ1201〜レジスタ120Yを用いて、入力クロック毎にM個のポリフェーズフィルタ(フィルタ部100)のタップ1011(〜タップ101Y)のフィルタ係数を切り替える。フィルタ係数は、ポリフェーズフィルタ構成で設定された係数が用いられる。
【0037】
ステップS30において、受信装置10は、クロック毎に各タップ1011(〜タップ101Y)のフィルタ係数を乗算部1301〜乗算部130Yに入力する。
【0038】
ステップS40において、受信装置10は、順次入力されたマルチキャリア信号x(n)に対して、フィルタ係数を乗算する。具体的には、乗算部1301〜乗算部130Yは、レジスタ1101〜レジスタ110Y−1に格納されたマルチキャリア信号x(n)に対して、レジスタ1201〜レジスタ120Yから出力されたフィルタ係数を乗算する。すなわち、受信装置10は、順次入力されたマルチキャリア信号x(n)に対して、1〜M(所定数)のフィルタ係数を、入力クロック毎(所定の間隔)で切り替えながら順次乗算する。
【0039】
ステップS50において、受信装置10の加算部140は、乗算部1301〜乗算部130Yから出力された信号を加算する。
【0040】
ステップS60において、受信装置10の加算部140は、乗算部1301〜乗算部130Yから出力された信号の加算結果をフィルタ出力信号SFとして積和演算DFT部200に出力する。
【0041】
ステップS70において、加算部140から出力されたフィルタ出力信号SFは、積和演算DFT部200に入力される。具体的には、積和演算DFT部200の乗算器2101〜乗算器210Lに入力される。
【0042】
ステップS80において、受信装置10は、フィルタ出力信号SFに対して局部発振信号を乗算する。具体的には、乗算器2101〜乗算器210Lは、(1式)で示される局部発振信号をフィルタ出力信号SFに対して乗算する。
【0043】
【数1】
【0044】
局部発振信号に含まれるrの値は、クロック毎に0,1,2...と切り替えられ、M−1まで到達すると、0に戻る。Mは、タップ1011(〜タップ101Y)を構成するレジスタ1201(〜レジスタ120Y)のフィルタ係数の数(ポリフェーズ分解する数)である。
【0045】
ステップS90において、受信装置10は、フィルタ出力信号SFと局部発振信号との乗算結果を順次積算する。具体的には、積算部2201〜積算部220Lは、乗算器2101〜乗算器210Lから出力されたM個の信号を積算する。すなわち、積算部2201〜積算部220Lは、タップ1011(〜タップ101Y)に対応するM個に基づいて、乗算結果を積和演算する。
【0046】
ステップS100において、受信装置10は、積算部2201〜積算部220Lによる積算結果を信号y(nM,1)(〜信号y(nM,L))として出力する。具体的には、受信装置10は、デシメーション部2401〜デシメーション部240LをMクロック毎にONにすることによって、信号y(nM,1)(〜信号y(nM,L))を出力する。
【0047】
図5(b1)及び(b2)は、受信装置10から出力される信号のイメージ例を示す。図5(b1)は、5番目のキャリアk(k=5)に対応する出力信号を示す。図5(b2)は、6番目のキャリアk(k=6)に対応する出力信号を示す。
【0048】
ステップS110において、受信装置10は、積算部2201〜積算部220Lに含まれるレジスタをリセットする。当該リセットが実行されることによって、積算部2201〜積算部220Lは、次のクロックから、次の周期の積算を開始する。
【0049】
(2)第2実施形態
次に、本発明の第2実施形態について説明する。本実施形態に係る通信装置は、フィルタ部100の前段及び後段にバッファが設けられる。ポリフェーズフィルタによって構成されるフィルタ部100の場合、入力サンプリングレートと出力サンプリングレートとの比率は1/Mに拘束される。しかしながら、無線通信方式の仕様によっては、出力サンプリングレートを入力サンプリングレートの分数倍にしたいという要求がある。そこで、当該バッファを設けることによって、出力サンプリングレートを入力サンプリングレートの分数倍とする。
【0050】
以下、上述した第1実施形態と異なる部分について主に説明し、第1実施形態と同様の部分については、適宜説明を省略する。
【0051】
図6は、本実施形態に係る受信装置10Aの概略ブロック構成図である。図6に示すように、受信装置10Aは、サーキュラバッファ20及びサーキュラバッファ30を備える。
【0052】
サーキュラバッファ20は、フィルタ部100の前段に設けられる。具体的には、サーキュラバッファ20は、フィルタ部100のレジスタ1101〜レジスタ110Y−1、レジスタ1201〜レジスタ120Y、及び乗算部1301〜乗算部130Yの前段に設けられる。本実施形態において、サーキュラバッファ20は、第1バッファを構成する。
【0053】
サーキュラバッファ30は、フィルタ部100の後段に設けられる。具体的には、サーキュラバッファ30は、フィルタ部100の加算部140の後段であって、積和演算DFT部200の前段に設けられる。本実施形態において、サーキュラバッファ30は、第2バッファを構成する。
【0054】
サーキュラバッファ20は、マルチキャリア信号x(n)の出力サンプリングレートを変更する。図7は、サーキュラバッファ20の動作概念を示す。サーキュラバッファ20は、入力信号N個に対して出力信号M個を出力する。N個の入力信号が入力されたことによって、サーキュラバッファ20内のデータは、N個シフトする。当該シフト動作によって、出力信号数は入力信号数のM/N倍となる。図7は、M=16、N=4の場合におけるサーキュラバッファ20の動作概念を示す。
【0055】
サーキュラバッファ30は、フィルタ部100から出力されたフィルタ出力信号の巡回シフトを所定回数実行する。図8は、サーキュラバッファ30の動作概念を示す。サーキュラバッファ30は、サーキュラバッファ20による信号のシフトと、積和演算DFT部200におけるDFTマトリクスの初期位相を合わせるために用いられる。サーキュラバッファ20によってデータをN個シフトさせた場合、DFTマトリクスの初期位相もN個シフトさせる必要がある。当該シフトと等価な動作をさせるため、サーキュラバッファ30は、ポリフェーズフィルタのM個の出力信号に対して、N個の巡回シフトを施す。図8は、図7と同様に、M=16、N=4の場合におけるサーキュラバッファ30の動作概念を示す。
【0056】
図9(a)及び(b)は、受信装置10Aから出力される信号のイメージ例を示す。図9(a)は、5番目のキャリアk(k=5)に対応する出力信号を示す。図5(b)は、6番目のキャリアk(k=6)に対応する出力信号を示す。図9(a)及び(b)に示すように、出力信号は、キャリアkの周波数間隔W1とは、異なる帯域幅W2を有する。一方、図5(b1)及び(b2)に示した出力信号は、キャリアkの周波数間隔と同一の帯域幅を有する。
【0057】
(3)作用・効果
受信装置10(及び受信装置10A)によれば、マルチキャリア信号x(n)に対して、所定数(1〜M)のフィルタ係数が、所定の間隔(入力クロック毎)で切り替えながら順次乗算されるとともに、当該フィルタ係数が所定の周期で循環する機能を有するフィルタ部100が提供される。また、フィルタ出力信号SFに対して、乗算部1301〜乗算部130Yにおいて用いられたフィルタ係数に対応する係数rを含む局部発振信号が乗算され、当該所定数に基づいて乗算結果を積和演算される。
【0058】
このため、処理対象のキャリアkに対応する回路のみを動作させることができる。つまり、受信した複数のキャリアを含むマルチキャリア信号x(n)の中から、任意の必要なキャリアkのみを出力させることができ、キャリアkの用途に応じて最適な回路構成を実現できる。このような特徴によれば、マルチキャリアアグリゲーションが用いられる無線通信システムにおいて、使用する周波数チャネルやキャリア数を、無線回線の状況に応じて適応的に変更する要求がある場合に、必要な回路のみ動作させることができる。すなわち、受信装置10(及び受信装置10A)によれば、不要な回路の消費電力を削減できる。
【0059】
また、受信装置10の回路規模を最適化できる。具体的には、アグリゲートされるキャリア(周波数チャネル)数に応じた従来のデジタルダウンコンバータ(DDC)のフィルタと比較して、必要な乗算器の数を大幅に削減できる。具体的には、フィルタ部100によるDDCの所要乗算器数は、P/Mとなるため、乗算器数を大幅に削減できる。
【0060】
すなわち、受信装置10(及び受信装置10A)によれば、複数のキャリアkによって構成されるマルチキャリア信号x(n)が用いられる場合において、回路規模を縮小することができる。
【0061】
また、乗算器2101〜乗算器210Lは、処理対象とするキャリアkに応じて設定される。具体的には、乗算器2101(〜乗算器210L)には、係数rを含む局部発振信号が入力される。このため、処理対象とするキャリアkに応じた回路のみ動作させることができる。
【0062】
上述した第2実施形態によれば、サーキュラバッファ20及びサーキュラバッファ30が備えられる。このため、出力サンプリングレートを入力サンプリングレートの分数倍とすることができる。
【0063】
(4)その他の実施形態
上述したように、本発明の一実施形態を通じて本発明の内容を開示したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態が明らかとなろう。
【0064】
例えば、本発明は通信装置ではなく、マルチキャリア信号x(n)を送信する送信装置にも適用することができる。図10は、本発明を適用した送信装置11の概略ブロック構成図である。図10に示すように、送信装置11は、フィルタ部100A及び積和演算IDFT部300を備える。フィルタ部100Aは、上述したフィルタ部100と同様の回路構成を有する。また、積和演算IDFT部300は、複数の積算・乗算部310、及び加算部320によって構成される。
【0065】
このように、本発明は、ここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は、上述の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【0066】
【図1】本発明の第1実施形態に係る受信装置10の概略ブロック構成図である。
【図2】本発明の第1実施形態に係るフィルタ部100の回路構成図である。
【図3】本発明の第1実施形態に係る積和演算DFT部200の回路構成図である。
【図4】本発明の第1実施形態に係る受信装置10の動作フロー図である。
【図5】本発明の第1実施形態に係る受信装置10に入力されるマルチキャリア信号x(n)及び受信装置10から出力される信号のイメージ例を示す図である。
【図6】本発明の第2実施形態に係る受信装置10Aの概略ブロック構成図である。
【図7】本発明の第2実施形態に係るサーキュラバッファ20の動作概念を示す図である。
【図8】本発明の第2実施形態に係るサーキュラバッファ30の動作概念を示す図である。
【図9】本発明の第2実施形態に係る受信装置10Aから出力される信号のイメージ例を示す図である。
【図10】本発明のその他の実施形態に係る送信装置11の概略ブロック構成図である。
【符号の説明】
【0067】
10,10A…受信装置、11…送信装置、20,30…サーキュラバッファ、100,100A…フィルタ部、1011〜110Y…タップ、1101〜110Y−1…レジスタ、1201〜120Y…レジスタ、1301〜130Y…乗算部、140…加算部、200…積和演算DFT部、2101〜210L…乗算器、2201〜220L…積算部、2401〜240L…デシメーション部、300…積和演算IDFT部、310…積算・乗算部、320…加算部、k…キャリア、x(n)…マルチキャリア信号、SF…フィルタ出力信号、W1…周波数間隔、W2…帯域幅
【技術分野】
【0001】
本発明は、フィルタを介して、複数のキャリアによって構成されるマルチキャリア信号を受信する通信装置及び信号処理方法に関する。
【背景技術】
【0002】
近年、IEEE802.20 MBTDD 625k-MC modeや、RFID ISO18000-3 mode 2などにおいて、複数のキャリアによって構成されるマルチキャリア信号を用いる無線通信方式、いわゆるマルチキャリアアグリゲーションによる通信速度の高速化が検討されている(例えば、非特許文献1及び非特許文献2)。
【0003】
当該無線通信方式では、規格として決まっている複数の周波数チャネルを単一の通信装置が同時に使用することによって、通信速度の高速化が図られている。
【非特許文献1】“MBTDD 625k-MC Mode Technology Overview”、 IEEE 802.20-05/75r1, http://www.ieee802.org/20/、2006年1月
【非特許文献2】Yuichi Nakagawa, Masahiro Muraguchi, Hideki Kawamura, Kyoji Ohashi, Kei Sakaguchi, Kiyomichi Araki,“Novel Multi-Stage Transmultiplexing Digital Down Converter for Implementation of RFID(ISO18000-3 mode 2) Reader/Writer”, IEICE Trans. Commun. vol.E91-B, no.1、2008年1月
【発明の開示】
【発明が解決しようとする課題】
【0004】
上述したように、複数のキャリアによって構成されるマルチキャリア信号を用いられる場合、アグリゲートされるキャリア(周波数チャネル)数に応じたデジタルダウンコンバータ(DDC)を用いる必要がある。アグリゲートするキャリア数が多い場合、マルチキャリア信号を受信する通信装置の回路規模が非常に大きくなるという問題がある。
【0005】
そこで、本発明は、このような状況に鑑みてなされたものであり、複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小した通信装置及び信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上述した問題を解決するため、本発明は、次のような特徴を有している。まず、本発明の第1の特徴は、フィルタ(フィルタ部100)を介して複数のキャリア(キャリアk)によって構成されるマルチキャリア信号(マルチキャリア信号x(n))を受信する通信装置(例えば、受信装置10)であって、順次入力された前記マルチキャリア信号に対して、所定数(1〜M)のフィルタ係数を所定の間隔(入力クロック毎)で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させる複数の乗算部(乗算部1301〜乗算部130Y)と、前記乗算部からそれぞれ出力された信号を加算する加算部(加算部140)と、前記加算部から出力されたフィルタ出力信号(フィルタ出力信号SF)に対して、前記乗算部において用いられた前記フィルタ係数に対応する係数(係数r)を含む局部発振信号を乗算し、前記所定数に基づいて乗算結果を積和演算する積和演算部(積和演算DFT部200)とを備えることを要旨とする。
【0007】
このような通信装置によれば、マルチキャリア信号に対して、所定数のフィルタ係数が、所定の間隔で切り替えながら順次乗算されるとともに、当該フィルタ係数が所定の周期で循環する機能を有するフィルタが提供される。また、フィルタ出力信号に対して、乗算部において用いられたフィルタ係数に対応する係数を含む局部発振信号が乗算され、当該所定数に基づいて乗算結果を積和演算される。
【0008】
このため、アグリゲートされるキャリア(周波数チャネル)数に応じた従来のデジタルダウンコンバータ(DDC)のフィルタと比較して、必要な乗算器の数を大幅に削減できる。
【0009】
すなわち、このような通信装置によれば、複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小することができる。
【0010】
本発明の第2の特徴は、本発明の第1の特徴に係り、前記積和演算部は、前記加算部から出力された前記フィルタ出力信号に対して前記局部発振信号を乗算する複数の乗算器(乗算器2101〜乗算器210L)を有し、前記乗算器は、処理対象とするキャリアに応じて設定されることを要旨とする。
【0011】
本発明の第3の特徴は、本発明の第1または第2の特徴に係り、前記乗算部の前段に設けられる第1バッファ(サーキュラバッファ20)と、前記加算部の後段であって、前記積和演算部の前段に設けられる第2バッファ(サーキュラバッファ30)とを備え、前記第1バッファは、前記マルチキャリア信号の出力サンプリングレートを変更し、前記第2バッファは、前記フィルタ出力信号の巡回シフトを所定回数実行することを要旨とする。
【0012】
本発明の第4の特徴は、本発明の第1乃至第3の特徴に係り、前記フィルタは、ポリフェーズ分解を用いたポリフェーズフィルタであることを要旨とする。
【0013】
本発明の第5の特徴は、フィルタを介した複数のキャリアによって構成されるマルチキャリア信号の信号処理方法であって、順次入力された前記マルチキャリア信号に対して、所定数のフィルタ係数を所定の間隔で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させるステップと、前記順次乗算するステップにおいて出力された信号を加算するステップと、前記加算するステップにおいて出力されたフィルタ出力信号に対して、前記順次乗算するステップにおいて用いられた前記フィルタ係数に対応する係数を含む局部発振信号を乗算し、前記所定数に基づいて複数の乗算結果を積和演算するステップとを備えることを要旨とする。
【発明の効果】
【0014】
本発明の特徴によれば、複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小した通信装置及び信号処理方法を提供することができる。
【発明を実施するための最良の形態】
【0015】
次に、本発明の実施形態について説明する。なお、以下の図面の記載において、同一または類似の部分には、同一または類似の符号を付している。但し、図面は模式的なものであり、各寸法の比率などは現実のものとは異なることに留意すべきである。
【0016】
したがって、具体的な寸法などは以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0017】
(1)第1実施形態
まず、本発明の第1実施形態について説明する。具体的には、(1.1)通信装置の概略ブロック構成、(1.2)フィルタ部100の構成、(1.3)積和演算DFT部200の構成、及び(1.4)通信装置の動作について説明する。
【0018】
(1.1)通信装置の概略ブロック構成
図1は、本実施形態に係る受信装置10の概略ブロック構成図である。図1に示すように、受信装置10は、フィルタ部100及び積和演算DFT部200を備える。なお、受信装置10は、受信装置10としての機能を実現する上で必須な、図示しない或いは説明を省略したブロック(電源部など)を備えることに留意されたい。
【0019】
受信装置10は、複数のキャリアk(図1において不図示、図5(a)参照)によって構成される無線信号、具体的には、マルチキャリア信号x(n)を受信する。
【0020】
フィルタ部100は、ポリフェーズ分解を用いたポリフェーズフィルタである。フィルタ部100には、マルチキャリア信号x(n)が入力される。
【0021】
積和演算DFT部200は、フィルタ部100に接続される。積和演算DFT部200には、フィルタ部100から出力されたフィルタ出力信号SF(図1において不図示、図3参照)が入力される。積和演算DFT部200は、フィルタ出力信号SFを用いて積和演算を実行することによって、マルチキャリア信号x(n)に含まれる複数のキャリア1〜Lのうち、所望のキャリアk(周波数チャネル)に対応する信号y(nM,k)を出力する。
【0022】
(1.2)フィルタ部100の構成
図2は、フィルタ部100の回路構成図である。図2に示すように、フィルタ部100は、レジスタ1101〜レジスタ110Y−1、レジスタ1201〜レジスタ120Y、乗算部1301〜乗算部130Y、及び加算部140を有する。
【0023】
レジスタ1101(〜レジスタ110Y−1)は、マルチキャリア信号x(n)を格納する。レジスタ1101(〜レジスタ110Y−1)はM個毎にタップを引き出し、乗算部1301(〜乗算部130Y)に接続されている。
【0024】
レジスタ1201(〜レジスタ120Y)は、タップ1011〜タップ101Yに対して設定されるフィルタ係数を保有する。なお、タップ1011(〜タップ101Y)は、レジスタ1201(〜レジスタ120Y)と乗算部1301(〜乗算部130Y)とで構成される。
【0025】
乗算部1301(〜乗算部130Y)は、マルチキャリア信号x(n)に対して、レジスタ1201(〜レジスタ120Y)が保有するフィルタ係数を乗算する。
【0026】
具体的には、乗算部1301(〜乗算部130Y)は、順次入力されたマルチキャリア信号x(n)に対して、1〜M(所定数)のフィルタ係数を乗算する。より具体的には、乗算部1301(〜乗算部130Y)は、1〜M(所定数)のフィルタ係数を、入力クロック毎(所定の間隔)で切り替えながら順次乗算する。
【0027】
さらに、乗算部1301(〜乗算部130Y)は、当該フィルタ係数を所定の周期で循環させる。具体的には、乗算部1301(〜乗算部130Y)は、1〜Mまでのフィルタ係数を入力クロック毎に切り替え、Mクロックの周期で当該フィルタ係数を循環させる。
【0028】
加算部140は、乗算部1301〜乗算部130Yから出力された信号を加算する。加算部140は、乗算部1301〜乗算部130Yから出力された信号の加算結果をフィルタ出力信号SFとして積和演算DFT部200に出力する。
【0029】
フィルタ部100は、上述したように、結果としてポリフェーズフィルタを構成する。このため、アグリゲートされるキャリア(周波数チャネル)数に応じた従来のデジタルダウンコンバータ(DDC)のフィルタのタップ数をPとした場合、フィルタ部100のタップ数はP/Mとなる。但し、フィルタ部100(ポリフェーズフィルタ)の動作クロックは、入力サンプリングレートと同一となる。
【0030】
(1.3)積和演算DFT部200の構成
図3は、積和演算DFT部200の回路構成図である。図3に示すように、積和演算DFT部200は、乗算器2101〜乗算器210L、積算部2201〜積算部220L、及びデシメーション部2401〜デシメーション部240Lを有する。積和演算DFT部200は、所定数のチャネル(1〜L)を並列にM回積和演算することによって離散的フーリエ変換(DFT)を実現する。つまり、積和演算DFT部200の処理は、出力対象のキャリア毎に並行して実行され、積和演算DFT部200は、出力キャリア数分の回路を保有する。
【0031】
乗算器2101(〜乗算器210L)は、加算部140から出力されたフィルタ出力信号SFに対して局部発振信号を乗算する。局部発振信号は、乗算部1301(〜乗算部130Y)において用いられたフィルタ係数に対応する係数rを含む。
【0032】
また、乗算器2101(〜乗算器210L)は、処理対象とするキャリアkに応じて設定される。具体的には、乗算器2101(〜乗算器210L)には、係数rを含む局部発振信号が入力される。
【0033】
積算部2201(〜積算部220L)は、乗算器2101(〜乗算器210L)から出力された信号を順次積算する。具体的には、積算部2201(〜積算部220L)は、乗算器2101(〜乗算器210L)から出力されたM個の信号を積算する。すなわち、積算部2201(〜積算部220L)は、タップ1011(〜タップ101Y)に対応するM個(所定数)に基づいて、複数の乗算結果を積和演算する。本実施形態では、乗算器2101(〜乗算器210L)と積算部2201(〜積算部220L)とによって、積和演算部が構成される。
【0034】
デシメーション部2401(〜デシメーション部240L)は、積算部2201(〜積算部220L)によるM個の信号の積算結果を信号y(nM,1)(〜信号y(nM,L))として出力する。具体的には、デシメーション部2401(〜デシメーション部240L)は、積算部2201(〜積算部220L)による積算結果の信号をMクロック毎に1回出力する。
【0035】
(1.4)通信装置の動作
図4は、受信装置10の動作フロー図である。図4に示すように、ステップS10において、受信装置10には、マルチキャリア信号x(n)が入力される。具体的には、レジスタ1101〜レジスタ110Y−1にマルチキャリア信号x(n)が入力される。図5(a)は、受信装置10に入力されるマルチキャリア信号x(n)のイメージ例を示す。
【0036】
ステップS20において、受信装置10は、レジスタ1201〜レジスタ120Yを用いて、入力クロック毎にM個のポリフェーズフィルタ(フィルタ部100)のタップ1011(〜タップ101Y)のフィルタ係数を切り替える。フィルタ係数は、ポリフェーズフィルタ構成で設定された係数が用いられる。
【0037】
ステップS30において、受信装置10は、クロック毎に各タップ1011(〜タップ101Y)のフィルタ係数を乗算部1301〜乗算部130Yに入力する。
【0038】
ステップS40において、受信装置10は、順次入力されたマルチキャリア信号x(n)に対して、フィルタ係数を乗算する。具体的には、乗算部1301〜乗算部130Yは、レジスタ1101〜レジスタ110Y−1に格納されたマルチキャリア信号x(n)に対して、レジスタ1201〜レジスタ120Yから出力されたフィルタ係数を乗算する。すなわち、受信装置10は、順次入力されたマルチキャリア信号x(n)に対して、1〜M(所定数)のフィルタ係数を、入力クロック毎(所定の間隔)で切り替えながら順次乗算する。
【0039】
ステップS50において、受信装置10の加算部140は、乗算部1301〜乗算部130Yから出力された信号を加算する。
【0040】
ステップS60において、受信装置10の加算部140は、乗算部1301〜乗算部130Yから出力された信号の加算結果をフィルタ出力信号SFとして積和演算DFT部200に出力する。
【0041】
ステップS70において、加算部140から出力されたフィルタ出力信号SFは、積和演算DFT部200に入力される。具体的には、積和演算DFT部200の乗算器2101〜乗算器210Lに入力される。
【0042】
ステップS80において、受信装置10は、フィルタ出力信号SFに対して局部発振信号を乗算する。具体的には、乗算器2101〜乗算器210Lは、(1式)で示される局部発振信号をフィルタ出力信号SFに対して乗算する。
【0043】
【数1】
【0044】
局部発振信号に含まれるrの値は、クロック毎に0,1,2...と切り替えられ、M−1まで到達すると、0に戻る。Mは、タップ1011(〜タップ101Y)を構成するレジスタ1201(〜レジスタ120Y)のフィルタ係数の数(ポリフェーズ分解する数)である。
【0045】
ステップS90において、受信装置10は、フィルタ出力信号SFと局部発振信号との乗算結果を順次積算する。具体的には、積算部2201〜積算部220Lは、乗算器2101〜乗算器210Lから出力されたM個の信号を積算する。すなわち、積算部2201〜積算部220Lは、タップ1011(〜タップ101Y)に対応するM個に基づいて、乗算結果を積和演算する。
【0046】
ステップS100において、受信装置10は、積算部2201〜積算部220Lによる積算結果を信号y(nM,1)(〜信号y(nM,L))として出力する。具体的には、受信装置10は、デシメーション部2401〜デシメーション部240LをMクロック毎にONにすることによって、信号y(nM,1)(〜信号y(nM,L))を出力する。
【0047】
図5(b1)及び(b2)は、受信装置10から出力される信号のイメージ例を示す。図5(b1)は、5番目のキャリアk(k=5)に対応する出力信号を示す。図5(b2)は、6番目のキャリアk(k=6)に対応する出力信号を示す。
【0048】
ステップS110において、受信装置10は、積算部2201〜積算部220Lに含まれるレジスタをリセットする。当該リセットが実行されることによって、積算部2201〜積算部220Lは、次のクロックから、次の周期の積算を開始する。
【0049】
(2)第2実施形態
次に、本発明の第2実施形態について説明する。本実施形態に係る通信装置は、フィルタ部100の前段及び後段にバッファが設けられる。ポリフェーズフィルタによって構成されるフィルタ部100の場合、入力サンプリングレートと出力サンプリングレートとの比率は1/Mに拘束される。しかしながら、無線通信方式の仕様によっては、出力サンプリングレートを入力サンプリングレートの分数倍にしたいという要求がある。そこで、当該バッファを設けることによって、出力サンプリングレートを入力サンプリングレートの分数倍とする。
【0050】
以下、上述した第1実施形態と異なる部分について主に説明し、第1実施形態と同様の部分については、適宜説明を省略する。
【0051】
図6は、本実施形態に係る受信装置10Aの概略ブロック構成図である。図6に示すように、受信装置10Aは、サーキュラバッファ20及びサーキュラバッファ30を備える。
【0052】
サーキュラバッファ20は、フィルタ部100の前段に設けられる。具体的には、サーキュラバッファ20は、フィルタ部100のレジスタ1101〜レジスタ110Y−1、レジスタ1201〜レジスタ120Y、及び乗算部1301〜乗算部130Yの前段に設けられる。本実施形態において、サーキュラバッファ20は、第1バッファを構成する。
【0053】
サーキュラバッファ30は、フィルタ部100の後段に設けられる。具体的には、サーキュラバッファ30は、フィルタ部100の加算部140の後段であって、積和演算DFT部200の前段に設けられる。本実施形態において、サーキュラバッファ30は、第2バッファを構成する。
【0054】
サーキュラバッファ20は、マルチキャリア信号x(n)の出力サンプリングレートを変更する。図7は、サーキュラバッファ20の動作概念を示す。サーキュラバッファ20は、入力信号N個に対して出力信号M個を出力する。N個の入力信号が入力されたことによって、サーキュラバッファ20内のデータは、N個シフトする。当該シフト動作によって、出力信号数は入力信号数のM/N倍となる。図7は、M=16、N=4の場合におけるサーキュラバッファ20の動作概念を示す。
【0055】
サーキュラバッファ30は、フィルタ部100から出力されたフィルタ出力信号の巡回シフトを所定回数実行する。図8は、サーキュラバッファ30の動作概念を示す。サーキュラバッファ30は、サーキュラバッファ20による信号のシフトと、積和演算DFT部200におけるDFTマトリクスの初期位相を合わせるために用いられる。サーキュラバッファ20によってデータをN個シフトさせた場合、DFTマトリクスの初期位相もN個シフトさせる必要がある。当該シフトと等価な動作をさせるため、サーキュラバッファ30は、ポリフェーズフィルタのM個の出力信号に対して、N個の巡回シフトを施す。図8は、図7と同様に、M=16、N=4の場合におけるサーキュラバッファ30の動作概念を示す。
【0056】
図9(a)及び(b)は、受信装置10Aから出力される信号のイメージ例を示す。図9(a)は、5番目のキャリアk(k=5)に対応する出力信号を示す。図5(b)は、6番目のキャリアk(k=6)に対応する出力信号を示す。図9(a)及び(b)に示すように、出力信号は、キャリアkの周波数間隔W1とは、異なる帯域幅W2を有する。一方、図5(b1)及び(b2)に示した出力信号は、キャリアkの周波数間隔と同一の帯域幅を有する。
【0057】
(3)作用・効果
受信装置10(及び受信装置10A)によれば、マルチキャリア信号x(n)に対して、所定数(1〜M)のフィルタ係数が、所定の間隔(入力クロック毎)で切り替えながら順次乗算されるとともに、当該フィルタ係数が所定の周期で循環する機能を有するフィルタ部100が提供される。また、フィルタ出力信号SFに対して、乗算部1301〜乗算部130Yにおいて用いられたフィルタ係数に対応する係数rを含む局部発振信号が乗算され、当該所定数に基づいて乗算結果を積和演算される。
【0058】
このため、処理対象のキャリアkに対応する回路のみを動作させることができる。つまり、受信した複数のキャリアを含むマルチキャリア信号x(n)の中から、任意の必要なキャリアkのみを出力させることができ、キャリアkの用途に応じて最適な回路構成を実現できる。このような特徴によれば、マルチキャリアアグリゲーションが用いられる無線通信システムにおいて、使用する周波数チャネルやキャリア数を、無線回線の状況に応じて適応的に変更する要求がある場合に、必要な回路のみ動作させることができる。すなわち、受信装置10(及び受信装置10A)によれば、不要な回路の消費電力を削減できる。
【0059】
また、受信装置10の回路規模を最適化できる。具体的には、アグリゲートされるキャリア(周波数チャネル)数に応じた従来のデジタルダウンコンバータ(DDC)のフィルタと比較して、必要な乗算器の数を大幅に削減できる。具体的には、フィルタ部100によるDDCの所要乗算器数は、P/Mとなるため、乗算器数を大幅に削減できる。
【0060】
すなわち、受信装置10(及び受信装置10A)によれば、複数のキャリアkによって構成されるマルチキャリア信号x(n)が用いられる場合において、回路規模を縮小することができる。
【0061】
また、乗算器2101〜乗算器210Lは、処理対象とするキャリアkに応じて設定される。具体的には、乗算器2101(〜乗算器210L)には、係数rを含む局部発振信号が入力される。このため、処理対象とするキャリアkに応じた回路のみ動作させることができる。
【0062】
上述した第2実施形態によれば、サーキュラバッファ20及びサーキュラバッファ30が備えられる。このため、出力サンプリングレートを入力サンプリングレートの分数倍とすることができる。
【0063】
(4)その他の実施形態
上述したように、本発明の一実施形態を通じて本発明の内容を開示したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態が明らかとなろう。
【0064】
例えば、本発明は通信装置ではなく、マルチキャリア信号x(n)を送信する送信装置にも適用することができる。図10は、本発明を適用した送信装置11の概略ブロック構成図である。図10に示すように、送信装置11は、フィルタ部100A及び積和演算IDFT部300を備える。フィルタ部100Aは、上述したフィルタ部100と同様の回路構成を有する。また、積和演算IDFT部300は、複数の積算・乗算部310、及び加算部320によって構成される。
【0065】
このように、本発明は、ここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は、上述の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【0066】
【図1】本発明の第1実施形態に係る受信装置10の概略ブロック構成図である。
【図2】本発明の第1実施形態に係るフィルタ部100の回路構成図である。
【図3】本発明の第1実施形態に係る積和演算DFT部200の回路構成図である。
【図4】本発明の第1実施形態に係る受信装置10の動作フロー図である。
【図5】本発明の第1実施形態に係る受信装置10に入力されるマルチキャリア信号x(n)及び受信装置10から出力される信号のイメージ例を示す図である。
【図6】本発明の第2実施形態に係る受信装置10Aの概略ブロック構成図である。
【図7】本発明の第2実施形態に係るサーキュラバッファ20の動作概念を示す図である。
【図8】本発明の第2実施形態に係るサーキュラバッファ30の動作概念を示す図である。
【図9】本発明の第2実施形態に係る受信装置10Aから出力される信号のイメージ例を示す図である。
【図10】本発明のその他の実施形態に係る送信装置11の概略ブロック構成図である。
【符号の説明】
【0067】
10,10A…受信装置、11…送信装置、20,30…サーキュラバッファ、100,100A…フィルタ部、1011〜110Y…タップ、1101〜110Y−1…レジスタ、1201〜120Y…レジスタ、1301〜130Y…乗算部、140…加算部、200…積和演算DFT部、2101〜210L…乗算器、2201〜220L…積算部、2401〜240L…デシメーション部、300…積和演算IDFT部、310…積算・乗算部、320…加算部、k…キャリア、x(n)…マルチキャリア信号、SF…フィルタ出力信号、W1…周波数間隔、W2…帯域幅
【特許請求の範囲】
【請求項1】
フィルタを介して複数のキャリアによって構成されるマルチキャリア信号を受信する通信装置であって、
順次入力された前記マルチキャリア信号に対して、所定数のフィルタ係数を所定の間隔で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させる複数の乗算部と、
前記乗算部からそれぞれ出力された信号を加算する加算部と、
前記加算部から出力されたフィルタ出力信号に対して、前記乗算部において用いられた前記フィルタ係数に対応する係数を含む局部発振信号を乗算し、前記所定数に基づいて乗算結果を積和演算する積和演算部と
を備える通信装置。
【請求項2】
前記積和演算部は、前記加算部から出力された前記フィルタ出力信号に対して前記局部発振信号を乗算する複数の乗算器を有し、
前記乗算器は、処理対象とするキャリアに応じて設定される請求項1に記載の通信装置。
【請求項3】
前記乗算部の前段に設けられる第1バッファと、
前記加算部の後段であって、前記積和演算部の前段に設けられる第2バッファと
を備え、
前記第1バッファは、前記マルチキャリア信号の出力サンプリングレートを変更し、
前記第2バッファは、前記フィルタ出力信号の巡回シフトを所定回数実行する請求項1または2に記載の通信装置。
【請求項4】
前記フィルタは、ポリフェーズ分解を用いたポリフェーズフィルタである請求項1乃至3の何れか一項に記載の通信装置。
【請求項5】
フィルタを介した複数のキャリアによって構成されるマルチキャリア信号の信号処理方法であって、
順次入力された前記マルチキャリア信号に対して、所定数のフィルタ係数を所定の間隔で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させるステップと、
前記順次乗算するステップにおいて出力された信号を加算するステップと、
前記加算するステップにおいて出力されたフィルタ出力信号に対して、前記順次乗算するステップにおいて用いられた前記フィルタ係数に対応する係数を含む局部発振信号を乗算し、前記所定数に基づいて複数の乗算結果を積和演算するステップと
を備える信号処理方法。
【請求項1】
フィルタを介して複数のキャリアによって構成されるマルチキャリア信号を受信する通信装置であって、
順次入力された前記マルチキャリア信号に対して、所定数のフィルタ係数を所定の間隔で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させる複数の乗算部と、
前記乗算部からそれぞれ出力された信号を加算する加算部と、
前記加算部から出力されたフィルタ出力信号に対して、前記乗算部において用いられた前記フィルタ係数に対応する係数を含む局部発振信号を乗算し、前記所定数に基づいて乗算結果を積和演算する積和演算部と
を備える通信装置。
【請求項2】
前記積和演算部は、前記加算部から出力された前記フィルタ出力信号に対して前記局部発振信号を乗算する複数の乗算器を有し、
前記乗算器は、処理対象とするキャリアに応じて設定される請求項1に記載の通信装置。
【請求項3】
前記乗算部の前段に設けられる第1バッファと、
前記加算部の後段であって、前記積和演算部の前段に設けられる第2バッファと
を備え、
前記第1バッファは、前記マルチキャリア信号の出力サンプリングレートを変更し、
前記第2バッファは、前記フィルタ出力信号の巡回シフトを所定回数実行する請求項1または2に記載の通信装置。
【請求項4】
前記フィルタは、ポリフェーズ分解を用いたポリフェーズフィルタである請求項1乃至3の何れか一項に記載の通信装置。
【請求項5】
フィルタを介した複数のキャリアによって構成されるマルチキャリア信号の信号処理方法であって、
順次入力された前記マルチキャリア信号に対して、所定数のフィルタ係数を所定の間隔で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させるステップと、
前記順次乗算するステップにおいて出力された信号を加算するステップと、
前記加算するステップにおいて出力されたフィルタ出力信号に対して、前記順次乗算するステップにおいて用いられた前記フィルタ係数に対応する係数を含む局部発振信号を乗算し、前記所定数に基づいて複数の乗算結果を積和演算するステップと
を備える信号処理方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2009−171255(P2009−171255A)
【公開日】平成21年7月30日(2009.7.30)
【国際特許分類】
【出願番号】特願2008−7378(P2008−7378)
【出願日】平成20年1月16日(2008.1.16)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【出願人】(000006633)京セラ株式会社 (13,660)
【Fターム(参考)】
【公開日】平成21年7月30日(2009.7.30)
【国際特許分類】
【出願日】平成20年1月16日(2008.1.16)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【出願人】(000006633)京セラ株式会社 (13,660)
【Fターム(参考)】
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