電子機器
【課題】複数の回路間で伝送路を介して第１クロックを伝送し、それぞれの回路で第１クロックを分周あるいは逓倍した第２クロックを用いる電子機器において、第１クロックと第２クロックとの伝送路でのクロストークを防止する。
【解決手段】リセット信号に基づいて動作を開始し、第１クロックを分周／逓倍して第２クロックを生成する第１分周／逓倍回路を備えた第１回路と、伝送路を介して入力したリセット信号に基づいて動作を開始し、伝送路を介して入力した第１クロックを分周／逓倍して第２クロックを生成する第２分周／逓倍回路を備えた第２回路と、を含むことを特徴とする電子機器。
【解決手段】リセット信号に基づいて動作を開始し、第１クロックを分周／逓倍して第２クロックを生成する第１分周／逓倍回路を備えた第１回路と、伝送路を介して入力したリセット信号に基づいて動作を開始し、伝送路を介して入力した第１クロックを分周／逓倍して第２クロックを生成する第２分周／逓倍回路を備えた第２回路と、を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送路を介して第１回路から第２回路にクロックを伝送する電子機器に関する。
【背景技術】
【０００２】
半導体試験装置等の電子機器では、伝送路を介して第１回路から第２回路にクロックを伝送することがよく行なわれている。このとき、第１回路と第２回路とで、クロックを分周した分周クロックを使用し、相互に動作を行なうことも多い。
【０００３】
図５は、伝送路を介して第１回路から第２回路にクロックを伝送し、それぞれの回路で分周クロックを使用する従来の電子機器の構成例を示すブロック図である。本図に示すように、第１回路２１０と第２回路２２０とを備えた電子機器２００では、伝送路２３０を介して第１回路２１０から第２回路２２０にクロックＣＬＫが伝送される。
【０００４】
第１回路２１０は分周回路２１１を備えており、ＣＬＫを分周した分周ＣＬＫを生成している。分周ＣＬＫは、第１回路２１０の動作に用いられるのに加え、伝送路２３０を介して第２回路２２０に伝送され、第２回路２２０の動作にも用いられる。
【０００５】
図６は、第１回路２１０および第２回路２２０におけるＣＬＫと分周ＣＬＫの波形を示すタイミングチャートである。ここでは、分周回路２１１によりＣＬＫが４分周されるものとする。
【０００６】
伝送路２３０による遅延が発生するため、本図に示すように第２回路２２０における分周ＣＬＫは、第１回路２１０における分周ＣＬＫに対して伝送路遅延が発生するが、同一の分周ＣＬＫを用いているため、位相関係は一定である。したがって、図中の第１回路２１０の分周ＣＬＫと第２回路２２０の分周ＣＬＫとの伝送路遅延（位相差）Ａ、Ｂ、Ｃ…は、常に等しくなる。このため、第１回路２１０と第２回路２２０とにおいて、分周ＣＬＫを基準とした相互の動作を可能としている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２８６６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一般に、伝送路２３０は、複数本の信号線、コネクタ、基板回路等により構成されるが、配置の制約等により、ＣＬＫの信号線と分周ＣＬＫの信号線とが近接する場合がある。このような場合、ＣＬＫと分周ＣＬＫとの間でクロストークが発生してクロック波形が乱れ、ジッタ増加等の弊害が生じることがあり、電子機器の品質低下を招くおそれがあった。同様の問題は、分周ＣＬＫのみならず、ＣＬＫを逓倍した逓倍ＣＬＫをＣＬＫとともに伝送する場合にも生じていた。
【０００９】
そこで、本発明は、複数の回路間で伝送路を介して第１クロックを伝送し、それぞれの回路で第１クロックを分周あるいは逓倍した第２クロックを用いる電子機器において、第１クロックと第２クロックとの伝送路でのクロストークを防止することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の電子機器は、リセット信号に基づいて動作を開始し、第１クロックを分周／逓倍して第２クロックを生成する第１分周／逓倍回路を備えた第１回路と、伝送路を介して入力した前記リセット信号に基づいて動作を開始し、前記伝送路を介して入力した前記第１クロックを分周／逓倍して第２クロックを生成する第２分周／逓倍回路を備えた第２回路と、を含むことを特徴とする。
前記第１分周／逓倍回路と前記第２分周／逓倍回路とは、同じ分周比／逓倍比で分周／逓倍を行なうことができる。
【００１１】
本発明では、伝送路で第１クロックとリセット信号とを伝送するようにしているため、伝送路において第１クロックと第２クロックとのクロストークが発生することはなく、電子機器の品質低下を防ぐことができる。
【００１２】
なお、分周／逓倍回路は、例えば、分周回路、ＰＬＬ等を用いて構成することができる。
【発明の効果】
【００１３】
本発明によれば、複数の回路間で伝送路を介して第１クロックを伝送し、それぞれの回路で第１クロックを分周あるいは逓倍した第２クロックを用いる電子機器において、第１クロックと第２クロックとの伝送路でのクロストークを防止することができる。
【図面の簡単な説明】
【００１４】
【図１】伝送路を介して第１回路から第２回路にクロックを伝送し、それぞれの回路で分周クロックを使用する本実施形態の電子機器の構成例を示すブロック図である。
【図２】第１回路および第２回路におけるＣＬＫとリセット信号と分周ＣＬＫの波形を示すタイミングチャートである。
【図３】分周回路に代えてＰＬＬを用いた場合の電子機器の構成例を示すブロック図である。
【図４】第１回路からクロックＣＬＫを伝送された第２回路から、さらに並列に接続された第３回路、第４回路にクロックＣＬＫを伝送する電子機器の構成例を示すブロック図である。
【図５】伝送路を介して第１回路から第２回路にクロックを伝送し、それぞれの回路で分周クロックを使用する従来の電子機器の構成例を示すブロック図である。
【図６】第１回路および第２回路におけるＣＬＫと分周ＣＬＫの波形を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
本発明の実施の形態について図面を参照して説明する。図１は、伝送路を介して第１回路から第２回路にクロックを伝送し、それぞれの回路で分周クロックを使用する本実施形態の電子機器の構成例を示すブロック図である。
【００１６】
本図に示すように、第１回路１１０と第２回路１２０とを備えた電子機器１００では、伝送路１３０を介して第１回路１１０から第２回路１２０にクロックＣＬＫが伝送される。クロックＣＬＫは、第１クロックとして機能する。
【００１７】
第１回路１１０は分周回路１１１を備えており、ＣＬＫを分周した分周ＣＬＫを生成している。分周ＣＬＫは、第２クロックとして機能し、第１回路１１０の動作に用いられる。
【００１８】
第２回路１２０は分周回路１２１を備えており、第１回路１１０から伝送路１３０を介して入力したＣＬＫを分周した分周ＣＬＫを生成している。分周回路１２１は、第１回路１１０の分周回路１１１と同じ分周を行なう回路である。分周ＣＬＫは、第２クロックとして機能し、第２回路１２０の動作に用いられる。
【００１９】
本実施形態では、第１回路１１０から第２回路１２０に、分周ＣＬＫではなく、分周回路のリセット信号が、伝送路１３０を介して伝送される。分周回路のリセット信号は、第１回路１１０の分周回路１１１と第２回路１２０の分周回路１２１に入力され、両分周回路をリセットする。分周回路１１１および分周回路１２１は、リセット信号が入力されると、所定のタイミングでクロックＣＬＫの分周を開始する。本実施形態では、分周回路１１１、分周回路１２１ともリセット信号の解除状態を検出して所定時間経過後に分周を開始するものとする。
【００２０】
このように、本実施形態では、伝送路１３０でクロックＣＬＫとリセット信号とを伝送するようにしているため、伝送路１３０において第１クロックであるクロックＣＬＫと第２クロックである分周ＣＬＫとのクロストークが発生することはなく、電子機器１００の品質低下を防ぐことができる。
【００２１】
図２は、第１回路１１０および第２回路１２０におけるＣＬＫとリセット信号と分周ＣＬＫの波形を示すタイミングチャートである。本図に示すようにクロックＣＬＫは、伝送路１３０を介して第１回路１１０から第２回路１２０に伝送されるため、伝送路遅延が発生する。リセット信号も伝送路１３０を介して第１回路１１０から第２回路１２０に伝送されるため、伝送路遅延が発生する。
【００２２】
あるタイミングでリセット信号が入力され、解除されると、タイミングＡ後に第１回路１１０の分周回路１１１が分周を開始する。リセット信号は、回路動作の開始時に１回だけ発行すればよい。
【００２３】
このリセット信号は、第２回路１２０の分周回路１２１にも伝送路遅延分遅れて入力され、解除されてからタイミングＢ後に第２回路１２０の分周回路１２１が分周を開始する。
【００２４】
このとき、第１回路１１０内の分周ＣＬＫと第２回路１２０内の分周ＣＬＫとの位相差をａとすると、いずれの分周ＣＬＫとも共通のＣＬＫを元に生成しているため、以降の位相差ｂ…とも等しくなる。このため、第１回路１１０と第２回路１２０とにおいて、分周ＣＬＫを基準とした相互の動作を行なうことが可能となる。
【００２５】
また、第１回路１１０の分周回路１１１と第２回路１２０の分周回路１２１とで同特性の分周回路を用いるようにすれば、タイミングＡとタイミングＢとが一致することになり、第１回路１１０におけるクロックＣＬＫと分周ＣＬＫとの位相差と、第２回路１２０におけるクロックＣＬＫと分周ＣＬＫとの位相差とを等しくすることができるようになる。
【００２６】
なお、本発明は、分周回路を用いてクロックＣＬＫを分周するのみならず、ＰＬＬ（Phase Locked Loop）を用いてクロックＣＬＫを逓倍する場合にも適用することができる。図３は、分周回路に代えてＰＬＬを用いた場合の電子機器の構成例を示すブロック図である。
【００２７】
本図に示すように、第１回路１１０ａと第２回路１２０ａとを備えた電子機器１００ａでは、伝送路１３０を介して第１回路１１０ａから第２回路１２０ａにクロックＣＬＫが伝送される。
【００２８】
第１回路１１０ａはＰＬＬ回路１１２を備えており、ＣＬＫを逓倍した逓倍ＣＬＫを生成している。逓倍ＣＬＫは、第１回路１１０ａの動作に用いられる。
【００２９】
第２回路１２０ａはＰＬＬ回路１２２を備えており、第１回路１１０ａから伝送路１３０を介して入力したＣＬＫを逓倍した逓倍ＣＬＫを生成している。ＰＬＬ回路１２２は、第１回路１１０のＰＬＬ回路１１２と同じ逓倍を行なう。分周ＣＬＫは、第２回路１２０ａの動作に用いられる。
【００３０】
本例では、第１回路１１０ａから第２回路１２０ａに、ＰＬＬ回路のリセット信号が、伝送路１３０を介して伝送される。ＰＬＬ回路のリセット信号は、第１回路１１０ａのＰＬＬ回路１１２と第２回路のＰＬＬ回路１２２に入力され、両ＰＬＬ回路をリセットする。ＰＬＬ回路１１２およびＰＬＬ回路１２２は、リセット信号が入力されると、所定のタイミングでクロックＣＬＫの逓倍を開始する。
【００３１】
このように、本例でも、伝送路１３０でクロックＣＬＫとリセット信号とを伝送するようにしているため、伝送路１３０において第１クロックであるクロックＣＬＫと第２クロックである逓倍ＣＬＫとのクロストークが発生することはなく、電子機器１００ａの品質低下を防ぐことができる。
【００３２】
また、本発明は、第１回路から第２回路にクロックＣＬＫを伝送する場合のみならず、３個以上の回路を、直列または並列に連結した場合にも適用することができる。図４は、第１回路からクロックＣＬＫを伝送された第２回路から、さらに並列に接続された第３回路、第４回路にクロックＣＬＫを伝送する電子機器の構成例を示すブロック図である。
【００３３】
本図に示すように、第１回路１１０と第２回路１２０と第３回路１５０と第４回路１６０とを備えた電子機器１００ｂでは、伝送路１３０を介して第１回路１１０から第２回路１２０にクロックＣＬＫが伝送され、伝送路１３１を介して第２回路１２０から第３回路１５０にクロックＣＬＫが伝送され、伝送路１３２を介して第２回路１２０から第４回路１６０にクロックＣＬＫが伝送される。
【００３４】
第１回路１１０は分周回路１１１を備えており、ＣＬＫを分周した分周ＣＬＫを生成している。分周回路１１１が生成する分周ＣＬＫは、第１回路１１０の動作に用いられる。
【００３５】
第２回路１２０は分周回路１２１を備えており、第１回路１１０から伝送路１３０を介して入力したＣＬＫを分周した分周ＣＬＫを生成している。分周回路１２１は、第１回路１１０の分周回路１１１と同じ分周を行なう回路である。分周回路１２１が生成する分周ＣＬＫは、第２回路１２０の動作に用いられる。
【００３６】
第３回路１５０は分周回路１５１を備えており、第２回路１２０から伝送路１３１を介して入力したＣＬＫを分周した分周ＣＬＫを生成している。分周回路１５１は、第１回路１１０の分周回路１１１と同じ分周を行なう回路である。分周回路１５１が生成する分周ＣＬＫは、第３回路１５０の動作に用いられる。
【００３７】
第４回路１６０は分周回路１６１を備えており、第２回路１２０から伝送路１３２を介して入力したＣＬＫを分周した分周ＣＬＫを生成している。分周回路１６１は、第１回路１１０の分周回路１１１と同じ分周を行なう回路である。分周回路１６１が生成する分周ＣＬＫは、第４回路１６０の動作に用いられる。
【００３８】
本例では、第１回路１１０から第２回路１２０に分周回路のリセット信号が伝送路１３０を介して伝送され、第２回路１２０から第３回路１５０に分周回路のリセット信号が伝送路１３１を介して伝送され、第２回路１２０から第４回路１６０に分周回路のリセット信号が伝送路１３２を介して伝送される。
【００３９】
分周回路のリセット信号は、第１回路１１０の分周回路１１１と第２回路の分周回路１２１と第３回路１５０の分周回路１５１と第４回路の分周回路１６１とに入力され、全分周回路をリセットする。分周回路１１１、分周回路１２１、分周回路１５１、分周回路１６１は、リセット信号が入力されると、所定のタイミングでクロックＣＬＫの分周を開始する。
【００４０】
このように、本例でも、各伝送路でクロックＣＬＫとリセット信号とを伝送するようにしているため、伝送路において第１クロックであるクロックＣＬＫと第２クロックである分周ＣＬＫとのクロストークが発生することはなく、電子機器１００ｂの品質低下を防ぐことができる。
【符号の説明】
【００４１】
１００、１００ａ、１００ｂ…電子機器
１１０、１１０ａ…第１回路
１１１…分周回路
１１２…ＰＬＬ回路
１２０、１２０ａ…第２回路
１２１…分周回路
１２２…ＰＬＬ回路
１３０…伝送路
１３１…伝送路
１３２…伝送路
１５０…第３回路
１５１…分周回路
１６０…第４回路
１６１…分周回路
２００…電子機器
２１０…第１回路
２１１…分周回路
２２０…第２回路
２３０…伝送路
【技術分野】
【０００１】
本発明は、伝送路を介して第１回路から第２回路にクロックを伝送する電子機器に関する。
【背景技術】
【０００２】
半導体試験装置等の電子機器では、伝送路を介して第１回路から第２回路にクロックを伝送することがよく行なわれている。このとき、第１回路と第２回路とで、クロックを分周した分周クロックを使用し、相互に動作を行なうことも多い。
【０００３】
図５は、伝送路を介して第１回路から第２回路にクロックを伝送し、それぞれの回路で分周クロックを使用する従来の電子機器の構成例を示すブロック図である。本図に示すように、第１回路２１０と第２回路２２０とを備えた電子機器２００では、伝送路２３０を介して第１回路２１０から第２回路２２０にクロックＣＬＫが伝送される。
【０００４】
第１回路２１０は分周回路２１１を備えており、ＣＬＫを分周した分周ＣＬＫを生成している。分周ＣＬＫは、第１回路２１０の動作に用いられるのに加え、伝送路２３０を介して第２回路２２０に伝送され、第２回路２２０の動作にも用いられる。
【０００５】
図６は、第１回路２１０および第２回路２２０におけるＣＬＫと分周ＣＬＫの波形を示すタイミングチャートである。ここでは、分周回路２１１によりＣＬＫが４分周されるものとする。
【０００６】
伝送路２３０による遅延が発生するため、本図に示すように第２回路２２０における分周ＣＬＫは、第１回路２１０における分周ＣＬＫに対して伝送路遅延が発生するが、同一の分周ＣＬＫを用いているため、位相関係は一定である。したがって、図中の第１回路２１０の分周ＣＬＫと第２回路２２０の分周ＣＬＫとの伝送路遅延（位相差）Ａ、Ｂ、Ｃ…は、常に等しくなる。このため、第１回路２１０と第２回路２２０とにおいて、分周ＣＬＫを基準とした相互の動作を可能としている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２８６６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一般に、伝送路２３０は、複数本の信号線、コネクタ、基板回路等により構成されるが、配置の制約等により、ＣＬＫの信号線と分周ＣＬＫの信号線とが近接する場合がある。このような場合、ＣＬＫと分周ＣＬＫとの間でクロストークが発生してクロック波形が乱れ、ジッタ増加等の弊害が生じることがあり、電子機器の品質低下を招くおそれがあった。同様の問題は、分周ＣＬＫのみならず、ＣＬＫを逓倍した逓倍ＣＬＫをＣＬＫとともに伝送する場合にも生じていた。
【０００９】
そこで、本発明は、複数の回路間で伝送路を介して第１クロックを伝送し、それぞれの回路で第１クロックを分周あるいは逓倍した第２クロックを用いる電子機器において、第１クロックと第２クロックとの伝送路でのクロストークを防止することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の電子機器は、リセット信号に基づいて動作を開始し、第１クロックを分周／逓倍して第２クロックを生成する第１分周／逓倍回路を備えた第１回路と、伝送路を介して入力した前記リセット信号に基づいて動作を開始し、前記伝送路を介して入力した前記第１クロックを分周／逓倍して第２クロックを生成する第２分周／逓倍回路を備えた第２回路と、を含むことを特徴とする。
前記第１分周／逓倍回路と前記第２分周／逓倍回路とは、同じ分周比／逓倍比で分周／逓倍を行なうことができる。
【００１１】
本発明では、伝送路で第１クロックとリセット信号とを伝送するようにしているため、伝送路において第１クロックと第２クロックとのクロストークが発生することはなく、電子機器の品質低下を防ぐことができる。
【００１２】
なお、分周／逓倍回路は、例えば、分周回路、ＰＬＬ等を用いて構成することができる。
【発明の効果】
【００１３】
本発明によれば、複数の回路間で伝送路を介して第１クロックを伝送し、それぞれの回路で第１クロックを分周あるいは逓倍した第２クロックを用いる電子機器において、第１クロックと第２クロックとの伝送路でのクロストークを防止することができる。
【図面の簡単な説明】
【００１４】
【図１】伝送路を介して第１回路から第２回路にクロックを伝送し、それぞれの回路で分周クロックを使用する本実施形態の電子機器の構成例を示すブロック図である。
【図２】第１回路および第２回路におけるＣＬＫとリセット信号と分周ＣＬＫの波形を示すタイミングチャートである。
【図３】分周回路に代えてＰＬＬを用いた場合の電子機器の構成例を示すブロック図である。
【図４】第１回路からクロックＣＬＫを伝送された第２回路から、さらに並列に接続された第３回路、第４回路にクロックＣＬＫを伝送する電子機器の構成例を示すブロック図である。
【図５】伝送路を介して第１回路から第２回路にクロックを伝送し、それぞれの回路で分周クロックを使用する従来の電子機器の構成例を示すブロック図である。
【図６】第１回路および第２回路におけるＣＬＫと分周ＣＬＫの波形を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
本発明の実施の形態について図面を参照して説明する。図１は、伝送路を介して第１回路から第２回路にクロックを伝送し、それぞれの回路で分周クロックを使用する本実施形態の電子機器の構成例を示すブロック図である。
【００１６】
本図に示すように、第１回路１１０と第２回路１２０とを備えた電子機器１００では、伝送路１３０を介して第１回路１１０から第２回路１２０にクロックＣＬＫが伝送される。クロックＣＬＫは、第１クロックとして機能する。
【００１７】
第１回路１１０は分周回路１１１を備えており、ＣＬＫを分周した分周ＣＬＫを生成している。分周ＣＬＫは、第２クロックとして機能し、第１回路１１０の動作に用いられる。
【００１８】
第２回路１２０は分周回路１２１を備えており、第１回路１１０から伝送路１３０を介して入力したＣＬＫを分周した分周ＣＬＫを生成している。分周回路１２１は、第１回路１１０の分周回路１１１と同じ分周を行なう回路である。分周ＣＬＫは、第２クロックとして機能し、第２回路１２０の動作に用いられる。
【００１９】
本実施形態では、第１回路１１０から第２回路１２０に、分周ＣＬＫではなく、分周回路のリセット信号が、伝送路１３０を介して伝送される。分周回路のリセット信号は、第１回路１１０の分周回路１１１と第２回路１２０の分周回路１２１に入力され、両分周回路をリセットする。分周回路１１１および分周回路１２１は、リセット信号が入力されると、所定のタイミングでクロックＣＬＫの分周を開始する。本実施形態では、分周回路１１１、分周回路１２１ともリセット信号の解除状態を検出して所定時間経過後に分周を開始するものとする。
【００２０】
このように、本実施形態では、伝送路１３０でクロックＣＬＫとリセット信号とを伝送するようにしているため、伝送路１３０において第１クロックであるクロックＣＬＫと第２クロックである分周ＣＬＫとのクロストークが発生することはなく、電子機器１００の品質低下を防ぐことができる。
【００２１】
図２は、第１回路１１０および第２回路１２０におけるＣＬＫとリセット信号と分周ＣＬＫの波形を示すタイミングチャートである。本図に示すようにクロックＣＬＫは、伝送路１３０を介して第１回路１１０から第２回路１２０に伝送されるため、伝送路遅延が発生する。リセット信号も伝送路１３０を介して第１回路１１０から第２回路１２０に伝送されるため、伝送路遅延が発生する。
【００２２】
あるタイミングでリセット信号が入力され、解除されると、タイミングＡ後に第１回路１１０の分周回路１１１が分周を開始する。リセット信号は、回路動作の開始時に１回だけ発行すればよい。
【００２３】
このリセット信号は、第２回路１２０の分周回路１２１にも伝送路遅延分遅れて入力され、解除されてからタイミングＢ後に第２回路１２０の分周回路１２１が分周を開始する。
【００２４】
このとき、第１回路１１０内の分周ＣＬＫと第２回路１２０内の分周ＣＬＫとの位相差をａとすると、いずれの分周ＣＬＫとも共通のＣＬＫを元に生成しているため、以降の位相差ｂ…とも等しくなる。このため、第１回路１１０と第２回路１２０とにおいて、分周ＣＬＫを基準とした相互の動作を行なうことが可能となる。
【００２５】
また、第１回路１１０の分周回路１１１と第２回路１２０の分周回路１２１とで同特性の分周回路を用いるようにすれば、タイミングＡとタイミングＢとが一致することになり、第１回路１１０におけるクロックＣＬＫと分周ＣＬＫとの位相差と、第２回路１２０におけるクロックＣＬＫと分周ＣＬＫとの位相差とを等しくすることができるようになる。
【００２６】
なお、本発明は、分周回路を用いてクロックＣＬＫを分周するのみならず、ＰＬＬ（Phase Locked Loop）を用いてクロックＣＬＫを逓倍する場合にも適用することができる。図３は、分周回路に代えてＰＬＬを用いた場合の電子機器の構成例を示すブロック図である。
【００２７】
本図に示すように、第１回路１１０ａと第２回路１２０ａとを備えた電子機器１００ａでは、伝送路１３０を介して第１回路１１０ａから第２回路１２０ａにクロックＣＬＫが伝送される。
【００２８】
第１回路１１０ａはＰＬＬ回路１１２を備えており、ＣＬＫを逓倍した逓倍ＣＬＫを生成している。逓倍ＣＬＫは、第１回路１１０ａの動作に用いられる。
【００２９】
第２回路１２０ａはＰＬＬ回路１２２を備えており、第１回路１１０ａから伝送路１３０を介して入力したＣＬＫを逓倍した逓倍ＣＬＫを生成している。ＰＬＬ回路１２２は、第１回路１１０のＰＬＬ回路１１２と同じ逓倍を行なう。分周ＣＬＫは、第２回路１２０ａの動作に用いられる。
【００３０】
本例では、第１回路１１０ａから第２回路１２０ａに、ＰＬＬ回路のリセット信号が、伝送路１３０を介して伝送される。ＰＬＬ回路のリセット信号は、第１回路１１０ａのＰＬＬ回路１１２と第２回路のＰＬＬ回路１２２に入力され、両ＰＬＬ回路をリセットする。ＰＬＬ回路１１２およびＰＬＬ回路１２２は、リセット信号が入力されると、所定のタイミングでクロックＣＬＫの逓倍を開始する。
【００３１】
このように、本例でも、伝送路１３０でクロックＣＬＫとリセット信号とを伝送するようにしているため、伝送路１３０において第１クロックであるクロックＣＬＫと第２クロックである逓倍ＣＬＫとのクロストークが発生することはなく、電子機器１００ａの品質低下を防ぐことができる。
【００３２】
また、本発明は、第１回路から第２回路にクロックＣＬＫを伝送する場合のみならず、３個以上の回路を、直列または並列に連結した場合にも適用することができる。図４は、第１回路からクロックＣＬＫを伝送された第２回路から、さらに並列に接続された第３回路、第４回路にクロックＣＬＫを伝送する電子機器の構成例を示すブロック図である。
【００３３】
本図に示すように、第１回路１１０と第２回路１２０と第３回路１５０と第４回路１６０とを備えた電子機器１００ｂでは、伝送路１３０を介して第１回路１１０から第２回路１２０にクロックＣＬＫが伝送され、伝送路１３１を介して第２回路１２０から第３回路１５０にクロックＣＬＫが伝送され、伝送路１３２を介して第２回路１２０から第４回路１６０にクロックＣＬＫが伝送される。
【００３４】
第１回路１１０は分周回路１１１を備えており、ＣＬＫを分周した分周ＣＬＫを生成している。分周回路１１１が生成する分周ＣＬＫは、第１回路１１０の動作に用いられる。
【００３５】
第２回路１２０は分周回路１２１を備えており、第１回路１１０から伝送路１３０を介して入力したＣＬＫを分周した分周ＣＬＫを生成している。分周回路１２１は、第１回路１１０の分周回路１１１と同じ分周を行なう回路である。分周回路１２１が生成する分周ＣＬＫは、第２回路１２０の動作に用いられる。
【００３６】
第３回路１５０は分周回路１５１を備えており、第２回路１２０から伝送路１３１を介して入力したＣＬＫを分周した分周ＣＬＫを生成している。分周回路１５１は、第１回路１１０の分周回路１１１と同じ分周を行なう回路である。分周回路１５１が生成する分周ＣＬＫは、第３回路１５０の動作に用いられる。
【００３７】
第４回路１６０は分周回路１６１を備えており、第２回路１２０から伝送路１３２を介して入力したＣＬＫを分周した分周ＣＬＫを生成している。分周回路１６１は、第１回路１１０の分周回路１１１と同じ分周を行なう回路である。分周回路１６１が生成する分周ＣＬＫは、第４回路１６０の動作に用いられる。
【００３８】
本例では、第１回路１１０から第２回路１２０に分周回路のリセット信号が伝送路１３０を介して伝送され、第２回路１２０から第３回路１５０に分周回路のリセット信号が伝送路１３１を介して伝送され、第２回路１２０から第４回路１６０に分周回路のリセット信号が伝送路１３２を介して伝送される。
【００３９】
分周回路のリセット信号は、第１回路１１０の分周回路１１１と第２回路の分周回路１２１と第３回路１５０の分周回路１５１と第４回路の分周回路１６１とに入力され、全分周回路をリセットする。分周回路１１１、分周回路１２１、分周回路１５１、分周回路１６１は、リセット信号が入力されると、所定のタイミングでクロックＣＬＫの分周を開始する。
【００４０】
このように、本例でも、各伝送路でクロックＣＬＫとリセット信号とを伝送するようにしているため、伝送路において第１クロックであるクロックＣＬＫと第２クロックである分周ＣＬＫとのクロストークが発生することはなく、電子機器１００ｂの品質低下を防ぐことができる。
【符号の説明】
【００４１】
１００、１００ａ、１００ｂ…電子機器
１１０、１１０ａ…第１回路
１１１…分周回路
１１２…ＰＬＬ回路
１２０、１２０ａ…第２回路
１２１…分周回路
１２２…ＰＬＬ回路
１３０…伝送路
１３１…伝送路
１３２…伝送路
１５０…第３回路
１５１…分周回路
１６０…第４回路
１６１…分周回路
２００…電子機器
２１０…第１回路
２１１…分周回路
２２０…第２回路
２３０…伝送路
【特許請求の範囲】
【請求項１】
リセット信号に基づいて動作を開始し、第１クロックを分周／逓倍して第２クロックを生成する第１分周／逓倍回路を備えた第１回路と、
伝送路を介して入力した前記リセット信号に基づいて動作を開始し、前記伝送路を介して入力した前記第１クロックを分周／逓倍して第２クロックを生成する第２分周／逓倍回路を備えた第２回路と、
を含むことを特徴とする電子機器。
【請求項２】
前記第１分周／逓倍回路と前記第２分周／逓倍回路とは、同じ分周比／逓倍比で分周／逓倍を行なうことを特徴とする請求項１に記載の電子機器。
【請求項１】
リセット信号に基づいて動作を開始し、第１クロックを分周／逓倍して第２クロックを生成する第１分周／逓倍回路を備えた第１回路と、
伝送路を介して入力した前記リセット信号に基づいて動作を開始し、前記伝送路を介して入力した前記第１クロックを分周／逓倍して第２クロックを生成する第２分周／逓倍回路を備えた第２回路と、
を含むことを特徴とする電子機器。
【請求項２】
前記第１分周／逓倍回路と前記第２分周／逓倍回路とは、同じ分周比／逓倍比で分周／逓倍を行なうことを特徴とする請求項１に記載の電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１９０３８４（Ｐ２０１２−１９０３８４Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５５１０１（Ｐ２０１１−５５１０１）
【出願日】平成２３年３月１４日（２０１１．３．１４）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１４日（２０１１．３．１４）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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