【課題】入力クロックから異なる分周比の複数の出力クロック信号を出力するとき、出力クロック信号全てが変化しない期間を無くす。
【解決手段】クロック生成回路は、半導体集積回路のエミュレーション用である。クロック生成回路は、同じ入力クロック信号を異なる分周比で分周する複数のクロック分周回路２７０〜２９０と、複数のクロック分周回路２７０〜２９０に接続された最小値選択部２３６とを具備する。複数のクロック分周回路２７０〜２９０の各々は、クロック間隔取得部２３５とスキップ部２３７とを備える。クロック間隔取得部２３５は、分周後の出力クロック信号における現在の状態から次の状態変化までの状態変化間隔を求める。最小値選択部２３６は、複数のクロック分周回路２７０〜２９０で求められた複数の状態変化間隔のうちから最小値を選択する。スキップ部２３７は、選択された最小値の分だけ出力クロック信号を進ませる。 （もっと読む）

【課題】クロック信号が切り替えられた際の不具合の発生を低減する。
【解決手段】本発明に係るタイマ回路１１０は、入力クロック信号１１５を用いてカウント値１３４をカウントするカウンタ１２３と、入力クロック信号１１５が変更された際に、基準値１３５として第３設定値１３３を選択する選択部１２５と、カウント値１３４が基準値１３５分変化したタイミングで変化するタイマ出力信号１１６を生成する比較部１２７と、現在のカウント値より大きい値を第３設定値１３３として演算する第３設定値演算部１２４とを備える。 （もっと読む）

【課題】ＣＰＵに供給するクロック信号の周波数に関わらず、周辺回路に所定の周波数のクロック信号を供給することができるクロック信号生成回路及びクロック信号生成方法を提供する。
【解決手段】本発明にかかるクロック信号生成回路は、ＣＰＵに入力される第１クロック信号から、周辺回路に入力される所定の周波数を有する第２クロック信号を生成する。外部から入力される逓倍比及び分周比のうち少なくとも１に基づき、発振子が出力するクロック信号から入力される第１クロック信号を生成する第１クロック生成部と、第１クロック信号から第２クロックを作成するための基準値を算出する基準値算出部と、第１クロック信号のカウント値と基準値との比較結果に基づき、第２クロックを生成する第２クロック生成部とを有し、基準値算出部は、逓倍比及び分周比のうち少なくとも１つが変更され第１のクロック信号の周波数が変更されると、基準値を再度算出する。 （もっと読む）

【課題】複数の回路間で伝送路を介して第１クロックを伝送し、それぞれの回路で第１クロックを分周あるいは逓倍した第２クロックを用いる電子機器において、第１クロックと第２クロックとの伝送路でのクロストークを防止する。
【解決手段】リセット信号に基づいて動作を開始し、第１クロックを分周／逓倍して第２クロックを生成する第１分周／逓倍回路を備えた第１回路と、伝送路を介して入力したリセット信号に基づいて動作を開始し、伝送路を介して入力した第１クロックを分周／逓倍して第２クロックを生成する第２分周／逓倍回路を備えた第２回路と、を含むことを特徴とする電子機器。 （もっと読む）

【課題】複数の周辺回路を備えたプロセッサ、半導体集積回路装置及びプロセッサシステムの処理能力を低下させることなく、消費電流を低減するプロセッサ、半導体集積回路装置及びプロセッサシステムを提供する。
【解決手段】プロセッサコア２と、プロセッサコア２からの命令に応答して所定の処理を実行する周辺回路３−１，３−２とを備えるプロセッサ７において、各周辺回路３−１，３−２は、プロセッサコア２からの命令に基づいて第１の全処理サイクル数を算出する算出部１００と、比較部３００からの分周比に基づいて、クロック信号を分周して出力するクロック発生部４００と、第１の全処理サイクル数を、他の周辺回路の算出部１００によって算出される上記他の周辺回路の第２の全処理サイクル数と比較して、当該比較結果に基づいて、当該周辺回路の処理終了時刻が上記他の周辺回路の処理終了時刻に近づくように上記分周比を発生する比較部３００とを備えて構成される。 （もっと読む）

【課題】 複数のクロックの分周比を同時に切り替えることで、クロック分周回路が搭載されるシステムの性能を向上する。
【解決手段】 クロック分周回路は、クロックの分周比を外部より設定可能な複数の分周器、プリセットレジスタ群およびセレクタを有している。プリセットレジスタ群は、複数の分周器に設定する分周比を格納する。セレクタは、プリセットレジスタ群の内、１つのプリセットレジスタを選択し、選択したプリセットレジスタに格納されている分周比を複数の分周器に与える。セレクタの選択動作により複数のクロックの分周比を同時に切り替えることができ、クロック分周回路が供給される回路ブロックの動作効率を向上できる。 （もっと読む）

【課題】クロック分周回路において動作電圧を低下させて消費電力を削減すること。
【解決手段】クロック分周回路は、入力クロック信号をカウントしてＤ進カウント値とするカウンタと、出力クロック信号をカウントしてＮ進カウント値とするカウンタと、出力クロック信号と出力クロックの最小周期と出力クロックの半周期精度差分とＤ進カウント値とＮ進カウント値とから立ち上がり及び立ち下がりトグルイネーブル信号を求めるトグル位置解析部と、入力クロック信号の立ち上がりエッジにおいて立ち上がりトグルイネーブル信号に応じてトグルする第１のフリップフロップと、入力クロック信号の立ち下がりエッジにおいて立ち下がりトグルイネーブル信号に応じてトグルする第２のフリップフロップと、第１及び第２のフリップフロップの出力の間における排他的論理和を求めて出力クロックする排他的論理和回路と、を備えている。 （もっと読む）

【課題】複数のプロセッサを備えたプロセッサシステムの消費電力を処理能力を低下させることなく低減する。
【解決手段】命令解析部４０２は記憶部１００に記憶されている所定量の一連の命令コードを先読みして解析し、各命令がＣＰＵ１０３とＨＷＥ１０４で並列に実行可能な場合に、標準実行時間推定部４０３、換算実行時間算出部４０４が標準実行時間の推定、換算実行時間の算出をし、割り当て・クロック周波数決定部４０５はＣＰＵ１０３およびＨＷＥ１０４を最高クロック周波数で動作させた場合に待ち時間が生じる方に最高クロック周波数よりも低い周波数のクロック信号を供給することにより消費電力が最小になるようにプロセッサの割り当て、クロック周波数を決定し、クロック制御部１０６は出力するクロック信号の周波数を切り替え、命令割り当て制御部１０２は命令コードをＣＰＵ１０３等に転送して実行させる。 （もっと読む）

【課題】高速で動作する半導体装置において求められるクロック整列トレーニング動作を提供すること。
【解決手段】システムクロック及びデータクロックを受信するクロック入力部３００と、データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて、それを反転するか否かを決定するクロック分周部３２０と、データ分周クロックに応じて、各々所定大きさの位相差を有する複数の多重位相データ分周クロックを生成する位相分割部３３０と、データ分周クロックがトグルするか否かによって、分周制御信号の論理レベル変動可能期間を調整する論理レベル変動制御部３９０と、論理レベル変動可能期間に多重位相データ分周クロックのうち、所定の選択クロックの位相を基準としてシステムクロックの位相を検出して、分周制御信号のレベルを決定する第１の位相検出部３５０とを備える。 （もっと読む）

【課題】消費電力の少ないストレージ装置を提供する。
【解決手段】ストレージ装置は、データを一時的に格納するメモリ１３と、磁気記録媒体１６と、外部からメモリ１３と磁気記録媒体１６へのアクセスを指示するコマンドを取得する外部インターフェイス１１と、コマンドを実行するプロセッサ１９とで構成される。プロセッサ１９は、記録媒体とメモリの間のデータ転送を考慮してメモリクロックを適切に制御し、メモリによる消費電力を低減する。 （もっと読む）

【課題】入力クロック信号の立ち下がりの際に、出力クロック信号の立ち上げを可能とし、入力クロック信号を任意の有理数で表わされる分周比にて分周した出力クロック信号を得ること。
【解決手段】本発明は、演算器１１、演算器１２ａ、比較器１０８とを少なくとも備える。分子設定値１１２を分母設定値１１１で除した値である分周比で入力クロック信号１０９を分周する。演算器１１は、入力クロック信号１０９に同期して入力信号の値を記録する。そして、生成した演算器出力値１２０を入力クロック信号１０９に応じて出力する。演算器１２ａは、演算器出力値１２０を出力する。比較器１０８は、演算器出力値１２０が分子設定値１１２と比較してハイ信号またはロウ信号を出力クロック信号１２１として出力する。演算器出力値１２０は帰還して演算器１１に入力される。 （もっと読む）

【課題】装置のクロック信号を停止させることなく消費電力を低減する。
【解決手段】ＣＰＵ及びメモリを含む情報処理装置であって、基準クロック信号を発生するクロック発生部と、基準クロック信号に基づく第１のクロック周波数をＣＰＵに設定するＣＰＵクロック設定部と、基準クロック信号に基づく第２のクロック周波数にてＣＰＵ及びメモリ間の接続を制御するバス制御部と、第１及び第２の各クロック周波数間の比率を制御する制御信号をＣＰＵ及びメモリの動作に応じてＣＰＵクロック設定部及びバス制御部に供給するクロック制御部とを備え、メモリは、ＣＰＵからのデータ要求に応じたバースト転送を行い且つバースト転送期間中を示すバースト信号をクロック制御部へ供給するバースト処理部を有し、クロック制御部は、バースト信号を受けたとき、第１のクロック周波数を、バースト転送しない時よりも低下させる制御信号をＣＰＵクロック設定部に出力する。 （もっと読む）

【課題】分周回路において消費電流を削減することを課題とする。特に、多段の分周回路において消費電流を削減すること課題とする。
【解決手段】多段の分周回路１００では、初段ほど入力される信号の周波数が高く、後段ほど入力される信号の周波数は低くなる。よって、高い周波数の信号が入力される分周回路に対応する基本セル（Ｄ１）から優先的に配置し、配線接続を行う。つまり、高い周波数の信号が入力される配線を、より低い周波数の信号が入力される配線と比較して、配線長が短く、他の配線との交差が少なくなるように、即ち配線の寄生容量、寄生抵抗が小さくなるように、多段の分周回路に対応する複数の基本セルをレイアウトする。 （もっと読む）

【課題】動作周波数の制御を行い、好適に消費電力の低減を行うと同時に、ＤＭＡ転送処理については処理性能を高く維持することができる情報処理装置を提供する。
【解決手段】ＣＰＵ４６と、所定の動作周波数のクロック信号を供給するクロック供給手段５１と、ＣＰＵ４６のアイドル率を一定時間毎に取得するＣＰＵアイドル率取得手段５３と、ＣＰＵアイドル率取得手段５３により取得されたアイドル率に基づき、クロック供給手段５１から供給されるクロック信号の動作周波数を決定するクロック制御手段５２と、クロック信号に同期してＤＭＡ転送を実行するＤＭＡ転送手段４７とを備えた。クロック制御手段５２は、ＤＭＡ転送実行中であるか否かを判定し、ＤＭＡ転送実行中ではないと判定した場合には、動作周波数をアイドル率に基づき決定された動作周波数に制御し、ＤＭＡ転送実行中であると判定した場合には、動作周波数を所定の周波数に制御する。 （もっと読む）

【課題】各モジュールに供給するクロックの周波数を必要に応じて可変調整するクロック供給装置を提供する。
【解決手段】異なる周波数のクロックを切り替えて出力するクロック出力部と、クロック出力部からのクロックを各モジュールに分配して供給するクロック分配部と、クロック出力部からのクロックの周波数を切り替えさせるクロック切替制御部と、を備える。クロック切替制御部は、クロック要求パターン判定部を備える。クロック要求パターン判定部は、監視対象モジュールから出力されるクロック要求信号のパターンが予め設定された条件パターンを満たしている場合には、クロック出力部に対してクロック周波数を低速に下げる制御信号を出力する。 （もっと読む）

【課題】外部発振子を用いずとも、継続して逓倍クロック信号を生成出力できるクロック信号出力回路を提供する。
【解決手段】記憶用メモリ１２に、基準クロック信号ＰＲＥＦの周期をリングオシレータ１及び周期カウンタ５によりカウントしたデータを記憶させ、クロック信号出力回路１１は、セレクタ１３を介すことで、除算器７及びシステムクロック生成部９が記憶用メモリ１２に記憶させたデータに基づいて演算処理を行い、逓倍クロック信号を生成して出力する。したがって、外部発振子３を発振動作させて基準クロック信号を常時得る必要がなくなる。 （もっと読む）

【課題】大きな回路規模を必要とすることなく、入力クロック信号の有理数分周と出力クロック信号の位相調整とを同時に行う。
【解決手段】遅延指示値算出回路１０１により、入力クロック信号のサイクルごとにＭ−Ｎを累積的に加算した値からなる遅延指示値Ｋであって、かつ遅延指示値ＫがＮ以上となった場合にはＫからＮを減算した値となる遅延指示値Ｋを求め、出力クロック信号に対する位相制御を示す位相調整信号３０に応じて遅延指示値Ｋの値を増減する。制御値出力回路１０２により、遅延指示値Ｋに基づいて入力クロック信号の１サイクル当たりの単位遅延量のＫ／Ｎの遅延量に対応する遅延制御値１０４を算出する。可変遅延回路２００により、遅延制御値１０４に基づいて入力クロック信号に所定の遅延量を与えることにより出力クロック信号を生成して出力する。 （もっと読む）

【課題】消費電力と劣化を低減する。
【解決手段】集積回路にクロック信号を分配する装置１００、方法が提供される。低速モード動作において、周期ごと、少なくとも、異なる第１、第２オン時間を有する第１、第２オンパルスを含み、第１、第２オン時間の合計が、各周期のオフ時間の合計と略等しい第１クロック信号２００が生成される。分配クロック信号２０４それぞれを生成する複数の最終段のバッファ回路１７が終点である分配ツリー１６を介して第１クロック信号２００が分配される。分配クロック信号２０４それぞれから、集積回路の少なくとも一部に供給すべき対応する第２クロック信号２０２が生成される。 （もっと読む）

【課題】本発明は、クロックを数多く変更可能で、ＬＳＩのクロック入力用のピン数を大幅に削減でき、クロックが安定したら自動的に信号入力用のピンに変更できる入出力端子共用クロック周波数選択発振回路を提供することを目的とする。
【解決手段】選択信号が入力されることで選択信号に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示すロック信号を出力するＰＬＬ発振回路２と、入力手段を介して入力される入力信号を保持しＰＬＬ発振回路２に選択信号として出力するフリップフロップと、入力手段とフリップフロップとの間に設けられ該入力手段からの入力信号をフリップフロップへ伝達すると共に、ＰＬＬ発振回路２からのロック信号が入力されると入力手段からの信号をＩ／Ｏ制御回路４へ伝達するよう切換えるＩ／Ｏ切換え回路３とを備えたことを特徴とする。 （もっと読む）