電子素子内蔵型印刷回路基板
【課題】コア基板のキャビティ加工方法を提供する。
【解決手段】本発明に係るコア基板のキャビティ加工方法は、コア基板の一面に回路パターンにより区画される第１加工領域を形成する工程と、コア基板の他面に回路パターンにより区画される第２加工領域を形成する工程と、コア基板の一面から第１加工領域を全て除去してキャビティを加工する工程と、を含む。
【解決手段】本発明に係るコア基板のキャビティ加工方法は、コア基板の一面に回路パターンにより区画される第１加工領域を形成する工程と、コア基板の他面に回路パターンにより区画される第２加工領域を形成する工程と、コア基板の一面から第１加工領域を全て除去してキャビティを加工する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコア基板のキャビティ加工方法に関する。
【背景技術】
【０００２】
基板内に電子素子が内蔵されるエンベデッド基板を製造するためには、基板内に電子素子を内蔵するための空間としてキャビティを加工しなければならない。基板にキャビティを加工する方法としては、機械的加工であるＣＮＣドリルや、金型を用いたパンチング法、そしてレーザードリル（ＣＯ２レーザーまたはＹＡＧレーザー）を用いた方法などを用いることができる。
【０００３】
この中、機械的加工方式は、キャビティの大きさの精度が低く、基板との機械的摩擦によりキャビティの内壁にバリ（Burr）、クラック（Crack）、白化などの潜在的不良が顕在化する可能性があるため、レーザードリルを用いた加工方法が用いられる場合が多い。
【０００４】
従来方式によれば、コア基板に回路を形成した後、露出した絶縁層に直接レーザードリル加工してキャビティを形成する。この場合、露出した絶縁層は、レーザービームにより除去されてキャビティが形成されるが、実際にキャビティが形成される領域以外の絶縁層までレーザービームにより損傷（変形）を受けることになる。また、レーザービームのマスクの形状が、そのまま絶縁層の表面に転写されてキャビティの大きさの精度を低下させるという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
こうした従来技術の問題点に鑑み、本発明は、キャビティの形状を正確に形成することができるコア基板のキャビティ加工方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、コア基板の一面に回路パターンにより区画される第１加工領域を形成する工程と、上記コア基板の他面に回路パターンにより区画される第２加工領域を形成する工程と、上記コア基板の一面から上記第１加工領域を全て除去してキャビティを加工する工程と、を含むコア基板のキャビティ加工方法が提供される。
【０００７】
上記第２加工領域は上記第１加工領域よりも広く形成されることができ、このとき、上記第１加工領域の中心と上記第２加工領域の中心とは同一垂直線上に位置することができる。また、上記第１加工領域と上記第２加工領域はほぼ同様の形状であってもよい。
【発明の効果】
【０００８】
本発明の実施例によれば、キャビティの形状を正確に形成することができる。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図２】本発明の一実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図３】本発明の一実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図４】本発明の他の実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図５】本発明の他の実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図６】層間ずれが発生した場合を示す図面である。
【図７】本発明の他の実施例によりキャビティの加工されたコア基板に電子素子が内蔵されている状態を示す図面である。
【図８】本発明の他の実施例に係るコア基板のキャビティ加工方法による第１加工領域と第２加工領域を示す平面図である。
【図９】電子素子と絶縁層が積層された状態における応力評価のためのモデリング図面である。
【図１０】絶縁層の厚さによって変化する応力を示すグラフである。
【図１１】絶縁層の厚さによって変化する反りの程度を示すグラフである。
【図１２】本発明の一実施例に係る電子素子内蔵型印刷回路基板を示す断面図である。
【図１３】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１４】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１５】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１６】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１７】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１８】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１９】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【発明を実施するための形態】
【００１１】
本発明は多様な変換を加えることができ、様々な実施例を有することができるため、本願では特定実施例を図面に例示し、詳細に説明する。しかし、これは本発明を特定の実施形態に限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変換、均等物及び代替物を含むものとして理解されるべきである。本発明の説明において、係る公知技術に対する具体的な説明が本発明の要旨をかえって不明瞭にすると判断される場合、その詳細な説明を省略する。
【００１２】
以下、本発明に係るコア基板のキャビティ加工方法の好ましい実施例を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同一の図面番号を付し、これに対する重複説明は省略する。
【００１３】
図１から図３は、本発明の一実施例に係るコア基板のキャビティ加工方法を示す図面である。図１から図３を参照すると、コア基板１０、第１加工領域Ａ１、第２加工領域Ａ２、回路パターン１２、ビア１４、絶縁体１６、レーザービームＬが示されている。
【００１４】
先ず、図１に示すように、コア基板１０の一面、より具体的には絶縁体１６の一面に回路パターン１２により区画される第１加工領域Ａ１を形成する。ここで、第１加工領域Ａ１とは、レーザービームが直接照射される絶縁体１６の一側表面をいう。このような第１加工領域Ａ１は、絶縁体１６の表面に形成された回路パターン１２により区画される。すなわち、回路パターン１２でカバーされていない領域である露出部分が第１加工領域Ａ１となる。
【００１５】
絶縁体１６の一面に回路パターン１２を形成する方法としては、サブトラクティブ法（subtractive process）、アディティブ法（additive process）、インクジェット法（ink jet process）など様々な方法を用いることができる。
【００１６】
一方、絶縁体１６の他面に、回路パターン１２により区画される第２加工領域Ａ２を形成する。第２加工領域Ａ２は、第１加工領域Ａ１と同様に、絶縁体１６の下面に形成される回路パターン１２により区画される部分であって、コア基板１０の下面に形成された回路パターン１２でカバーされていない領域である露出部分である。本実施例では、第２加工領域Ａ２は、第１加工領域Ａ１と対称に形成される。具体的に、第１加工領域Ａ１と第２加工領域Ａ２は絶縁体１６を中心に対称位置に、同一大きさ及び同一形状に形成される。
【００１７】
その他、絶縁体１６の上下面に形成される回路パターン１２は、絶縁体１６を貫通するビア１４により互いに電気的に接続されることができる。
【００１８】
このように第１加工領域Ａ１と第２加工領域Ａ２を形成した後に、図２に示すように、レーザービームＬを用いてコア基板１０の一面から第１加工領域Ａ１を全て除去してキャビティを加工する。このようにキャビティを加工すると、図３に示すように、キャビティの形状が回路パターン１２により区画されるため、最初に設計した形状及び大きさＷを有するキャビティを安定して確保することができる。すなわち、キャビティの大きさが回路パターン１２により決定されることになる。これによって、キャビティの大きさの精度を向上させることができ、キャビティの内壁及び表面の加工品質も向上させることができる。図３には、回路パターン１２により矩形の加工領域が区画され、それによって、四角柱状のキャビティが形成されたことが示されている。
【００１９】
図４から図６は、本発明の他の実施例に係るコア基板１０のキャビティ加工方法を示す図面である。本実施例は、上述した実施例と比較して場合、第２加工領域Ａ２が第１加工領域Ａ１よりも広く形成される点が異なっている。以下では、上述した実施例との相違点を中心に説明する。
【００２０】
本実施例によれば、図４に示すように、第２加工領域Ａ２が第１加工領域Ａ１よりも広く形成される。図４には、第１加工領域Ａ１が「Ｗ１」の大きさを有し、第２加工領域Ａ２が「Ｗ２」の大きさを有することが示されている。
【００２１】
このように、第２加工領域Ａ２を第１加工領域Ａ１より大きく設計して形成すると、コア基板１０の上下面に回路パターン１２ａ，１２ｂを形成する過程で層間ずれが生じても、このずれによるキャビティの縮小を防止できるため、所望する大きさのキャビティを正確に加工することができる。図５には、レーザービームＬを用いてキャビティを加工する方法が示されている。
【００２２】
図６は、層間ずれによりキャビティの大きさが縮小された場合を示している。図６に示すように、コア基板１０の上下回路パターン１２間にずれが生じる場合、キャビティの傾斜により、設計時のキャビティの大きさＷ１よりも小さい大きさＷ３を有するキャビティが形成される。すなわち、電子素子２０が内蔵される空間が縮小されてしまうことになる。
【００２３】
このような問題を解決するために、本実施例によれば、第２加工領域Ａ２を第１加工領域Ａ１よりも大きく形成することにより、図７に示すように、ずれが生じても第１加工領域Ａ１と第２加工領域Ａ２との大きさの差によりずれが補正可能となり、設計時のキャビティの大きさを確保することができる。
【００２４】
一方、回路パターン１２ａ，１２ｂのずれは、Ｘ−Ｙ全方向に亘って生じる可能性があり、これを十分に補完するために、第１加工領域Ａ１の中心と第２加工領域Ａ２の中心とを同一垂直線上に位置させることができる。図８の（ａ）は、第１加工領域Ａ１の中心と第２加工領域Ａ２の中心が重なっていることを示している。
【００２５】
さらに、第１加工領域Ａ１と第２加工領域Ａ２とを同一形状にすることにより、回路パターン１２ａ，１２ｂが全方向にずれることをより十分に補完することもできる。図８の（ａ）及び（ｂ）は、第１加工領域Ａ１と第２加工領域Ａ２が両方とも正四角形状を有する場合を示している。
【００２６】
次に、本発明の他の実施形態に係る電子素子内蔵型印刷回路基板について説明する。
【００２７】
図９は、電子素子及び絶縁層が積層された状態における応力評価のためのモデリング図面であり、図１０は、絶縁層の厚さによって変化する応力を示すグラフであり、図１１は、絶縁層の厚さによって変化する反り程度を示すグラフであり、図１２は本発明の好ましい一実施例に係る電子素子内蔵型印刷回路基板を示す概念図である。
【００２８】
本実施例では、繰り返し熱応力環境下でも、反り現象が最小化になる超薄型、高信頼性の電子素子内蔵型印刷回路基板を実現するために、幾何学的に対称構造となる電子素子の内蔵構造と、このための電子素子の内蔵方法を特徴とする。基板の熱応力環境下での反り現象は、用いられる資材の熱膨張係数（ＣＴＥ）、弾性係数（Young's modulus）、ポアソン比（Poisson ratio）などの物性値と幾何学的因子（Geometric factor）により決定される。これを計算するために、図９のような印刷回路基板モデルを例に挙げると、中心軸（Neutral Line）は式（１）のように表される。
【数１】
（式中、ＥＩは電子素子の弾性係数、ｔＩは電子素子の厚さ、Ｅｄは絶縁層の弾性係数（Ｐａ）、ｔｄは絶縁層の厚さ、ｔは基板の全体厚さ（＝ｔｄ＋ｔＩ）である。）
【００２９】
式（１）から計算される基板の曲げモーメント（bending moment、Ｍ；単位：Ｎｍ）及び水平荷重（normal force、Ｎ；単位：Ｎ）は式（２）のように表される。
【数２】
（式中、ＥＩは電子素子の弾性係数、ｔＩは電子素子の厚さ、αＩは電子素子の熱膨張係数、Ｅｄは絶縁層の弾性係数（Ｐａ）、ｔｄは絶縁層の厚さ、αｄは絶縁層の熱膨張係数（ｍ／Ｋ）、ΔＴは温度変化（Ｋ）、ｗは基板の幅である。）
【００３０】
式（２）から計算される構成行列（Compliance matrix）は式（３）のようになる。
【数３】
【００３１】
式（３）から計算される剛性行列（Stiffness matrix）は式（４）のようになる。
【数４】
【００３２】
式（４）から計算されるＡＢＤ行列（ABD matrix）は式（５）のようになる。
【数５】
【００３３】
式（５）から計算される基板の変形率（strain）と曲率（curvature）はそれぞれ式（６）の行列により得ることができる。
【数６】
【００３４】
式（６）の計算から得られた応力評価（Stress Evaluation）の結果は、式（７）のようになる。
【数７】
【００３５】
これをグラフに表すと図１０のようになる。具体的に、図１０は、電子素子の厚さを１００μｍに固定したとき、絶縁層の厚さによって変化する基板の上部（top）と下部（bottom）における応力変化を示したものである。
【００３６】
また、反りの程度を基準として絶縁層の厚さに対する電子素子の厚さの依存性で計算した結果をグラフに表すと図１１のようになる。具体的に、図１１は、電子素子の厚さをそれぞれ５０μｍ及び１００μｍに固定したとき、絶縁層の厚さによって変化する基板の反りの程度を示したものである。
【００３７】
図１１において、絶縁層の厚さが５０μｍであるとき、ＩＣの厚さが５０μｍである場合の反りは約０．２６ｍｍであり、ＩＣの厚さが１００μｍで、２倍増加した場合の反りは約０．０９ｍｍであって約１／３に減少することから、基板の反り現象は絶縁層の厚さよりも電子素子の厚さに大きく依存していることが分かる。これにより、幾何学的に非対称的な構造を有する印刷回路基板において電子素子の薄型化に伴って基板全体の厚さを薄くすることはできないほど反り現象が増大すると予想される。
【００３８】
これを解決するために、電子素子を基板の絶縁層に対して中央に位置させることにより幾何学的対称性を与えて反りを最小化しなければならない。したがって、本実施例では、電子素子内蔵型印刷回路基板に幾何学的対称性を与えることにより、繰り返し熱応力環境下でも反りが最小化になる超薄型、高信頼性の電子素子内蔵型印刷回路基板を実現することができる。
【００３９】
図１２は本発明の一実施例に係る電子素子内蔵型印刷回路基板１００を示す断面図である。本実施例に係る電子素子内蔵型印刷回路基板１００は、図１２に示すように、キャビティ１１６が形成されたコア基板１１０と、上記キャビティ１１６にフェースアップ（face-up）方式で内蔵され、表面に電極１２２が形成された電子素子１２０と、コア基板１１０の上面に積層された第１絶縁層１３０ａと、上記コア基板１１０の下面に積層され、上記第１絶縁層１３０ａと同一厚さを有する第２絶縁層１３０ｂと、を含む。ここで、電極１２２の厚さを含む上記電子素子の厚さｂは、コア基板１１０の厚さと同一である。
【００４０】
ここで、「同一」とは、数学的に完全一致のみを意味するのみならず、設計誤差、製造誤差、測定誤差などを鑑みて実質的に同一であることを意味する。以下、本明細書における他の寸法及び位置などを「同一」という場合も同様である。
【００４１】
本実施例に係る電子素子内蔵型印刷回路基板１００は、内蔵される電子素子１２０を中心に対称構造に設計・製造されるため、基板の反りを最小化することができる構造である。さらに、電極１２２の厚さを含む電子素子１２０の厚さｂを、コア基板１１０の厚さと同一に設計することにより、コア基板１１０自体の対称性を確保することができ、その結果、電子素子１２０が内蔵されたコア基板１１０の反りを最小化することができる。すなわち、コア基板１１０の上下対称性を実現するにおいて、電子素子１２０の表面に形成される電極１２２の厚さまで考慮してコア基板１１０自体の対称性を最大限に確保することである。このような対称構造によれば、印刷回路基板及びそれに内蔵される電子素子１２０の厚さが薄型化するに伴って反りが増大する危険性を低減させることが可能性となる。
【００４２】
また、コア基板１１０に内蔵される電子素子１２０をフェースアップ方式で実装することにより、回路の位置合わせ精度を容易に高めることができる。実際に、印刷回路基板において上面と下面の位置合わせ精度の差は少なくとも２０μｍ〜５０μｍ程度発生するが、本実施例のように、フェースアップ方式で電子素子１２０を内蔵することにより、電極１２２が上部に位置して、電子素子の電極と基板回路の位置合わせ精度を改善することができる。
【００４３】
コア基板１１０の表面に内層回路１１４ａ，１１４ｂが形成される場合、電極１２２の厚さを含む電子素子１２０の厚さｂを、内層回路１１４ａ，１１４ｂの厚さを含むコア基板１１０の厚さａと同一に設計することもできる。
【００４４】
一方、電子素子１２０の水平方向の両側面からキャビティ１１６の内壁までの距離の和は、少なくとも６０μｍ以上にしなければならない。キャビティ１１６は穿孔やレーザーなどで加工し、また電子素子１２０の場合もダイシング過程でチッピング（Chipping）が発生することがあるため、距離の基準はそれぞれの凹凸の界面における最外郭線を基準とする。
【００４５】
電子素子１２０と内壁との間隔は、設計値を基準として片側３０μｍ程度が最小値であるが、実際には、設備のトレランス（Tolerance）のために電子素子１２０が一側内壁に接する場合も発生する。したがって、図１２の「ｃ」と「ｄ」の各範囲は、０〜６０μｍ程度の値を有することができ、「ｃ＋ｄ」の値が６０μｍ以上になることがよい。
【００４６】
片側の距離を５０μｍ以下に設計した場合は、電子素子１２０がキャビティ１１６に完全に収容されず、一側内壁に乗り上げた状態となり、シミュレーションと実測データによれば、キャビティ１１６が大きくなるほど、基板の反り現象は低減する傾向があった。ただし、キャビティ１１６が広くなりすぎると、回路空間を確保しにくくなる問題があるため、「ｃ＋ｄ」の最大値は１６０μｍ以下にすることがよい。
【００４７】
以上では、本発明の一実施例に係る電子素子内蔵型印刷回路基板の構造について説明したが、以下では上記電子素子内蔵型印刷回路基板を製造する方法について図１３から図１９を参照して説明する。本発明の一実施例に係る電子素子内蔵型印刷回路基板の構造は、上述した通りであるため、以下では構造的な特徴に関する説明は省略し、製造工程を中心に説明する。
【００４８】
先ず、図１３に示すように、コア基板１１０を用意する。コア基板１１０の表面には内層回路１１４ａ，１１４ｂを形成してもよく、この場合、コア基板１１０の上下面はビア１１２を介して電気的に接続することになる。
【００４９】
次に、図１４に示すように、コア基板１１０にキャビティ１１６を形成する。キャビティ１１６は、後で電子素子１２０が内蔵される領域であって、内蔵される電子素子１２０の大きさや形状を考慮して適切な大きさ及び形状に加工される。コア基板１１０にキャビティ１１６を加工するために、機械的ドリルまたはレーザードリルなどを用いることができる。
【００５０】
その後、図１５に示すように、コア基板１１０の下面に接着層１４０を付着する。キャビティ１１６が形成されたコア基板１１０の下面に接着層１４０を付着すると、キャビティ１１６の下面は接着層１４０により遮蔽される。
【００５１】
次に、図１６に示すように、キャビティ１１６の露出している接着層１４０の表面に電子素子１２０をフェースアップ方式で付着し、その後、図１７に示すように、コア基板１１０の上面に第１絶縁層１３０ａを積層して電子素子１２０をカバーする。コア基板１１０の上面に積層される第１絶縁層１３０ａにより、電子素子１２０が内蔵されたキャビティ１１６の内部も充填される。
【００５２】
その後、図１８に示すように、コア基板１１０の下面に付着された接着層１４０を除去し、コア基板１１０の下面に第２絶縁層１３０ｂを積層する。
【００５３】
次に、図１９に示すように、第１絶縁層１３０ａ及び第２絶縁層１３０ｂに回路パターン１３２ａ，１３２ｂ及びビア１３４ａ，１３４ｂを形成する。
【００５４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００５５】
１０ コア基板
Ａ１ 第１加工領域
Ａ２ 第２加工領域
１２，１２ａ，１２ｂ 回路パターン
１４ ビア
１６ 絶縁体
２０ 電子素子
１１０ コア基板
１１２ ビア
１１４ａ，１１４ｂ 内層回路
１１６ キャビティ
１２０ 電子素子
１２２ 電極
１３０ａ，１３０ｂ 絶縁層
１３４ａ，１３４ｂ ビア
【技術分野】
【０００１】
本発明はコア基板のキャビティ加工方法に関する。
【背景技術】
【０００２】
基板内に電子素子が内蔵されるエンベデッド基板を製造するためには、基板内に電子素子を内蔵するための空間としてキャビティを加工しなければならない。基板にキャビティを加工する方法としては、機械的加工であるＣＮＣドリルや、金型を用いたパンチング法、そしてレーザードリル（ＣＯ２レーザーまたはＹＡＧレーザー）を用いた方法などを用いることができる。
【０００３】
この中、機械的加工方式は、キャビティの大きさの精度が低く、基板との機械的摩擦によりキャビティの内壁にバリ（Burr）、クラック（Crack）、白化などの潜在的不良が顕在化する可能性があるため、レーザードリルを用いた加工方法が用いられる場合が多い。
【０００４】
従来方式によれば、コア基板に回路を形成した後、露出した絶縁層に直接レーザードリル加工してキャビティを形成する。この場合、露出した絶縁層は、レーザービームにより除去されてキャビティが形成されるが、実際にキャビティが形成される領域以外の絶縁層までレーザービームにより損傷（変形）を受けることになる。また、レーザービームのマスクの形状が、そのまま絶縁層の表面に転写されてキャビティの大きさの精度を低下させるという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
こうした従来技術の問題点に鑑み、本発明は、キャビティの形状を正確に形成することができるコア基板のキャビティ加工方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、コア基板の一面に回路パターンにより区画される第１加工領域を形成する工程と、上記コア基板の他面に回路パターンにより区画される第２加工領域を形成する工程と、上記コア基板の一面から上記第１加工領域を全て除去してキャビティを加工する工程と、を含むコア基板のキャビティ加工方法が提供される。
【０００７】
上記第２加工領域は上記第１加工領域よりも広く形成されることができ、このとき、上記第１加工領域の中心と上記第２加工領域の中心とは同一垂直線上に位置することができる。また、上記第１加工領域と上記第２加工領域はほぼ同様の形状であってもよい。
【発明の効果】
【０００８】
本発明の実施例によれば、キャビティの形状を正確に形成することができる。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図２】本発明の一実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図３】本発明の一実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図４】本発明の他の実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図５】本発明の他の実施例に係るコア基板のキャビティ加工方法を示す図面である。
【図６】層間ずれが発生した場合を示す図面である。
【図７】本発明の他の実施例によりキャビティの加工されたコア基板に電子素子が内蔵されている状態を示す図面である。
【図８】本発明の他の実施例に係るコア基板のキャビティ加工方法による第１加工領域と第２加工領域を示す平面図である。
【図９】電子素子と絶縁層が積層された状態における応力評価のためのモデリング図面である。
【図１０】絶縁層の厚さによって変化する応力を示すグラフである。
【図１１】絶縁層の厚さによって変化する反りの程度を示すグラフである。
【図１２】本発明の一実施例に係る電子素子内蔵型印刷回路基板を示す断面図である。
【図１３】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１４】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１５】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１６】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１７】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１８】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１９】本発明の一実施例に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【発明を実施するための形態】
【００１１】
本発明は多様な変換を加えることができ、様々な実施例を有することができるため、本願では特定実施例を図面に例示し、詳細に説明する。しかし、これは本発明を特定の実施形態に限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変換、均等物及び代替物を含むものとして理解されるべきである。本発明の説明において、係る公知技術に対する具体的な説明が本発明の要旨をかえって不明瞭にすると判断される場合、その詳細な説明を省略する。
【００１２】
以下、本発明に係るコア基板のキャビティ加工方法の好ましい実施例を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同一の図面番号を付し、これに対する重複説明は省略する。
【００１３】
図１から図３は、本発明の一実施例に係るコア基板のキャビティ加工方法を示す図面である。図１から図３を参照すると、コア基板１０、第１加工領域Ａ１、第２加工領域Ａ２、回路パターン１２、ビア１４、絶縁体１６、レーザービームＬが示されている。
【００１４】
先ず、図１に示すように、コア基板１０の一面、より具体的には絶縁体１６の一面に回路パターン１２により区画される第１加工領域Ａ１を形成する。ここで、第１加工領域Ａ１とは、レーザービームが直接照射される絶縁体１６の一側表面をいう。このような第１加工領域Ａ１は、絶縁体１６の表面に形成された回路パターン１２により区画される。すなわち、回路パターン１２でカバーされていない領域である露出部分が第１加工領域Ａ１となる。
【００１５】
絶縁体１６の一面に回路パターン１２を形成する方法としては、サブトラクティブ法（subtractive process）、アディティブ法（additive process）、インクジェット法（ink jet process）など様々な方法を用いることができる。
【００１６】
一方、絶縁体１６の他面に、回路パターン１２により区画される第２加工領域Ａ２を形成する。第２加工領域Ａ２は、第１加工領域Ａ１と同様に、絶縁体１６の下面に形成される回路パターン１２により区画される部分であって、コア基板１０の下面に形成された回路パターン１２でカバーされていない領域である露出部分である。本実施例では、第２加工領域Ａ２は、第１加工領域Ａ１と対称に形成される。具体的に、第１加工領域Ａ１と第２加工領域Ａ２は絶縁体１６を中心に対称位置に、同一大きさ及び同一形状に形成される。
【００１７】
その他、絶縁体１６の上下面に形成される回路パターン１２は、絶縁体１６を貫通するビア１４により互いに電気的に接続されることができる。
【００１８】
このように第１加工領域Ａ１と第２加工領域Ａ２を形成した後に、図２に示すように、レーザービームＬを用いてコア基板１０の一面から第１加工領域Ａ１を全て除去してキャビティを加工する。このようにキャビティを加工すると、図３に示すように、キャビティの形状が回路パターン１２により区画されるため、最初に設計した形状及び大きさＷを有するキャビティを安定して確保することができる。すなわち、キャビティの大きさが回路パターン１２により決定されることになる。これによって、キャビティの大きさの精度を向上させることができ、キャビティの内壁及び表面の加工品質も向上させることができる。図３には、回路パターン１２により矩形の加工領域が区画され、それによって、四角柱状のキャビティが形成されたことが示されている。
【００１９】
図４から図６は、本発明の他の実施例に係るコア基板１０のキャビティ加工方法を示す図面である。本実施例は、上述した実施例と比較して場合、第２加工領域Ａ２が第１加工領域Ａ１よりも広く形成される点が異なっている。以下では、上述した実施例との相違点を中心に説明する。
【００２０】
本実施例によれば、図４に示すように、第２加工領域Ａ２が第１加工領域Ａ１よりも広く形成される。図４には、第１加工領域Ａ１が「Ｗ１」の大きさを有し、第２加工領域Ａ２が「Ｗ２」の大きさを有することが示されている。
【００２１】
このように、第２加工領域Ａ２を第１加工領域Ａ１より大きく設計して形成すると、コア基板１０の上下面に回路パターン１２ａ，１２ｂを形成する過程で層間ずれが生じても、このずれによるキャビティの縮小を防止できるため、所望する大きさのキャビティを正確に加工することができる。図５には、レーザービームＬを用いてキャビティを加工する方法が示されている。
【００２２】
図６は、層間ずれによりキャビティの大きさが縮小された場合を示している。図６に示すように、コア基板１０の上下回路パターン１２間にずれが生じる場合、キャビティの傾斜により、設計時のキャビティの大きさＷ１よりも小さい大きさＷ３を有するキャビティが形成される。すなわち、電子素子２０が内蔵される空間が縮小されてしまうことになる。
【００２３】
このような問題を解決するために、本実施例によれば、第２加工領域Ａ２を第１加工領域Ａ１よりも大きく形成することにより、図７に示すように、ずれが生じても第１加工領域Ａ１と第２加工領域Ａ２との大きさの差によりずれが補正可能となり、設計時のキャビティの大きさを確保することができる。
【００２４】
一方、回路パターン１２ａ，１２ｂのずれは、Ｘ−Ｙ全方向に亘って生じる可能性があり、これを十分に補完するために、第１加工領域Ａ１の中心と第２加工領域Ａ２の中心とを同一垂直線上に位置させることができる。図８の（ａ）は、第１加工領域Ａ１の中心と第２加工領域Ａ２の中心が重なっていることを示している。
【００２５】
さらに、第１加工領域Ａ１と第２加工領域Ａ２とを同一形状にすることにより、回路パターン１２ａ，１２ｂが全方向にずれることをより十分に補完することもできる。図８の（ａ）及び（ｂ）は、第１加工領域Ａ１と第２加工領域Ａ２が両方とも正四角形状を有する場合を示している。
【００２６】
次に、本発明の他の実施形態に係る電子素子内蔵型印刷回路基板について説明する。
【００２７】
図９は、電子素子及び絶縁層が積層された状態における応力評価のためのモデリング図面であり、図１０は、絶縁層の厚さによって変化する応力を示すグラフであり、図１１は、絶縁層の厚さによって変化する反り程度を示すグラフであり、図１２は本発明の好ましい一実施例に係る電子素子内蔵型印刷回路基板を示す概念図である。
【００２８】
本実施例では、繰り返し熱応力環境下でも、反り現象が最小化になる超薄型、高信頼性の電子素子内蔵型印刷回路基板を実現するために、幾何学的に対称構造となる電子素子の内蔵構造と、このための電子素子の内蔵方法を特徴とする。基板の熱応力環境下での反り現象は、用いられる資材の熱膨張係数（ＣＴＥ）、弾性係数（Young's modulus）、ポアソン比（Poisson ratio）などの物性値と幾何学的因子（Geometric factor）により決定される。これを計算するために、図９のような印刷回路基板モデルを例に挙げると、中心軸（Neutral Line）は式（１）のように表される。
【数１】
（式中、ＥＩは電子素子の弾性係数、ｔＩは電子素子の厚さ、Ｅｄは絶縁層の弾性係数（Ｐａ）、ｔｄは絶縁層の厚さ、ｔは基板の全体厚さ（＝ｔｄ＋ｔＩ）である。）
【００２９】
式（１）から計算される基板の曲げモーメント（bending moment、Ｍ；単位：Ｎｍ）及び水平荷重（normal force、Ｎ；単位：Ｎ）は式（２）のように表される。
【数２】
（式中、ＥＩは電子素子の弾性係数、ｔＩは電子素子の厚さ、αＩは電子素子の熱膨張係数、Ｅｄは絶縁層の弾性係数（Ｐａ）、ｔｄは絶縁層の厚さ、αｄは絶縁層の熱膨張係数（ｍ／Ｋ）、ΔＴは温度変化（Ｋ）、ｗは基板の幅である。）
【００３０】
式（２）から計算される構成行列（Compliance matrix）は式（３）のようになる。
【数３】
【００３１】
式（３）から計算される剛性行列（Stiffness matrix）は式（４）のようになる。
【数４】
【００３２】
式（４）から計算されるＡＢＤ行列（ABD matrix）は式（５）のようになる。
【数５】
【００３３】
式（５）から計算される基板の変形率（strain）と曲率（curvature）はそれぞれ式（６）の行列により得ることができる。
【数６】
【００３４】
式（６）の計算から得られた応力評価（Stress Evaluation）の結果は、式（７）のようになる。
【数７】
【００３５】
これをグラフに表すと図１０のようになる。具体的に、図１０は、電子素子の厚さを１００μｍに固定したとき、絶縁層の厚さによって変化する基板の上部（top）と下部（bottom）における応力変化を示したものである。
【００３６】
また、反りの程度を基準として絶縁層の厚さに対する電子素子の厚さの依存性で計算した結果をグラフに表すと図１１のようになる。具体的に、図１１は、電子素子の厚さをそれぞれ５０μｍ及び１００μｍに固定したとき、絶縁層の厚さによって変化する基板の反りの程度を示したものである。
【００３７】
図１１において、絶縁層の厚さが５０μｍであるとき、ＩＣの厚さが５０μｍである場合の反りは約０．２６ｍｍであり、ＩＣの厚さが１００μｍで、２倍増加した場合の反りは約０．０９ｍｍであって約１／３に減少することから、基板の反り現象は絶縁層の厚さよりも電子素子の厚さに大きく依存していることが分かる。これにより、幾何学的に非対称的な構造を有する印刷回路基板において電子素子の薄型化に伴って基板全体の厚さを薄くすることはできないほど反り現象が増大すると予想される。
【００３８】
これを解決するために、電子素子を基板の絶縁層に対して中央に位置させることにより幾何学的対称性を与えて反りを最小化しなければならない。したがって、本実施例では、電子素子内蔵型印刷回路基板に幾何学的対称性を与えることにより、繰り返し熱応力環境下でも反りが最小化になる超薄型、高信頼性の電子素子内蔵型印刷回路基板を実現することができる。
【００３９】
図１２は本発明の一実施例に係る電子素子内蔵型印刷回路基板１００を示す断面図である。本実施例に係る電子素子内蔵型印刷回路基板１００は、図１２に示すように、キャビティ１１６が形成されたコア基板１１０と、上記キャビティ１１６にフェースアップ（face-up）方式で内蔵され、表面に電極１２２が形成された電子素子１２０と、コア基板１１０の上面に積層された第１絶縁層１３０ａと、上記コア基板１１０の下面に積層され、上記第１絶縁層１３０ａと同一厚さを有する第２絶縁層１３０ｂと、を含む。ここで、電極１２２の厚さを含む上記電子素子の厚さｂは、コア基板１１０の厚さと同一である。
【００４０】
ここで、「同一」とは、数学的に完全一致のみを意味するのみならず、設計誤差、製造誤差、測定誤差などを鑑みて実質的に同一であることを意味する。以下、本明細書における他の寸法及び位置などを「同一」という場合も同様である。
【００４１】
本実施例に係る電子素子内蔵型印刷回路基板１００は、内蔵される電子素子１２０を中心に対称構造に設計・製造されるため、基板の反りを最小化することができる構造である。さらに、電極１２２の厚さを含む電子素子１２０の厚さｂを、コア基板１１０の厚さと同一に設計することにより、コア基板１１０自体の対称性を確保することができ、その結果、電子素子１２０が内蔵されたコア基板１１０の反りを最小化することができる。すなわち、コア基板１１０の上下対称性を実現するにおいて、電子素子１２０の表面に形成される電極１２２の厚さまで考慮してコア基板１１０自体の対称性を最大限に確保することである。このような対称構造によれば、印刷回路基板及びそれに内蔵される電子素子１２０の厚さが薄型化するに伴って反りが増大する危険性を低減させることが可能性となる。
【００４２】
また、コア基板１１０に内蔵される電子素子１２０をフェースアップ方式で実装することにより、回路の位置合わせ精度を容易に高めることができる。実際に、印刷回路基板において上面と下面の位置合わせ精度の差は少なくとも２０μｍ〜５０μｍ程度発生するが、本実施例のように、フェースアップ方式で電子素子１２０を内蔵することにより、電極１２２が上部に位置して、電子素子の電極と基板回路の位置合わせ精度を改善することができる。
【００４３】
コア基板１１０の表面に内層回路１１４ａ，１１４ｂが形成される場合、電極１２２の厚さを含む電子素子１２０の厚さｂを、内層回路１１４ａ，１１４ｂの厚さを含むコア基板１１０の厚さａと同一に設計することもできる。
【００４４】
一方、電子素子１２０の水平方向の両側面からキャビティ１１６の内壁までの距離の和は、少なくとも６０μｍ以上にしなければならない。キャビティ１１６は穿孔やレーザーなどで加工し、また電子素子１２０の場合もダイシング過程でチッピング（Chipping）が発生することがあるため、距離の基準はそれぞれの凹凸の界面における最外郭線を基準とする。
【００４５】
電子素子１２０と内壁との間隔は、設計値を基準として片側３０μｍ程度が最小値であるが、実際には、設備のトレランス（Tolerance）のために電子素子１２０が一側内壁に接する場合も発生する。したがって、図１２の「ｃ」と「ｄ」の各範囲は、０〜６０μｍ程度の値を有することができ、「ｃ＋ｄ」の値が６０μｍ以上になることがよい。
【００４６】
片側の距離を５０μｍ以下に設計した場合は、電子素子１２０がキャビティ１１６に完全に収容されず、一側内壁に乗り上げた状態となり、シミュレーションと実測データによれば、キャビティ１１６が大きくなるほど、基板の反り現象は低減する傾向があった。ただし、キャビティ１１６が広くなりすぎると、回路空間を確保しにくくなる問題があるため、「ｃ＋ｄ」の最大値は１６０μｍ以下にすることがよい。
【００４７】
以上では、本発明の一実施例に係る電子素子内蔵型印刷回路基板の構造について説明したが、以下では上記電子素子内蔵型印刷回路基板を製造する方法について図１３から図１９を参照して説明する。本発明の一実施例に係る電子素子内蔵型印刷回路基板の構造は、上述した通りであるため、以下では構造的な特徴に関する説明は省略し、製造工程を中心に説明する。
【００４８】
先ず、図１３に示すように、コア基板１１０を用意する。コア基板１１０の表面には内層回路１１４ａ，１１４ｂを形成してもよく、この場合、コア基板１１０の上下面はビア１１２を介して電気的に接続することになる。
【００４９】
次に、図１４に示すように、コア基板１１０にキャビティ１１６を形成する。キャビティ１１６は、後で電子素子１２０が内蔵される領域であって、内蔵される電子素子１２０の大きさや形状を考慮して適切な大きさ及び形状に加工される。コア基板１１０にキャビティ１１６を加工するために、機械的ドリルまたはレーザードリルなどを用いることができる。
【００５０】
その後、図１５に示すように、コア基板１１０の下面に接着層１４０を付着する。キャビティ１１６が形成されたコア基板１１０の下面に接着層１４０を付着すると、キャビティ１１６の下面は接着層１４０により遮蔽される。
【００５１】
次に、図１６に示すように、キャビティ１１６の露出している接着層１４０の表面に電子素子１２０をフェースアップ方式で付着し、その後、図１７に示すように、コア基板１１０の上面に第１絶縁層１３０ａを積層して電子素子１２０をカバーする。コア基板１１０の上面に積層される第１絶縁層１３０ａにより、電子素子１２０が内蔵されたキャビティ１１６の内部も充填される。
【００５２】
その後、図１８に示すように、コア基板１１０の下面に付着された接着層１４０を除去し、コア基板１１０の下面に第２絶縁層１３０ｂを積層する。
【００５３】
次に、図１９に示すように、第１絶縁層１３０ａ及び第２絶縁層１３０ｂに回路パターン１３２ａ，１３２ｂ及びビア１３４ａ，１３４ｂを形成する。
【００５４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００５５】
１０ コア基板
Ａ１ 第１加工領域
Ａ２ 第２加工領域
１２，１２ａ，１２ｂ 回路パターン
１４ ビア
１６ 絶縁体
２０ 電子素子
１１０ コア基板
１１２ ビア
１１４ａ，１１４ｂ 内層回路
１１６ キャビティ
１２０ 電子素子
１２２ 電極
１３０ａ，１３０ｂ 絶縁層
１３４ａ，１３４ｂ ビア
【特許請求の範囲】
【請求項１】
コア基板の一面に回路パターンにより区画される第１加工領域を形成する工程と、
前記コア基板の他面に、回路パターンにより区画される第２加工領域を形成する工程と、
前記コア基板の一面から前記第１加工領域を全て除去してキャビティを加工する工程と
を含むコア基板のキャビティ加工方法。
【請求項２】
前記第２加工領域は、前記第１加工領域よりも広いことを特徴とする請求項１に記載のコア基板のキャビティ加工方法。
【請求項３】
前記第１加工領域の中心と前記第２加工領域の中心とは、同一垂直線上に位置することを特徴とする請求項２に記載のコア基板のキャビティ加工方法。
【請求項４】
前記第１加工領域と前記第２加工領域は、同様の形状であることを特徴とする請求項３に記載のコア基板のキャビティ加工方法。
【請求項５】
コア基板と、
前記コア基板を貫通するキャビティと、
表面に電極が形成され、前記キャビティにフェースアップ方式で内蔵される電子素子と、
前記コア基板の一面に積層される第１絶縁層と、
前記コア基板の他面に積層され、前記第１絶縁層と同一厚さを有する第２絶縁層と
を含み、
前記電極の厚さを含む前記電子素子の厚さは、前記コア基板の厚さと同一であることを特徴とする電子素子内蔵型印刷回路基板。
【請求項６】
前記コア基板の表面には内層回路が形成され、
前記電極の厚さを含む前記電子素子の厚さは、前記内層回路の厚さを含む前記コア基板の厚さと同一であることを特徴とする請求項５に記載の電子素子内蔵型印刷回路基板。
【請求項７】
前記電子素子の水平方向の両側面から前記キャビティの内壁までの両側の距離の和は６０μｍ以上１６０μｍ以下であることを特徴とする請求項５または６に記載の電子素子内蔵型印刷回路基板。
【請求項１】
コア基板の一面に回路パターンにより区画される第１加工領域を形成する工程と、
前記コア基板の他面に、回路パターンにより区画される第２加工領域を形成する工程と、
前記コア基板の一面から前記第１加工領域を全て除去してキャビティを加工する工程と
を含むコア基板のキャビティ加工方法。
【請求項２】
前記第２加工領域は、前記第１加工領域よりも広いことを特徴とする請求項１に記載のコア基板のキャビティ加工方法。
【請求項３】
前記第１加工領域の中心と前記第２加工領域の中心とは、同一垂直線上に位置することを特徴とする請求項２に記載のコア基板のキャビティ加工方法。
【請求項４】
前記第１加工領域と前記第２加工領域は、同様の形状であることを特徴とする請求項３に記載のコア基板のキャビティ加工方法。
【請求項５】
コア基板と、
前記コア基板を貫通するキャビティと、
表面に電極が形成され、前記キャビティにフェースアップ方式で内蔵される電子素子と、
前記コア基板の一面に積層される第１絶縁層と、
前記コア基板の他面に積層され、前記第１絶縁層と同一厚さを有する第２絶縁層と
を含み、
前記電極の厚さを含む前記電子素子の厚さは、前記コア基板の厚さと同一であることを特徴とする電子素子内蔵型印刷回路基板。
【請求項６】
前記コア基板の表面には内層回路が形成され、
前記電極の厚さを含む前記電子素子の厚さは、前記内層回路の厚さを含む前記コア基板の厚さと同一であることを特徴とする請求項５に記載の電子素子内蔵型印刷回路基板。
【請求項７】
前記電子素子の水平方向の両側面から前記キャビティの内壁までの両側の距離の和は６０μｍ以上１６０μｍ以下であることを特徴とする請求項５または６に記載の電子素子内蔵型印刷回路基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２３５１７５（Ｐ２０１２−２３５１７５Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１２−１９５４０８（Ｐ２０１２−１９５４０８）
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２０１０−１７８９２４（Ｐ２０１０−１７８９２４）の分割
【原出願日】平成２２年８月９日（２０１０．８．９）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２０１０−１７８９２４（Ｐ２０１０−１７８９２４）の分割
【原出願日】平成２２年８月９日（２０１０．８．９）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
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