電源切り替え回路
【課題】回路構成が複雑化することを抑制し、回路構成に要する費用を削減する。
【解決手段】第１電源（メイン電源）１１は第１スイッチング素子１４を介して差動増幅回路１３の電源端子１３Ａに接続され、第２電源（サブ電源）１２は第２スイッチング素子１５を介して差動増幅回路１３の電源端子１３Ａに接続されている。差動増幅回路１３の一方の出力端子１３Ｂは第１スイッチング素子１４のゲートに接続され、他方の出力端子１３Ｃは第２スイッチング素子１５のゲートに接続されている。差動増幅回路１３の一方の入力端子１３Ｄには第１電源１１の出力電圧を第１分圧比にて分圧して得られる電圧が印加され、他方の入力端子１３Ｅには第２電源１２の出力電圧を第２分圧比にて分圧して得られる電圧が印加されている。
【解決手段】第１電源（メイン電源）１１は第１スイッチング素子１４を介して差動増幅回路１３の電源端子１３Ａに接続され、第２電源（サブ電源）１２は第２スイッチング素子１５を介して差動増幅回路１３の電源端子１３Ａに接続されている。差動増幅回路１３の一方の出力端子１３Ｂは第１スイッチング素子１４のゲートに接続され、他方の出力端子１３Ｃは第２スイッチング素子１５のゲートに接続されている。差動増幅回路１３の一方の入力端子１３Ｄには第１電源１１の出力電圧を第１分圧比にて分圧して得られる電圧が印加され、他方の入力端子１３Ｅには第２電源１２の出力電圧を第２分圧比にて分圧して得られる電圧が印加されている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源切り替え回路に関する。
【背景技術】
【０００２】
従来、例えば第１電源と負荷との間に第１トランジスタを設け、第２電源と負荷との間に第２トランジスタを設け、第１電源および第２電源のうち何れか電圧が高い方に設けられた第１トランジスタまたは第２トランジスタをオンとすることにより、負荷に効率よく給電する電源切り替え回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２５４６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来技術に係る電源切り替え回路においては、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することが望まれている。
【０００５】
本発明は上記事情に鑑みてなされたもので、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することが可能な電源切り替え回路を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決して係る目的を達成するために、本発明の請求項１に係る電源切り替え回路は、第１電源（例えば、実施の形態での第１電源（メイン電源）１１）と第２電源（例えば、実施の形態での第２電源（サブ電源）１２）とを切り替えて出力ノード（例えば、実施の形態での電源端子１３Ａ）に接続可能な電源切り替え回路であって、前記出力ノードとされる電源端子を有する差動増幅回路（例えば、実施の形態での差動増幅回路１３）と、前記差動増幅回路の前記電源端子と前記第１電源との間の接続および遮断を切り替える第１スイッチング素子（例えば、実施の形態での第１スイッチング素子（Ｑ１）１４）と、前記差動増幅回路の前記電源端子と前記第２電源との間の接続および遮断を切り替える第２スイッチング素子（例えば、実施の形態での第２スイッチング素子（Ｑ２）１５）と、前記差動増幅回路の２つの入力端子の一方（例えば、実施の形態での入力端子１３Ｄ）と前記第１電源との間に接続され、前記第１電源の電圧を第１分圧比にて分圧して前記一方の入力端子に印加する第１分圧回路（例えば、実施の形態での第１分圧回路１６）と、前記差動増幅回路の２つの入力端子の他方（例えば、実施の形態での入力端子１３Ｅ）と前記第２電源との間に接続され、前記第２電源の電圧を第２分圧比にて分圧して前記他方の入力端子に印加する第２分圧回路（例えば、実施の形態での第２分圧回路１７）と、を備え、前記差動増幅回路の２つの出力端子の一方（例えば、実施の形態での出力端子１３Ｂ）は、前記第１スイッチング素子の制御端子（例えば、実施の形態でのゲート）に接続され、前記一方の出力端子から前記第１スイッチング素子の制御端子に印加される電圧によって前記第１スイッチング素子のオン／オフが切り替えられ、前記差動増幅回路の２つの出力端子の他方（例えば、実施の形態での出力端子１３Ｃ）は、前記第２スイッチング素子の制御端子（例えば、実施の形態でのゲート）に接続され、前記他方の出力端子から前記第２スイッチング素子の制御端子に印加される電圧によって前記第２スイッチング素子のオン／オフが切り替えられる。
【０００７】
さらに、本発明の請求項２に係る電源切り替え回路では、前記差動増幅回路は、前記電源端子と前記一方の出力端子との間に接続された第１抵抗（例えば、実施の形態での第１抵抗２３）と、前記電源端子と前記他方の出力端子との間に接続された第２抵抗（例えば、実施の形態での第２抵抗２４）と、を備える。
【０００８】
さらに、本発明の請求項３に係る電源切り替え回路は、前記差動増幅回路の前記電源端子と前記第１電源との間で前記第１スイッチング素子に逆並列に接続された第１ダイオード（例えば、実施の形態での第１ダイオード１４Ａ）と、前記差動増幅回路の前記電源端子と前記第２電源との間で前記第２スイッチング素子に逆並列に接続された第２ダイオード（例えば、実施の形態での第２ダイオード１５Ａ）と、を備える。
【０００９】
さらに、本発明の請求項４に係る電源切り替え回路は、前記第１分圧比および前記第２分圧比は、前記第１電源および前記第２電源のうち電流能力がより高い方を優先的に前記出力ノードに接続するように設定されている。
【００１０】
さらに、本発明の請求項５に係る電源切り替え回路は、前記第１電源および前記第２電源のうち電流能力がより低い方と前記差動増幅回路の前記電源端子との間の接続および遮断を切り替える前記第１スイッチング素子および前記第２スイッチング素子の何れか一方の前記制御端子に接続されたコンデンサ（例えば、実施の形態でのコンデンサ（Ｃ）２６）を備える。
【００１１】
さらに、本発明の請求項６に係る電源切り替え回路は、前記第１スイッチング素子および前記第２スイッチング素子はＰチャネル型電界効果トランジスタであって、前記第１スイッチング素子および前記第２スイッチング素子のソースは前記電源端子に接続され、前記第１スイッチング素子のドレインは前記第１電源に接続され、前記第２スイッチング素子のドレインは前記第２電源に接続され、前記差動増幅回路は、互いのエミッタが接続された２つのＮＰＮ型バイポーラトランジスタまたは互いのソースが接続された２つのＮチャネル型電界効果トランジスタからなる第１トランジスタ（例えば、実施の形態での第１トランジスタ（Ｑ４）２１）および第２トランジスタ（例えば、実施の形態での第２トランジスタ（Ｑ３）２２）を備え、 前記第１抵抗は前記第１トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、前記第２抵抗は前記第２トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、前記第１トランジスタのベースまたはゲートは前記一方の入力端子とされ、前記第２トランジスタのベースまたはゲートは前記他方の入力端子とされ、前記第１抵抗と前記第１トランジスタのコレクタまたはドレインとの接続点からなる前記一方の出力端子は、前記第１スイッチング素子の前記制御端子であるゲートに接続され、前記第２抵抗と前記第２トランジスタのコレクタまたはドレインとの接続点からなる前記他方の出力端子は、前記第２スイッチング素子の前記制御端子であるゲートに接続されている。
【発明の効果】
【００１２】
本発明の請求項１に係る電源切り替え回路によれば、第１電源と第２電源とを切り替えて出力ノードに接続するための第１スイッチング素子および第２スイッチング素子の各オン（接続）およびオフ（遮断）は、差動増幅回路の２つの出力端子から出力される電圧によって制御される。
そして、差動増幅回路の２つの出力端子から出力される電圧は、差動増幅回路の２つの入力端子に印加される電圧、つまり第１電源の出力電圧が第１分圧比にて分圧されて得られる電圧および第２電源の出力電圧が第２分圧比にて分圧されて得られる電圧である。
これらにより、回路構成が複雑化することを抑制し、回路構成に要する費用を削減しつつ、第１電源および第２電源の各電圧に応じて適切に第１電源と第２電源とを切り替えて出力ノードに接続することができる。
【００１３】
さらに、本発明の請求項２に係る電源切り替え回路によれば、第１抵抗および第２抵抗は、第１スイッチング素子および第２スイッチング素子が接続された電源端子と、第１スイッチング素子および第２スイッチング素子の各制御端子に接続された２つの出力端子との間に接続されていることから、第１スイッチング素子または第２スイッチング素子がオフになるときに、所謂プルアップ抵抗として機能する。
【００１４】
つまり、第１スイッチング素子がオンかつ第２スイッチング素子がオフになる場合には、第２スイッチング素子の制御端子に印加される電圧が第２抵抗によって出力ノード（電源端子）の出力電圧にプルアップされて第２スイッチング素子のオフが安定に維持される。
一方、第１スイッチング素子がオフかつ第２スイッチング素子がオンになる場合には、第１スイッチング素子の制御端子に印加される電圧が第１抵抗によって出力ノード（電源端子）の出力電圧にプルアップされて第１スイッチング素子のオフが安定に維持される。
【００１５】
第１抵抗および第２抵抗は予め差動増幅回路に備えられていることから、例えばプルアップ抵抗として機能する専用の抵抗などを備える必要無しに、第１抵抗および第２抵抗にプルアップを含む複数の機能（例えば、プルアップ抵抗の機能と差動増幅回路でのコレクタ抵抗の機能など）を持たせることができ、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することができる。
【００１６】
さらに、本発明の請求項３に係る電源切り替え回路によれば、第１ダイオードおよび第２ダイオードは、差動増幅回路の電源投入時の電源供給源になると共に、例えば回路異常時などにおいて第１スイッチング素子および第２スイッチング素子がオフになるときであっても第１電源および第２電源のうち何れか電圧の高い方によって出力ノードに電源供給を行なうことができ、出力ノードに対する電源遮断の発生を防止することができる。
【００１７】
さらに、本発明の請求項４に係る電源切り替え回路によれば、第１スイッチング素子および第２スイッチング素子の各オン／オフを制御するために差動増幅回路の２つの出力端子から出力されて各制御端子に印加される電圧は、差動増幅回路の２つの入力端子に印加される電圧、つまり第１分圧比にて分圧された第１電源の電圧および第２分圧比にて分圧された第２電源の電圧に応じた値を有している。
【００１８】
したがって、例えば第１電源が第２電源よりも高い電流能力を有する場合には、第１電源の電圧が第１分圧比にて分圧されて得られる電圧が第２電源の電圧が第２分圧比にて分圧されて得られる電圧よりも高くなるように設定することで、第１スイッチング素子が優先的にオンになり、第１電源が優先的に出力ノードに電源供給を行なう。
【００１９】
一方、例えば第２電源が第１電源よりも高い電流能力を有する場合には、第２電源の電圧が第２分圧比にて分圧されて得られる電圧が第１電源の電圧が第１分圧比にて分圧されて得られる電圧よりも高くなるように設定することで、第２スイッチング素子が優先的にオンになり、第２電源が優先的に出力ノードに電源供給を行なう。
これらにより、回路構成が複雑化することを抑制し、回路構成に要する費用を削減しつつ、効率よく出力ノードに電源供給を行なうことができる。
【００２０】
さらに、本発明の請求項５に係る電源切り替え回路によれば、コンデンサは、第１スイッチング素子および第２スイッチング素子の各オン／オフが切り替えられるときに、第１電源および第２電源のうち電流能力がより低い方が出力ノードに接続されるタイミングを遅延させる。
【００２１】
すなわち、例えば第１電源が第２電源よりも高い電流能力を有する場合には、コンデンサは第２スイッチング素子の制御端子に接続されており、第１スイッチング素子がオンからオフに切り替えられ、かつ、第２スイッチング素子がオフからオンに切り替えられるときに、第２スイッチング素子がオンになるタイミングが遅延して、第１スイッチング素子および第２スイッチング素子が同時にオンになることが防止される。
【００２２】
一方、例えば第２電源が第１電源よりも高い電流能力を有する場合には、コンデンサは第１スイッチング素子の制御端子に接続されており、第２スイッチング素子がオンからオフに切り替えられ、かつ、第１スイッチング素子がオフからオンに切り替えられるときに、第１スイッチング素子がオンになるタイミングが遅延して、第１スイッチング素子および第２スイッチング素子が同時にオンになることが防止される。
【００２３】
これらにより、電流能力が異なる第１電源および第２電源に対して第１スイッチング素子および第２スイッチング素子が同時にオンになることに起因する不具合の発生、例えば、第１電源および第２電源のうち、より低い電流能力を有する方から過大な電流が出力されることで過大な電圧降下が生じてしまうことなど、を防止することができる。
【００２４】
さらに、本発明の請求項６に係る電源切り替え回路によれば、第１抵抗および第２抵抗は、Ｐチャネル型電界効果トランジスタである第１スイッチング素子および第２スイッチング素子に対するプルアップ抵抗として機能すると共に、差動増幅回路の第１トランジスタおよび第２トランジスタのコレクタ抵抗またはドレイン抵抗として機能し、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態に係る電源切り替え回路の構成図である。
【図２】本発明の実施の形態に係る電源切り替え回路の動作状態の一例を示す図である。
【図３】本発明の実施の形態に係る電源切り替え回路の動作状態の一例を示す図である。
【図４】本発明の実施の形態に係る電源切り替え回路の動作状態の一例での等価回路を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の一実施形態に係る電源切り替え回路について添付図面を参照しながら説明する。
本実施の形態による電源切り替え回路１０は、例えば図１に示すように、第１電源（メイン電源）１１と、第２電源（サブ電源）１２と、差動増幅回路１３と、第１スイッチング素子（Ｑ１）１４と、第２スイッチング素子（Ｑ２）１５と、第１分圧回路１６と、第２分圧回路１７とを備えて構成されている。
そして、第１電源１１は、例えば、第２電源１２よりも高い電流能力を有している。
【００２７】
第１スイッチング素子（Ｑ１）１４および第２スイッチング素子（Ｑ２）１５は、例えば、Ｐチャネル型電界効果トランジスタであって、各ソースは電源切り替え回路１０の出力ノードとされる差動増幅回路１３の電源端子１３Ａに接続されている。
第１スイッチング素子１４のドレインは第１電源１１に接続され、第２スイッチング素子１５のドレインは第２電源１２に接続されている。
そして、第１スイッチング素子１４は差動増幅回路１３の電源端子１３Ａと第１電源１１との間の接続および遮断を切り替え、第２スイッチング素子１５は差動増幅回路１３の電源端子１３Ａと第２電源１２との間の接続および遮断を切り替える。
【００２８】
なお、差動増幅回路１３の２つの出力端子１３Ｂ，１３Ｃは第１スイッチング素子１４および第２スイッチング素子１５の各ゲートに接続され、第１スイッチング素子１４のオン／オフは一方の出力端子１３Ｂからゲートに印加される電圧によって切り替えられ、第２スイッチング素子１５のオン／オフは他方の出力端子１３Ｃからゲートに印加される電圧によって切り替えられる。
【００２９】
また、差動増幅回路１３の電源端子１３Ａと第１電源１１との間には第１スイッチング素子１４に逆並列に（つまり、ドレインからソースに向かい順方向となるように）接続された第１ダイオード１４Ａが設けられ、差動増幅回路１３の電源端子１３Ａと第２電源１２との間には第２スイッチング素子１５に逆並列に（つまり、ドレインからソースに向かい順方向となるように）接続された第２ダイオード１５Ａが設けられている。
なお、第１ダイオード１４Ａおよび第２ダイオード１５Ａは、例えば第１スイッチング素子１４および第２スイッチング素子１５がパワーＭＯＳＦＥＴ（Metal Oxide Semi-conductor Field Effect Transistor）である場合には、ソース・ドレイン間に内蔵されたボディダイオードである。
【００３０】
第１分圧回路１６は、直列に接続された２つの抵抗１６Ａ，１６Ｂを備え、抵抗値Ｒ１の抵抗１６Ａは第１電源１１と差動増幅回路１３の一方の入力端子１３Ｄとを接続し、抵抗値Ｒ２の抵抗１６Ｂは差動増幅回路１３の一方の入力端子１３Ｄと接地点とを接続している。
第１分圧回路１６は、第１電源１１の出力電圧を第１分圧比（Ｒ２／（Ｒ１＋Ｒ２））にて分圧して得られる電圧Ｖｔｈ１を差動増幅回路１３の一方の入力端子１３Ｄに印加する。
第２分圧回路１７は、直列に接続された２つの抵抗１７Ａ，１７Ｂを備え、抵抗値Ｒ３の抵抗１７Ａは第２電源１２と差動増幅回路１３の他方の入力端子１３Ｅとを接続し、抵抗値Ｒ４の抵抗１７Ｂは差動増幅回路１３の他方の入力端子１３Ｅと接地点とを接続している。
第２分圧回路１７は、第２電源１２の出力電圧を第２分圧比（Ｒ４／（Ｒ３＋Ｒ４））にて分圧して得られる電圧Ｖｔｈ２を差動増幅回路１３の他方の入力端子１３Ｅに印加する。
【００３１】
なお、第１分圧比（Ｒ２／（Ｒ１＋Ｒ２））および第２分圧比（Ｒ４／（Ｒ３＋Ｒ４））は、例えば、第１電源１１の出力電圧と第２電源１２の出力電圧とが同一である場合に入力端子１３Ｄに印加される電圧Ｖｔｈ１が入力端子１３Ｅに印加される電圧Ｖｔｈ２よりも僅かに高くなるように設定されている。
これにより、例えば下記表１に示すように、第２電源１２よりも高い電流能力を有している第１電源１１が優先的に差動増幅回路１３の電源端子１３Ａ（出力ノード）に接続されるように設定されている。
【００３２】
【表１】
【００３３】
つまり、上記表１において、少なくとも第１電源１１の動作（ＯＮ）時には、第１電源１１の出力電圧が差動増幅回路１３の電源端子１３Ａに印加される。
また、第１電源１１の停止（ＯＦＦ）時かつ第２電源１２の動作（ＯＮ）時には、第２電源１２の出力電圧が差動増幅回路１３の電源端子１３Ａに印加される。
また、第１電源１１および第２電源１２の停止（ＯＦＦ）時には、差動増幅回路１３の電源端子１３Ａに印加される電圧はゼロになる。
【００３４】
差動増幅回路１３は、例えば、互いのエミッタが接続された２つのＮＰＮ型バイポーラトランジスタ（以下、単に第１トランジスタ（Ｑ４）および第２トランジスタ（Ｑ３）と呼ぶ。）２１，２２と、第１トランジスタ（Ｑ４）２１のコレクタと電源端子１３Ａとを接続する第１抵抗２３と、第２トランジスタ（Ｑ３）２２のコレクタと電源端子１３Ａとを接続する第２抵抗２４と、第１トランジスタ２１および第２トランジスタ２２のエミッタと接地点とを接続する第３抵抗２５と、他方の出力端子１３Ｃと接地点との間に接続された（つまり、第２スイッチング素子１５のゲートと接地点との間に接続された）コンデンサ（Ｃ）２６とを備えて構成されている。
【００３５】
第１トランジスタ２１のベースは一方の入力端子１３Ｄに接続され、第２トランジスタ２２のベースは他方の入力端子１３Ｅに接続されている。
そして、抵抗値Ｒ７を有する第１抵抗２３と第１トランジスタ２１のコレクタとの接続点からなる一方の出力端子１３Ｂは、第１スイッチング素子１４の制御端子であるゲートに接続され、抵抗値Ｒ６を有する第２抵抗２４と第２トランジスタ２２のコレクタとの接続点からなる他方の出力端子１３Ｃは、第２スイッチング素子１５の制御端子であるゲートに接続されている。
【００３６】
第１抵抗２３および第２抵抗２４は、第１トランジスタ２１および第２トランジスタ２２の各コレクタに接続されたコレクタ抵抗であると共に、出力ノードである電源端子１３Ａに接続されている。
さらに、第１抵抗２３および第２抵抗２４は、第１スイッチング素子１４および第２スイッチング素子１５の各ゲートと、電源端子１３Ａに接続された各ソースとを接続していることで、第１スイッチング素子１４または第２スイッチング素子１５がオフになるときに、所謂プルアップ抵抗として機能する。
【００３７】
本実施の形態による電源切り替え回路１０は上記構成を備えており、次に、この電源切り替え回路１０の動作について説明する。
【００３８】
先ず、差動増幅回路１３の停止時には、少なくとも第１電源１１または第２電源１２の起動に伴い、第１ダイオード１４Ａまたは第２ダイオード１５Ａを通じて差動増幅回路１３に電源が供給され、差動増幅回路１３が作動を開始する。
そして、第１電源１１および第２電源１２の各出力電圧と第１分圧比および第２分圧比とに応じて、差動増幅回路１３の入力端子１３Ｄに電圧Ｖｔｈ１が印加され、入力端子１３Ｅに電圧Ｖｔｈ２が印加される。
【００３９】
このとき、入力端子１３Ｄに印加される電圧Ｖｔｈ１が入力端子１３Ｅに印加される電圧Ｖｔｈ２よりも高ければ、例えば図２に示すように、第１スイッチング素子１４のゲートに印加される電圧がロー状態となって第１スイッチング素子１４がオンになり、第１電源１１の出力電圧が電源端子１３Ａに印加される。
そして、第２スイッチング素子１５は、ゲートに印加される電圧が第２抵抗２４によって電源端子１３Ａの出力電圧にプルアップされることでオフになる。
【００４０】
次に、例えば第１電源１１の出力電圧が低下することによって、入力端子１３Ｄに印加される電圧Ｖｔｈ１が入力端子１３Ｅに印加される電圧Ｖｔｈ２よりも低くなれば、例えば図３に示すように、第２スイッチング素子１５のゲートに印加される電圧がロー状態となって第２スイッチング素子１５がオンになり、第２電源１２の出力電圧が電源端子１３Ａに印加される。
そして、第１スイッチング素子１４は、ゲートに印加される電圧が第１抵抗２３によって電源端子１３Ａの出力電圧にプルアップされることでオフになる。
【００４１】
このとき、第２スイッチング素子１５のゲートにコンデンサ２６が接続されていることから、第２スイッチング素子１５がオンになるタイミングが遅延して、第１スイッチング素子１４がオンからオフに切り替えられた後に、第２スイッチング素子１５がオフからオンに切り替えられ、第１スイッチング素子１４および第２スイッチング素子１５が同時にオンになることが防止されている。
【００４２】
なお、例えば回路異常時などにおいて第１スイッチング素子１４および第２スイッチング素子１５がオフになるときであっても、例えば図４に示すように、第１電源１１および第２電源１２のうち何れか電圧の高い方によって、第１ダイオード１４Ａまたは第２ダイオード１５Ａを通じて電源端子１３Ａに電源供給が行なわれる。
【００４３】
上述したように、本実施の形態による電源切り替え回路１０によれば、差動増幅回路１３の２つの出力端子１３Ｂ，１３Ｃから出力される電圧によって、第１スイッチング素子１３および第２スイッチング素子１５のオン／オフを制御することができ、回路構成が複雑化することを抑制し、回路構成に要する費用を削減しつつ、第１電源１１と第２電源１２とを適切に切り替えて電源端子１３Ａに接続することができる。
【００４４】
さらに、予め差動増幅回路１３に備えられて第１トランジスタ２１および第２トランジスタ２２のコレクタ抵抗とされる第１抵抗２３および第２抵抗２４は、第１スイッチング素子１４および第２スイッチング素子１５に対するプルアップ抵抗としても機能し、例えばプルアップ抵抗として機能する専用の抵抗などを備える場合に比べて、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することができる。
【００４５】
さらに、第１ダイオード１４Ａおよび第２ダイオード１５Ａは、差動増幅回路１３の電源投入時の電源供給源になると共に、例えば回路異常時などにおいて第１スイッチング素子１４および第２スイッチング素子１５がオフになるときであっても第１電源１１および第２電源１２のうち何れか電圧の高い方によって電源端子１３Ａに電源供給を行なうことができ、電源端子１３Ａに対する電源遮断の発生を防止することができる。
【００４６】
さらに、第２電源１２よりも高い電流能力を有する第１電源１１が優先的に電源端子１３Ａに電源供給を行なうことから、電源供給の効率を向上させることができる。
さらに、第１電源１１よりも低い電流能力を有する第２電源１２に対しては、第１スイッチング素子１４および第２スイッチング素子１５が同時にオンになることが防止され、過大な電流が出力されることで過大な電圧降下が生じてしまうことを防止することができる。
【００４７】
しかも、電源切り替え回路１０は、基本的なディスクリートパーツである抵抗、トランジスタ、コンデンサにより構成され、例えば複数の抵抗や複数のトランジスタなどによりモジュール化された電子部品を用いて回路を構成可能であり、集積回路などを用いる場合に比べて、回路構成が複雑化することを抑制し、回路構成に要する部品数および実装面積の増大を抑制し、回路構成に要する費用を削減することができる。
【００４８】
なお、上述した実施の形態においては、第１トランジスタ２１および第２トランジスタ２２は互いのエミッタが接続された２つのＮＰＮ型バイポーラトランジスタとされたが、これに限定されず、例えば、互いのソースが接続された２つのＮチャネル型電界効果トランジスタとされてもよい。
【符号の説明】
【００４９】
１０ 電源切り替え回路
１１ 第１電源（メイン電源）
１２ 第２電源（サブ電源）
１３ 差動増幅回路
１３Ａ 電源端子（出力ノード）
１３Ｂ，１３Ｃ 出力端子
１３Ｄ，１３Ｅ 入力端子
１４ 第１スイッチング素子
１４Ａ 第１ダイオード
１５ 第２スイッチング素子
１５Ａ 第２ダイオード
１６ 第１分圧回路
１７ 第２分圧回路
２１ 第１トランジスタ
２２ 第２トランジスタ
２３ 第１抵抗
２４ 第２抵抗
２６ コンデンサ
【技術分野】
【０００１】
この発明は、電源切り替え回路に関する。
【背景技術】
【０００２】
従来、例えば第１電源と負荷との間に第１トランジスタを設け、第２電源と負荷との間に第２トランジスタを設け、第１電源および第２電源のうち何れか電圧が高い方に設けられた第１トランジスタまたは第２トランジスタをオンとすることにより、負荷に効率よく給電する電源切り替え回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２５４６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来技術に係る電源切り替え回路においては、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することが望まれている。
【０００５】
本発明は上記事情に鑑みてなされたもので、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することが可能な電源切り替え回路を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決して係る目的を達成するために、本発明の請求項１に係る電源切り替え回路は、第１電源（例えば、実施の形態での第１電源（メイン電源）１１）と第２電源（例えば、実施の形態での第２電源（サブ電源）１２）とを切り替えて出力ノード（例えば、実施の形態での電源端子１３Ａ）に接続可能な電源切り替え回路であって、前記出力ノードとされる電源端子を有する差動増幅回路（例えば、実施の形態での差動増幅回路１３）と、前記差動増幅回路の前記電源端子と前記第１電源との間の接続および遮断を切り替える第１スイッチング素子（例えば、実施の形態での第１スイッチング素子（Ｑ１）１４）と、前記差動増幅回路の前記電源端子と前記第２電源との間の接続および遮断を切り替える第２スイッチング素子（例えば、実施の形態での第２スイッチング素子（Ｑ２）１５）と、前記差動増幅回路の２つの入力端子の一方（例えば、実施の形態での入力端子１３Ｄ）と前記第１電源との間に接続され、前記第１電源の電圧を第１分圧比にて分圧して前記一方の入力端子に印加する第１分圧回路（例えば、実施の形態での第１分圧回路１６）と、前記差動増幅回路の２つの入力端子の他方（例えば、実施の形態での入力端子１３Ｅ）と前記第２電源との間に接続され、前記第２電源の電圧を第２分圧比にて分圧して前記他方の入力端子に印加する第２分圧回路（例えば、実施の形態での第２分圧回路１７）と、を備え、前記差動増幅回路の２つの出力端子の一方（例えば、実施の形態での出力端子１３Ｂ）は、前記第１スイッチング素子の制御端子（例えば、実施の形態でのゲート）に接続され、前記一方の出力端子から前記第１スイッチング素子の制御端子に印加される電圧によって前記第１スイッチング素子のオン／オフが切り替えられ、前記差動増幅回路の２つの出力端子の他方（例えば、実施の形態での出力端子１３Ｃ）は、前記第２スイッチング素子の制御端子（例えば、実施の形態でのゲート）に接続され、前記他方の出力端子から前記第２スイッチング素子の制御端子に印加される電圧によって前記第２スイッチング素子のオン／オフが切り替えられる。
【０００７】
さらに、本発明の請求項２に係る電源切り替え回路では、前記差動増幅回路は、前記電源端子と前記一方の出力端子との間に接続された第１抵抗（例えば、実施の形態での第１抵抗２３）と、前記電源端子と前記他方の出力端子との間に接続された第２抵抗（例えば、実施の形態での第２抵抗２４）と、を備える。
【０００８】
さらに、本発明の請求項３に係る電源切り替え回路は、前記差動増幅回路の前記電源端子と前記第１電源との間で前記第１スイッチング素子に逆並列に接続された第１ダイオード（例えば、実施の形態での第１ダイオード１４Ａ）と、前記差動増幅回路の前記電源端子と前記第２電源との間で前記第２スイッチング素子に逆並列に接続された第２ダイオード（例えば、実施の形態での第２ダイオード１５Ａ）と、を備える。
【０００９】
さらに、本発明の請求項４に係る電源切り替え回路は、前記第１分圧比および前記第２分圧比は、前記第１電源および前記第２電源のうち電流能力がより高い方を優先的に前記出力ノードに接続するように設定されている。
【００１０】
さらに、本発明の請求項５に係る電源切り替え回路は、前記第１電源および前記第２電源のうち電流能力がより低い方と前記差動増幅回路の前記電源端子との間の接続および遮断を切り替える前記第１スイッチング素子および前記第２スイッチング素子の何れか一方の前記制御端子に接続されたコンデンサ（例えば、実施の形態でのコンデンサ（Ｃ）２６）を備える。
【００１１】
さらに、本発明の請求項６に係る電源切り替え回路は、前記第１スイッチング素子および前記第２スイッチング素子はＰチャネル型電界効果トランジスタであって、前記第１スイッチング素子および前記第２スイッチング素子のソースは前記電源端子に接続され、前記第１スイッチング素子のドレインは前記第１電源に接続され、前記第２スイッチング素子のドレインは前記第２電源に接続され、前記差動増幅回路は、互いのエミッタが接続された２つのＮＰＮ型バイポーラトランジスタまたは互いのソースが接続された２つのＮチャネル型電界効果トランジスタからなる第１トランジスタ（例えば、実施の形態での第１トランジスタ（Ｑ４）２１）および第２トランジスタ（例えば、実施の形態での第２トランジスタ（Ｑ３）２２）を備え、 前記第１抵抗は前記第１トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、前記第２抵抗は前記第２トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、前記第１トランジスタのベースまたはゲートは前記一方の入力端子とされ、前記第２トランジスタのベースまたはゲートは前記他方の入力端子とされ、前記第１抵抗と前記第１トランジスタのコレクタまたはドレインとの接続点からなる前記一方の出力端子は、前記第１スイッチング素子の前記制御端子であるゲートに接続され、前記第２抵抗と前記第２トランジスタのコレクタまたはドレインとの接続点からなる前記他方の出力端子は、前記第２スイッチング素子の前記制御端子であるゲートに接続されている。
【発明の効果】
【００１２】
本発明の請求項１に係る電源切り替え回路によれば、第１電源と第２電源とを切り替えて出力ノードに接続するための第１スイッチング素子および第２スイッチング素子の各オン（接続）およびオフ（遮断）は、差動増幅回路の２つの出力端子から出力される電圧によって制御される。
そして、差動増幅回路の２つの出力端子から出力される電圧は、差動増幅回路の２つの入力端子に印加される電圧、つまり第１電源の出力電圧が第１分圧比にて分圧されて得られる電圧および第２電源の出力電圧が第２分圧比にて分圧されて得られる電圧である。
これらにより、回路構成が複雑化することを抑制し、回路構成に要する費用を削減しつつ、第１電源および第２電源の各電圧に応じて適切に第１電源と第２電源とを切り替えて出力ノードに接続することができる。
【００１３】
さらに、本発明の請求項２に係る電源切り替え回路によれば、第１抵抗および第２抵抗は、第１スイッチング素子および第２スイッチング素子が接続された電源端子と、第１スイッチング素子および第２スイッチング素子の各制御端子に接続された２つの出力端子との間に接続されていることから、第１スイッチング素子または第２スイッチング素子がオフになるときに、所謂プルアップ抵抗として機能する。
【００１４】
つまり、第１スイッチング素子がオンかつ第２スイッチング素子がオフになる場合には、第２スイッチング素子の制御端子に印加される電圧が第２抵抗によって出力ノード（電源端子）の出力電圧にプルアップされて第２スイッチング素子のオフが安定に維持される。
一方、第１スイッチング素子がオフかつ第２スイッチング素子がオンになる場合には、第１スイッチング素子の制御端子に印加される電圧が第１抵抗によって出力ノード（電源端子）の出力電圧にプルアップされて第１スイッチング素子のオフが安定に維持される。
【００１５】
第１抵抗および第２抵抗は予め差動増幅回路に備えられていることから、例えばプルアップ抵抗として機能する専用の抵抗などを備える必要無しに、第１抵抗および第２抵抗にプルアップを含む複数の機能（例えば、プルアップ抵抗の機能と差動増幅回路でのコレクタ抵抗の機能など）を持たせることができ、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することができる。
【００１６】
さらに、本発明の請求項３に係る電源切り替え回路によれば、第１ダイオードおよび第２ダイオードは、差動増幅回路の電源投入時の電源供給源になると共に、例えば回路異常時などにおいて第１スイッチング素子および第２スイッチング素子がオフになるときであっても第１電源および第２電源のうち何れか電圧の高い方によって出力ノードに電源供給を行なうことができ、出力ノードに対する電源遮断の発生を防止することができる。
【００１７】
さらに、本発明の請求項４に係る電源切り替え回路によれば、第１スイッチング素子および第２スイッチング素子の各オン／オフを制御するために差動増幅回路の２つの出力端子から出力されて各制御端子に印加される電圧は、差動増幅回路の２つの入力端子に印加される電圧、つまり第１分圧比にて分圧された第１電源の電圧および第２分圧比にて分圧された第２電源の電圧に応じた値を有している。
【００１８】
したがって、例えば第１電源が第２電源よりも高い電流能力を有する場合には、第１電源の電圧が第１分圧比にて分圧されて得られる電圧が第２電源の電圧が第２分圧比にて分圧されて得られる電圧よりも高くなるように設定することで、第１スイッチング素子が優先的にオンになり、第１電源が優先的に出力ノードに電源供給を行なう。
【００１９】
一方、例えば第２電源が第１電源よりも高い電流能力を有する場合には、第２電源の電圧が第２分圧比にて分圧されて得られる電圧が第１電源の電圧が第１分圧比にて分圧されて得られる電圧よりも高くなるように設定することで、第２スイッチング素子が優先的にオンになり、第２電源が優先的に出力ノードに電源供給を行なう。
これらにより、回路構成が複雑化することを抑制し、回路構成に要する費用を削減しつつ、効率よく出力ノードに電源供給を行なうことができる。
【００２０】
さらに、本発明の請求項５に係る電源切り替え回路によれば、コンデンサは、第１スイッチング素子および第２スイッチング素子の各オン／オフが切り替えられるときに、第１電源および第２電源のうち電流能力がより低い方が出力ノードに接続されるタイミングを遅延させる。
【００２１】
すなわち、例えば第１電源が第２電源よりも高い電流能力を有する場合には、コンデンサは第２スイッチング素子の制御端子に接続されており、第１スイッチング素子がオンからオフに切り替えられ、かつ、第２スイッチング素子がオフからオンに切り替えられるときに、第２スイッチング素子がオンになるタイミングが遅延して、第１スイッチング素子および第２スイッチング素子が同時にオンになることが防止される。
【００２２】
一方、例えば第２電源が第１電源よりも高い電流能力を有する場合には、コンデンサは第１スイッチング素子の制御端子に接続されており、第２スイッチング素子がオンからオフに切り替えられ、かつ、第１スイッチング素子がオフからオンに切り替えられるときに、第１スイッチング素子がオンになるタイミングが遅延して、第１スイッチング素子および第２スイッチング素子が同時にオンになることが防止される。
【００２３】
これらにより、電流能力が異なる第１電源および第２電源に対して第１スイッチング素子および第２スイッチング素子が同時にオンになることに起因する不具合の発生、例えば、第１電源および第２電源のうち、より低い電流能力を有する方から過大な電流が出力されることで過大な電圧降下が生じてしまうことなど、を防止することができる。
【００２４】
さらに、本発明の請求項６に係る電源切り替え回路によれば、第１抵抗および第２抵抗は、Ｐチャネル型電界効果トランジスタである第１スイッチング素子および第２スイッチング素子に対するプルアップ抵抗として機能すると共に、差動増幅回路の第１トランジスタおよび第２トランジスタのコレクタ抵抗またはドレイン抵抗として機能し、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態に係る電源切り替え回路の構成図である。
【図２】本発明の実施の形態に係る電源切り替え回路の動作状態の一例を示す図である。
【図３】本発明の実施の形態に係る電源切り替え回路の動作状態の一例を示す図である。
【図４】本発明の実施の形態に係る電源切り替え回路の動作状態の一例での等価回路を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の一実施形態に係る電源切り替え回路について添付図面を参照しながら説明する。
本実施の形態による電源切り替え回路１０は、例えば図１に示すように、第１電源（メイン電源）１１と、第２電源（サブ電源）１２と、差動増幅回路１３と、第１スイッチング素子（Ｑ１）１４と、第２スイッチング素子（Ｑ２）１５と、第１分圧回路１６と、第２分圧回路１７とを備えて構成されている。
そして、第１電源１１は、例えば、第２電源１２よりも高い電流能力を有している。
【００２７】
第１スイッチング素子（Ｑ１）１４および第２スイッチング素子（Ｑ２）１５は、例えば、Ｐチャネル型電界効果トランジスタであって、各ソースは電源切り替え回路１０の出力ノードとされる差動増幅回路１３の電源端子１３Ａに接続されている。
第１スイッチング素子１４のドレインは第１電源１１に接続され、第２スイッチング素子１５のドレインは第２電源１２に接続されている。
そして、第１スイッチング素子１４は差動増幅回路１３の電源端子１３Ａと第１電源１１との間の接続および遮断を切り替え、第２スイッチング素子１５は差動増幅回路１３の電源端子１３Ａと第２電源１２との間の接続および遮断を切り替える。
【００２８】
なお、差動増幅回路１３の２つの出力端子１３Ｂ，１３Ｃは第１スイッチング素子１４および第２スイッチング素子１５の各ゲートに接続され、第１スイッチング素子１４のオン／オフは一方の出力端子１３Ｂからゲートに印加される電圧によって切り替えられ、第２スイッチング素子１５のオン／オフは他方の出力端子１３Ｃからゲートに印加される電圧によって切り替えられる。
【００２９】
また、差動増幅回路１３の電源端子１３Ａと第１電源１１との間には第１スイッチング素子１４に逆並列に（つまり、ドレインからソースに向かい順方向となるように）接続された第１ダイオード１４Ａが設けられ、差動増幅回路１３の電源端子１３Ａと第２電源１２との間には第２スイッチング素子１５に逆並列に（つまり、ドレインからソースに向かい順方向となるように）接続された第２ダイオード１５Ａが設けられている。
なお、第１ダイオード１４Ａおよび第２ダイオード１５Ａは、例えば第１スイッチング素子１４および第２スイッチング素子１５がパワーＭＯＳＦＥＴ（Metal Oxide Semi-conductor Field Effect Transistor）である場合には、ソース・ドレイン間に内蔵されたボディダイオードである。
【００３０】
第１分圧回路１６は、直列に接続された２つの抵抗１６Ａ，１６Ｂを備え、抵抗値Ｒ１の抵抗１６Ａは第１電源１１と差動増幅回路１３の一方の入力端子１３Ｄとを接続し、抵抗値Ｒ２の抵抗１６Ｂは差動増幅回路１３の一方の入力端子１３Ｄと接地点とを接続している。
第１分圧回路１６は、第１電源１１の出力電圧を第１分圧比（Ｒ２／（Ｒ１＋Ｒ２））にて分圧して得られる電圧Ｖｔｈ１を差動増幅回路１３の一方の入力端子１３Ｄに印加する。
第２分圧回路１７は、直列に接続された２つの抵抗１７Ａ，１７Ｂを備え、抵抗値Ｒ３の抵抗１７Ａは第２電源１２と差動増幅回路１３の他方の入力端子１３Ｅとを接続し、抵抗値Ｒ４の抵抗１７Ｂは差動増幅回路１３の他方の入力端子１３Ｅと接地点とを接続している。
第２分圧回路１７は、第２電源１２の出力電圧を第２分圧比（Ｒ４／（Ｒ３＋Ｒ４））にて分圧して得られる電圧Ｖｔｈ２を差動増幅回路１３の他方の入力端子１３Ｅに印加する。
【００３１】
なお、第１分圧比（Ｒ２／（Ｒ１＋Ｒ２））および第２分圧比（Ｒ４／（Ｒ３＋Ｒ４））は、例えば、第１電源１１の出力電圧と第２電源１２の出力電圧とが同一である場合に入力端子１３Ｄに印加される電圧Ｖｔｈ１が入力端子１３Ｅに印加される電圧Ｖｔｈ２よりも僅かに高くなるように設定されている。
これにより、例えば下記表１に示すように、第２電源１２よりも高い電流能力を有している第１電源１１が優先的に差動増幅回路１３の電源端子１３Ａ（出力ノード）に接続されるように設定されている。
【００３２】
【表１】
【００３３】
つまり、上記表１において、少なくとも第１電源１１の動作（ＯＮ）時には、第１電源１１の出力電圧が差動増幅回路１３の電源端子１３Ａに印加される。
また、第１電源１１の停止（ＯＦＦ）時かつ第２電源１２の動作（ＯＮ）時には、第２電源１２の出力電圧が差動増幅回路１３の電源端子１３Ａに印加される。
また、第１電源１１および第２電源１２の停止（ＯＦＦ）時には、差動増幅回路１３の電源端子１３Ａに印加される電圧はゼロになる。
【００３４】
差動増幅回路１３は、例えば、互いのエミッタが接続された２つのＮＰＮ型バイポーラトランジスタ（以下、単に第１トランジスタ（Ｑ４）および第２トランジスタ（Ｑ３）と呼ぶ。）２１，２２と、第１トランジスタ（Ｑ４）２１のコレクタと電源端子１３Ａとを接続する第１抵抗２３と、第２トランジスタ（Ｑ３）２２のコレクタと電源端子１３Ａとを接続する第２抵抗２４と、第１トランジスタ２１および第２トランジスタ２２のエミッタと接地点とを接続する第３抵抗２５と、他方の出力端子１３Ｃと接地点との間に接続された（つまり、第２スイッチング素子１５のゲートと接地点との間に接続された）コンデンサ（Ｃ）２６とを備えて構成されている。
【００３５】
第１トランジスタ２１のベースは一方の入力端子１３Ｄに接続され、第２トランジスタ２２のベースは他方の入力端子１３Ｅに接続されている。
そして、抵抗値Ｒ７を有する第１抵抗２３と第１トランジスタ２１のコレクタとの接続点からなる一方の出力端子１３Ｂは、第１スイッチング素子１４の制御端子であるゲートに接続され、抵抗値Ｒ６を有する第２抵抗２４と第２トランジスタ２２のコレクタとの接続点からなる他方の出力端子１３Ｃは、第２スイッチング素子１５の制御端子であるゲートに接続されている。
【００３６】
第１抵抗２３および第２抵抗２４は、第１トランジスタ２１および第２トランジスタ２２の各コレクタに接続されたコレクタ抵抗であると共に、出力ノードである電源端子１３Ａに接続されている。
さらに、第１抵抗２３および第２抵抗２４は、第１スイッチング素子１４および第２スイッチング素子１５の各ゲートと、電源端子１３Ａに接続された各ソースとを接続していることで、第１スイッチング素子１４または第２スイッチング素子１５がオフになるときに、所謂プルアップ抵抗として機能する。
【００３７】
本実施の形態による電源切り替え回路１０は上記構成を備えており、次に、この電源切り替え回路１０の動作について説明する。
【００３８】
先ず、差動増幅回路１３の停止時には、少なくとも第１電源１１または第２電源１２の起動に伴い、第１ダイオード１４Ａまたは第２ダイオード１５Ａを通じて差動増幅回路１３に電源が供給され、差動増幅回路１３が作動を開始する。
そして、第１電源１１および第２電源１２の各出力電圧と第１分圧比および第２分圧比とに応じて、差動増幅回路１３の入力端子１３Ｄに電圧Ｖｔｈ１が印加され、入力端子１３Ｅに電圧Ｖｔｈ２が印加される。
【００３９】
このとき、入力端子１３Ｄに印加される電圧Ｖｔｈ１が入力端子１３Ｅに印加される電圧Ｖｔｈ２よりも高ければ、例えば図２に示すように、第１スイッチング素子１４のゲートに印加される電圧がロー状態となって第１スイッチング素子１４がオンになり、第１電源１１の出力電圧が電源端子１３Ａに印加される。
そして、第２スイッチング素子１５は、ゲートに印加される電圧が第２抵抗２４によって電源端子１３Ａの出力電圧にプルアップされることでオフになる。
【００４０】
次に、例えば第１電源１１の出力電圧が低下することによって、入力端子１３Ｄに印加される電圧Ｖｔｈ１が入力端子１３Ｅに印加される電圧Ｖｔｈ２よりも低くなれば、例えば図３に示すように、第２スイッチング素子１５のゲートに印加される電圧がロー状態となって第２スイッチング素子１５がオンになり、第２電源１２の出力電圧が電源端子１３Ａに印加される。
そして、第１スイッチング素子１４は、ゲートに印加される電圧が第１抵抗２３によって電源端子１３Ａの出力電圧にプルアップされることでオフになる。
【００４１】
このとき、第２スイッチング素子１５のゲートにコンデンサ２６が接続されていることから、第２スイッチング素子１５がオンになるタイミングが遅延して、第１スイッチング素子１４がオンからオフに切り替えられた後に、第２スイッチング素子１５がオフからオンに切り替えられ、第１スイッチング素子１４および第２スイッチング素子１５が同時にオンになることが防止されている。
【００４２】
なお、例えば回路異常時などにおいて第１スイッチング素子１４および第２スイッチング素子１５がオフになるときであっても、例えば図４に示すように、第１電源１１および第２電源１２のうち何れか電圧の高い方によって、第１ダイオード１４Ａまたは第２ダイオード１５Ａを通じて電源端子１３Ａに電源供給が行なわれる。
【００４３】
上述したように、本実施の形態による電源切り替え回路１０によれば、差動増幅回路１３の２つの出力端子１３Ｂ，１３Ｃから出力される電圧によって、第１スイッチング素子１３および第２スイッチング素子１５のオン／オフを制御することができ、回路構成が複雑化することを抑制し、回路構成に要する費用を削減しつつ、第１電源１１と第２電源１２とを適切に切り替えて電源端子１３Ａに接続することができる。
【００４４】
さらに、予め差動増幅回路１３に備えられて第１トランジスタ２１および第２トランジスタ２２のコレクタ抵抗とされる第１抵抗２３および第２抵抗２４は、第１スイッチング素子１４および第２スイッチング素子１５に対するプルアップ抵抗としても機能し、例えばプルアップ抵抗として機能する専用の抵抗などを備える場合に比べて、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することができる。
【００４５】
さらに、第１ダイオード１４Ａおよび第２ダイオード１５Ａは、差動増幅回路１３の電源投入時の電源供給源になると共に、例えば回路異常時などにおいて第１スイッチング素子１４および第２スイッチング素子１５がオフになるときであっても第１電源１１および第２電源１２のうち何れか電圧の高い方によって電源端子１３Ａに電源供給を行なうことができ、電源端子１３Ａに対する電源遮断の発生を防止することができる。
【００４６】
さらに、第２電源１２よりも高い電流能力を有する第１電源１１が優先的に電源端子１３Ａに電源供給を行なうことから、電源供給の効率を向上させることができる。
さらに、第１電源１１よりも低い電流能力を有する第２電源１２に対しては、第１スイッチング素子１４および第２スイッチング素子１５が同時にオンになることが防止され、過大な電流が出力されることで過大な電圧降下が生じてしまうことを防止することができる。
【００４７】
しかも、電源切り替え回路１０は、基本的なディスクリートパーツである抵抗、トランジスタ、コンデンサにより構成され、例えば複数の抵抗や複数のトランジスタなどによりモジュール化された電子部品を用いて回路を構成可能であり、集積回路などを用いる場合に比べて、回路構成が複雑化することを抑制し、回路構成に要する部品数および実装面積の増大を抑制し、回路構成に要する費用を削減することができる。
【００４８】
なお、上述した実施の形態においては、第１トランジスタ２１および第２トランジスタ２２は互いのエミッタが接続された２つのＮＰＮ型バイポーラトランジスタとされたが、これに限定されず、例えば、互いのソースが接続された２つのＮチャネル型電界効果トランジスタとされてもよい。
【符号の説明】
【００４９】
１０ 電源切り替え回路
１１ 第１電源（メイン電源）
１２ 第２電源（サブ電源）
１３ 差動増幅回路
１３Ａ 電源端子（出力ノード）
１３Ｂ，１３Ｃ 出力端子
１３Ｄ，１３Ｅ 入力端子
１４ 第１スイッチング素子
１４Ａ 第１ダイオード
１５ 第２スイッチング素子
１５Ａ 第２ダイオード
１６ 第１分圧回路
１７ 第２分圧回路
２１ 第１トランジスタ
２２ 第２トランジスタ
２３ 第１抵抗
２４ 第２抵抗
２６ コンデンサ
【特許請求の範囲】
【請求項１】
第１電源と第２電源とを切り替えて出力ノードに接続可能な電源切り替え回路であって、
前記出力ノードとされる電源端子を有する差動増幅回路と、
前記差動増幅回路の前記電源端子と前記第１電源との間の接続および遮断を切り替える第１スイッチング素子と、
前記差動増幅回路の前記電源端子と前記第２電源との間の接続および遮断を切り替える第２スイッチング素子と、
前記差動増幅回路の２つの入力端子の一方と前記第１電源との間に接続され、前記第１電源の電圧を第１分圧比にて分圧して前記一方の入力端子に印加する第１分圧回路と、
前記差動増幅回路の２つの入力端子の他方と前記第２電源との間に接続され、前記第２電源の電圧を第２分圧比にて分圧して前記他方の入力端子に印加する第２分圧回路と、
を備え、
前記差動増幅回路の２つの出力端子の一方は、前記第１スイッチング素子の制御端子に接続され、前記一方の出力端子から前記第１スイッチング素子の制御端子に印加される電圧によって前記第１スイッチング素子のオン／オフが切り替えられ、
前記差動増幅回路の２つの出力端子の他方は、前記第２スイッチング素子の制御端子に接続され、前記他方の出力端子から前記第２スイッチング素子の制御端子に印加される電圧によって前記第２スイッチング素子のオン／オフが切り替えられることを特徴とする電源切り替え回路。
【請求項２】
前記差動増幅回路は、前記電源端子と前記一方の出力端子との間に接続された第１抵抗と、前記電源端子と前記他方の出力端子との間に接続された第２抵抗と、を備えることを特徴とする請求項１に記載の電源切り替え回路。
【請求項３】
前記差動増幅回路の前記電源端子と前記第１電源との間で前記第１スイッチング素子に逆並列に接続された第１ダイオードと、
前記差動増幅回路の前記電源端子と前記第２電源との間で前記第２スイッチング素子に逆並列に接続された第２ダイオードと、
を備えることを特徴とする請求項１または請求項２に記載の電源切り替え回路。
【請求項４】
前記第１分圧比および前記第２分圧比は、前記第１電源および前記第２電源のうち電流能力がより高い方を優先的に前記出力ノードに接続するように設定されていることを特徴とする請求項１から請求項３の何れか１つに記載の電源切り替え回路。
【請求項５】
前記第１電源および前記第２電源のうち電流能力がより低い方と前記差動増幅回路の前記電源端子との間の接続および遮断を切り替える前記第１スイッチング素子および前記第２スイッチング素子の何れか一方の前記制御端子に接続されたコンデンサを備えることを特徴とする請求項１から請求項４の何れか１つに記載の電源切り替え回路。
【請求項６】
前記第１スイッチング素子および前記第２スイッチング素子はＰチャネル型電界効果トランジスタであって、
前記第１スイッチング素子および前記第２スイッチング素子のソースは前記電源端子に接続され、
前記第１スイッチング素子のドレインは前記第１電源に接続され、
前記第２スイッチング素子のドレインは前記第２電源に接続され、
前記差動増幅回路は、互いのエミッタが接続された２つのＮＰＮ型バイポーラトランジスタまたは互いのソースが接続された２つのＮチャネル型電界効果トランジスタからなる第１トランジスタおよび第２トランジスタを備え、
前記第１抵抗は前記第１トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、
前記第２抵抗は前記第２トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、
前記第１トランジスタのベースまたはゲートは前記一方の入力端子とされ、
前記第２トランジスタのベースまたはゲートは前記他方の入力端子とされ、
前記第１抵抗と前記第１トランジスタのコレクタまたはドレインとの接続点からなる前記一方の出力端子は、前記第１スイッチング素子の前記制御端子であるゲートに接続され、
前記第２抵抗と前記第２トランジスタのコレクタまたはドレインとの接続点からなる前記他方の出力端子は、前記第２スイッチング素子の前記制御端子であるゲートに接続されていることを特徴とする請求項２から請求項４の何れか１つに記載の電源切り替え回路。
【請求項１】
第１電源と第２電源とを切り替えて出力ノードに接続可能な電源切り替え回路であって、
前記出力ノードとされる電源端子を有する差動増幅回路と、
前記差動増幅回路の前記電源端子と前記第１電源との間の接続および遮断を切り替える第１スイッチング素子と、
前記差動増幅回路の前記電源端子と前記第２電源との間の接続および遮断を切り替える第２スイッチング素子と、
前記差動増幅回路の２つの入力端子の一方と前記第１電源との間に接続され、前記第１電源の電圧を第１分圧比にて分圧して前記一方の入力端子に印加する第１分圧回路と、
前記差動増幅回路の２つの入力端子の他方と前記第２電源との間に接続され、前記第２電源の電圧を第２分圧比にて分圧して前記他方の入力端子に印加する第２分圧回路と、
を備え、
前記差動増幅回路の２つの出力端子の一方は、前記第１スイッチング素子の制御端子に接続され、前記一方の出力端子から前記第１スイッチング素子の制御端子に印加される電圧によって前記第１スイッチング素子のオン／オフが切り替えられ、
前記差動増幅回路の２つの出力端子の他方は、前記第２スイッチング素子の制御端子に接続され、前記他方の出力端子から前記第２スイッチング素子の制御端子に印加される電圧によって前記第２スイッチング素子のオン／オフが切り替えられることを特徴とする電源切り替え回路。
【請求項２】
前記差動増幅回路は、前記電源端子と前記一方の出力端子との間に接続された第１抵抗と、前記電源端子と前記他方の出力端子との間に接続された第２抵抗と、を備えることを特徴とする請求項１に記載の電源切り替え回路。
【請求項３】
前記差動増幅回路の前記電源端子と前記第１電源との間で前記第１スイッチング素子に逆並列に接続された第１ダイオードと、
前記差動増幅回路の前記電源端子と前記第２電源との間で前記第２スイッチング素子に逆並列に接続された第２ダイオードと、
を備えることを特徴とする請求項１または請求項２に記載の電源切り替え回路。
【請求項４】
前記第１分圧比および前記第２分圧比は、前記第１電源および前記第２電源のうち電流能力がより高い方を優先的に前記出力ノードに接続するように設定されていることを特徴とする請求項１から請求項３の何れか１つに記載の電源切り替え回路。
【請求項５】
前記第１電源および前記第２電源のうち電流能力がより低い方と前記差動増幅回路の前記電源端子との間の接続および遮断を切り替える前記第１スイッチング素子および前記第２スイッチング素子の何れか一方の前記制御端子に接続されたコンデンサを備えることを特徴とする請求項１から請求項４の何れか１つに記載の電源切り替え回路。
【請求項６】
前記第１スイッチング素子および前記第２スイッチング素子はＰチャネル型電界効果トランジスタであって、
前記第１スイッチング素子および前記第２スイッチング素子のソースは前記電源端子に接続され、
前記第１スイッチング素子のドレインは前記第１電源に接続され、
前記第２スイッチング素子のドレインは前記第２電源に接続され、
前記差動増幅回路は、互いのエミッタが接続された２つのＮＰＮ型バイポーラトランジスタまたは互いのソースが接続された２つのＮチャネル型電界効果トランジスタからなる第１トランジスタおよび第２トランジスタを備え、
前記第１抵抗は前記第１トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、
前記第２抵抗は前記第２トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、
前記第１トランジスタのベースまたはゲートは前記一方の入力端子とされ、
前記第２トランジスタのベースまたはゲートは前記他方の入力端子とされ、
前記第１抵抗と前記第１トランジスタのコレクタまたはドレインとの接続点からなる前記一方の出力端子は、前記第１スイッチング素子の前記制御端子であるゲートに接続され、
前記第２抵抗と前記第２トランジスタのコレクタまたはドレインとの接続点からなる前記他方の出力端子は、前記第２スイッチング素子の前記制御端子であるゲートに接続されていることを特徴とする請求項２から請求項４の何れか１つに記載の電源切り替え回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−４６４５７（Ｐ２０１３−４６４５７Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８１４３３（Ｐ２０１１−１８１４３３）
【出願日】平成２３年８月２３日（２０１１．８．２３）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２３日（２０１１．８．２３）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
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