静電容量性負荷の駆動回路およびインクジェットヘッドの駆動回路
【課題】静電容量性負荷が放電する際のピーク電圧を下げることができ、これにより駆動電圧をできるだけ高めることが可能な静電容量性負荷の駆動回路およびインクジェットヘッドの駆動回路を提供する。
【解決手段】静電容量性負荷に充電されている電荷を直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる各スイッチのうち、少なくとも1つのスイッチのインピーダンスを、上記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる。
【解決手段】静電容量性負荷に充電されている電荷を直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる各スイッチのうち、少なくとも1つのスイッチのインピーダンスを、上記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、圧電素子等の静電容量性負荷を駆動する静電容量性負荷の駆動回路およびインクジェットヘッドの駆動回路に関する。
【背景技術】
【0002】
インクジェットヘッドは、静電容量性負荷たとえば圧電素子をインク吐出用の静電容量性アクチュエータとして多数有する。これら静電容量性アクチュエータを駆動する駆動回路においては、消費電力を削減する、ノイズの発生を抑える、駆動電圧に生じる瞬時的な上昇を抑えるなどの配慮が必要である(例えば特許文献1,2,3)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2000−185400号公報
【特許文献2】特開2001−10043号公報
【特許文献3】特開2002−94364号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
静電容量性アクチュエータの動作効率は、温度の影響を受ける。また、インクジェットヘッドに使用されるインクの粘度は、温度に応じて変化する。インクの粘度は、そのインクの種類によっても異なる。
【0005】
温度やインクの粘度にかかわらず適正なインク吐出を行うためには、静電容量性アクチュエータを幅広い範囲の電圧で駆動できることが必須となる。一般にはインク温度が高くなるとインクの粘度が下がり、インクは動き易くなるので、適正なインク吐出に必要なアクチュエータの駆動振幅と駆動電圧は小さくなる。逆にインク温度が低くなるとインクの粘度が上がり、インクは動き難くなるので、適正なインク吐出に必要なアクチュエータの駆動振幅と駆動電圧は大きくなる。多種の粘度の異なるインクに対応し、或いは一種類のインクであっても幅広い使用温度範囲に対応するには、駆動回路の駆動電圧の高低範囲が広いことが望ましい。
【0006】
ただし、駆動回路の駆動電圧の高低範囲が広いと、駆動電圧が低い場合と高い場合とで、駆動回路の動作速度や駆動電圧に生じる瞬時的な上昇、即ちピーク電圧に以下のような違いが生じる。
【0007】
駆動電圧が低いと、駆動振幅が小さくなるとともに駆動回路の動作速度が遅くなる。その結果、静電容量性アクチュエータの動きが鈍くなって、インク吐出速度が低下してしまう。このインク吐出速度の低下を避けるべく、駆動電圧の高低範囲の下限が決定される。
【0008】
逆に駆動電圧が高いと、ピーク電圧が増大する。ここでピーク電圧というのは、静電容量性アクチュエータが放電する際に駆動回路の出力端子に生じる瞬時的な電圧上昇である。このピーク電圧を含めて駆動電圧の高低範囲の上限が決定されるため、駆動電圧の上限は駆動回路を構成する素子が許容する上限よりもピーク電圧分だけ低く抑えておかなければならない。
【0009】
この制約があるため、結局は静電容量性アクチュエータの駆動電圧、駆動振幅を十分に大きくすることができない。ひいては、高粘度のインクを吐出できないなどの問題がある。
【0010】
本発明の実施形態の目的は、静電容量性負荷が放電する際のピーク電圧を下げることができ、これにより駆動電圧をできるだけ高めることが可能な静電容量性負荷の駆動回路およびインクジェットヘッドの駆動回路を提供することである。
【課題を解決するための手段】
【0011】
本発明の実施形態の静電容量性負荷の駆動回路は、静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、この電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数の半導体素子と、前記各半導体素子のうち、前記静電容量性負荷に充電された電荷を前記電源へ戻す向きに放電させる際に導通する半導体素子の導通インピーダンスを、前記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる調整手段と、を備える。
【図面の簡単な説明】
【0012】
【図1】第1実施形態のインクジェットヘッドの要部を断面して示す図。
【図2】図1の各圧力室およびその周辺を別の方向から見た図。
【図3】第1実施形態の1つの圧力室が拡がった状態を示す図。
【図4】図3のように拡がった圧力室が定常に戻った状態を示す図。
【図5】図4のように定常に戻った圧力室が縮まった状態を示す図。
【図6】図5のように縮まった圧力室が定常に戻った状態を示す図。
【図7】第1実施形態の駆動回路の構成および定常時の動作を示すブロック図。
【図8】第1実施形態のステップST2の動作を示す図。
【図9】第1実施形態のステップST3の動作を示す図。
【図10】第1実施形態のステップST4の動作を示す図。
【図11】第1実施形態のステップST5の動作を示す図。
【図12】第1実施形態のステップST6の動作を示す図。
【図13】第1実施形態のステップST7の動作を示す図。
【図14】第1実施形態のステップST8の動作を示す図。
【図15】第1実施形態のステップST9の動作を示す図。
【図16】第1実施形態のステップST10の動作を示す図。
【図17】第1実施形態のステップST11の動作を示す図。
【図18】第1実施形態の駆動回路における各部の電圧の変化を示す図。
【図19】第1実施形態における所定のバッファ回路を除く残りのバッファ回路の構成を示すブロック図。
【図20】第1実施形態における所定のバッファ回路の構成を示すブロック図。
【図21】図20のバッファ回路の出力電圧を示す図。
【図22】第1実施形態における所定のバッファ回路に、図20のバッファ回路ではなく図19のバッファ回路を採用した場合の各部の電圧変化を参考として示す図。
【図23】図20のバッファ回路の他の例を第2実施形態として示すブロック図。
【図24】図23の要部の変形を示す図。
【図25】図23の要部の変形を示す図。
【図26】図23の要部の変形を示す図。
【図27】図23の要部の変形を示す図。
【図28】図23の要部の変形を示す図。
【図29】図20のバッファ回路の他の例を第3実施形態として示すブロック図。
【図30】図29の要部の変形を示す図。
【図31】図29の要部の変形を示す図。
【図32】図20のバッファ回路の他の例を第4実施形態として示すブロック図。
【図33】図20のバッファ回路の他の例を第5実施形態として示すブロック図。
【図34】第4実施形態におけるバッファ回路の変形を示すブロック図。
【図35】図20のバッファ回路の他の例を第6実施形態として示すブロック図。
【図36】図20のバッファ回路の他の例を第7実施形態として示すブロック図。
【図37】第7実施形態におけるバッファ回路の変形を示すブロック図。
【図38】第8実施形態の駆動回路の構成およびステップST1の動作を示すブロック図。
【図39】第8実施形態の制御回路における論理回路のブロック図。
【図40】第8実施形態における遅延制御信号とそれに基づく動作との対応を動作条件として示す図。
【図41】第8実施形態のステップST9の動作を示すブロック図。
【図42】第8実施形態のステップST10aの動作を示すブロック図。
【図43】第8実施形態のステップST10bの動作を示すブロック図。
【図44】第8実施形態の駆動回路における各部の電圧の変化を示す図。
【発明を実施するための形態】
【0013】
[1]以下、本発明の第1実施形態について図面を参照して説明する。
シェアモード・シェアウォールと呼ばれるタイプのインクジェットヘッドの要部を図1および図2に示す。図1は要部を断面して示す図、図2は図1の一部を別の方向から見た図である。
【0014】
基板1の上面に、静電容量性負荷である静電容量性アクチュエータ2が所定間隔で配置される。これら静電容量性アクチュエータ(以下、アクチュエータと略称する)2は、PZT(チタン酸ジルコン酸鉛)等の圧電素子2a,2bを互いの分極方向が対向する状態に上下に張り合わせて柱状に形成したものである。これらアクチュエータ2の相互間に、それぞれ溝状の圧力室(チャンネルともいう)3が確保される。
【0015】
各アクチュエータ2および各圧力室3を被う状態に、ノズルプレート4が配置される。このノズルプレート4は、各圧力室3と対応する位置にノズル10,11,12,13,…を有する。各圧力室3は、インク室5に連通する。このインク室5内のインクが各圧力室3に流れる。なお、最左端のノズル10は、インクを吐出させないノズルであり、ダミーノズルと呼ぶ。図示していないが、最右端のノズルもダミーノズルである。
【0016】
各アクチュエータ2の側面および各圧力室3の底面を覆う状態に、それぞれ電極6が配置される。これら電極6の相互間に存する各アクチュエータ2は、それぞれ静電容量C01,C12,C23,C34,…を有する。以下、説明を分かり易くするため、静電容量C01を有するアクチュエータ2のことをアクチュエータC01、静電容量C12を有するアクチュエータ2のことをアクチュエータC12、静電容量C23を有するアクチュエータ2のことをアクチュエータC23、静電容量C34を有するアクチュエータ2のことをアクチュエータC34という。
【0017】
各電極6は、配線20,21,22,23,…を介して駆動回路7に接続される。この駆動回路7によって各アクチュエータ2が充放電駆動されることにより、アクチュエータC01,C12,C23,C34,…が図3〜図6に示す変形と復帰を繰返す。
【0018】
すなわち、ノズル11に対応する圧力室3の両側に位置するアクチュエータC01,C12が互いに逆方向に通電されることにより、図3に示すように、そのアクチュエータC01,C12が互いに離れる方向に変形する。これにより、ノズル11に対応する圧力室3が拡大し、その圧力室3にインクが導入される。この後、アクチュエータC01,C12が放電されることにより、図4に示すように、アクチュエータC01,C12が定常状態に復帰する。これにより、ノズル11に対応する圧力室3の圧力が上昇し、その圧力室3内のインクがノズル11から吐出される。その後、アクチュエータC01,C12が図3の場合とは反対の方向に通電されて充電されることにより、図5に示すように、アクチュエータC01,C12が互いに近づく方向に変形する。そして、アクチュエータC01,C12が放電されることにより、図6に示すように、アクチュエータC01,C12が定常状態に復帰する。この図5の変形および図6の復帰は、上記吐出によって圧力室3内のインクに生じた振動を抑えるためのダンピングである。
【0019】
図3の変形、図4の復帰、図5の変形にそれぞれ要する時間は、圧力室3内のインクの共振周波数によって決まる。圧力室3内のインクの振動の損失が少ない場合、それぞれの所要時間は等しい。
【0020】
図7に示すように、直流電圧Vaaを出力する直流電源(第1直流電源)31と、同じく直流電圧Vaaを出力する直流電源(第2直流電源)32とが、互いに直列接続される。すなわち、直流電源31の負側と直流電源32の正側とが接続される。この直流電源31,32の相互接続点が、グラウンドに接続される。直流電源31,32から出力される直流電圧Vaaは、使用されるインクの種類や温度、後述するアクチュエータの温度などの条件に応じて、例えば7V〜18Vの範囲で可変である。アクチュエータ2の各端子に0又は±Vaaの駆動電圧が与えられると、アクチュエータ2の端子間では最大±2・Vaaの駆動電圧が印加されることになる。
【0021】
直流電圧Vccを出力する直流電源(第3電源)33の負側はグラウンドに接続される。この直流電圧Vccは、直流電源31から出力される直流電圧Vaaよりも高い、例えば24Vであり、後述する各MOSトランジスタのバックゲートに対するバイアス電圧、および後述する各バッファ回路に対する駆動電圧となる。
【0022】
直流電源31の正側(+Vaa)とグラウンド(±0)との間に、スイッチである第1P型半導体素子たとえばP型MOSトランジスタP00のソース・ドレイン間と、スイッチである第1N型半導体素子たとえばN型MOSトランジスタN10のドレイン・ソース間との直列回路が、接続される。このP型MOSトランジスタP00およびN型MOSトランジスタN10の相互接続点(第1相互接続点)と、直流電源32の負側(−Vaa)との間に、スイッチである第3N型半導体素子たとえばN型MOSトランジスタN20のドレイン・ソース間が接続される。
【0023】
上記P型MOSトランジスタP00のバックゲートは、直流電源33の正側(+Vcc)に接続される。N型MOSトランジスタN10,N20のそれぞれバックゲートは、直流電源32の負側(−Vaa)に接続される。上記P型MOSトランジスタP00およびN型MOSトランジスタN10の相互接続点(第1相互接続点)が出力端子Out0となる。この出力端子Out0がアクチュエータC01の一端に接続される。
【0024】
これらP型MOSトランジスタP00およびN型MOSトランジスタN10,N20により、アクチュエータC01の一端に対する充放電用の通電路を形成するスイッチ回路(第1スイッチ回路)が構成される。これらMOSトランジスタP00,N10,N20は、排他的にオン制御される。P型MOSトランジスタP00がオンすると、アクチュエータC01の一端が+Vaa電位となる。N型MOSトランジスタN10がオンすると、アクチュエータC01の一端がグラウンド電位となる。N型MOSトランジスタN20がオンすると、アクチュエータC01の一端が−Vaa電位となる。
【0025】
直流電源31の正側(+Vaa)とグラウンド(±0)との間に、スイッチである第2P型半導体素子たとえばP型MOSトランジスタP01のソース・ドレイン間と、スイッチである第2N型半導体素子たとえばN型MOSトランジスタN11のドレイン・ソース間との直列回路が、接続される。このP型MOSトランジスタP01およびN型MOSトランジスタN11の相互接続点(第2相互接続点)と直流電源32の負側(−Vaa)との間に、スイッチである第4N型半導体素子たとえばN型MOSトランジスタN21のドレイン・ソース間が接続される。
【0026】
上記P型MOSトランジスタP01のバックゲートは、直流電源33の正側(+Vcc)に接続される。N型MOSトランジスタN11,N21のそれぞれバックゲートは、直流電源32の負側(−Vaa)に接続される。上記P型MOSトランジスタP01およびN型MOSトランジスタN11の相互接続点(第2相互接続点)が出力端子Out1となる。この出力端子Out1がアクチュエータC01の他端に接続される。
【0027】
これらP型MOSトランジスタP01およびN型MOSトランジスタN11,N21により、アクチュエータC01の他端に対する充放電用の通電路を形成するスイッチ回路(第2スイッチ回路)が構成される。これらMOSトランジスタP01,N11,N21は、排他的にオン制御される。P型MOSトランジスタP01がオンすると、アクチュエータC01の他端が+Vaa電位となる。N型MOSトランジスタN11がオンすると、アクチュエータC01の他端がグラウンド電位となる。N型MOSトランジスタN21がオンすると、アクチュエータC01の他端が−Vaa電位となる。
【0028】
なお、P型MOSトランジスタP01は、隣りのアクチュエータC12に対する第1P型半導体素子としても機能する。N型MOSトランジスタN11,N21は、隣りのアクチュエータC12に対する第1N型半導体素子および第2N型半導体素子としても機能する。すなわち、P型MOSトランジスタP01およびN型MOSトランジスタN11,N21により構成されるスイッチ回路は、隣りのアクチュエータC12の一端に対する充放電用の通電路を形成するスイッチ回路(第1スイッチ回路)としても機能する。P型MOSトランジスタP01がオンすると、アクチュエータC12の一端が+Vaa電位となる。N型MOSトランジスタN11がオンすると、アクチュエータC12の一端がグラウンド電位となる。N型MOSトランジスタN21がオンすると、アクチュエータC12の一端が−Vaa電位となる。
【0029】
直流電源31の正側(+Vaa)とグラウンド(±0)との間に、スイッチである第2P型半導体素子たとえばP型MOSトランジスタP02のソース・ドレイン間と、スイッチである第2N型半導体素子たとえばN型MOSトランジスタN12のドレイン・ソース間との直列回路が、接続される。このP型MOSトランジスタP02およびN型MOSトランジスタN12の相互接続点(第2相互接続点)と直流電源32の負側(−Vaa)との間に、スイッチである第4N型半導体素子たとえばN型MOSトランジスタN22のドレイン・ソース間が接続される。
【0030】
上記P型MOSトランジスタP02のバックゲートは、直流電源33の正側(+Vcc)に接続される。N型MOSトランジスタN12,N22のそれぞれバックゲートは、直流電源32の負側(−Vaa)に接続される。上記P型MOSトランジスタP02およびN型MOSトランジスタN12の相互接続点(第2相互接続点)が出力端子Out2となる。この出力端子Out2がアクチュエータC12の他端に接続される。
【0031】
これらP型MOSトランジスタP02およびN型MOSトランジスタN12,N22により、アクチュエータC12の他端に対する充放電用の通電路を形成するスイッチ回路(第2スイッチ回路)が構成される。これらMOSトランジスタP02,N12,N22は、排他的にオン制御される。P型MOSトランジスタP02がオンすると、アクチュエータC12の他端が+Vaa電位となる。N型MOSトランジスタN12がオンすると、アクチュエータC12の他端がグラウンド電位となる。N型MOSトランジスタN22がオンすると、アクチュエータC12の他端が−Vaa電位となる。
【0032】
なお、P型MOSトランジスタP02は、隣りのアクチュエータC23に対する第1P型半導体素子としても機能する。N型MOSトランジスタN12,N22は、隣りのアクチュエータC23に対する第1N型半導体素子および第2N型半導体素子としても機能する。すなわち、P型MOSトランジスタP02およびN型MOSトランジスタN12,N22により構成されるスイッチ回路は、隣りのアクチュエータC23の一端に対する充放電用の通電路を形成するスイッチ回路(第1スイッチ回路)としても機能する。P型MOSトランジスタP02がオンすると、アクチュエータC23の一端が+Vaa電位となる。N型MOSトランジスタN12がオンすると、アクチュエータC23の一端がグラウンド電位となる。N型MOSトランジスタN22がオンすると、アクチュエータC23の一端が−Vaa電位となる。
【0033】
直流電源31の正側(+Vaa)とグラウンド(±0)との間に、スイッチである第2P型半導体素子たとえばP型MOSトランジスタP03のソース・ドレイン間と、スイッチである第2N型半導体素子たとえばN型MOSトランジスタN13のドレイン・ソース間との直列回路が接続される。このP型MOSトランジスタP03およびN型MOSトランジスタN13の相互接続点(第2相互接続点)と直流電源32の負側(−Vaa)との間に、スイッチである第4N型半導体素子たとえばN型MOSトランジスタN23のドレイン・ソース間が接続される。
【0034】
上記P型MOSトランジスタP03のバックゲートは、直流電源33の正側(+Vcc)に接続される。N型MOSトランジスタN13,N23のそれぞれバックゲートは、直流電源32の負側(−Vaa)に接続される。上記P型MOSトランジスタP03およびN型MOSトランジスタN13の相互接続点(第2相互接続点)が出力端子Out3となる。この出力端子Out3がアクチュエータC23の他端に接続される。これらP型MOSトランジスタP03およびN型MOSトランジスタN13,N23により、アクチュエータC23の他端に対する充放電用の通電路を形成するスイッチ回路(第2スイッチ回路)が構成される。
残りのアクチュエータC34,…に対しても同様のスイッチ回路が構成される。
【0035】
そして、各スイッチ回路の各MOSトランジスタのゲートに、バッファ回路ブロック40が接続される。このバッファ回路ブロック40は、各MOSトランジスタのゲートにそれぞれ接続されるバッファ回路B00,B10,B20,B01,B11,B21,B02,B12,B22,B03,B13,B23,…を有する。このバッファ回路ブロック40に、外部の制御回路50が接続される。この制御回路50は、アクチュエータC01,C12,C23,C34,…を充放電するべく各MOSトランジスタを選択的にオン,オフするための制御信号を出力する。バッファ回路ブロック40の各バッファ回路は、制御回路50から出力される制御信号に応じたドライブ信号を各MOSトランジスタのゲートへ供給する。
【0036】
駆動回路7の動作を図7〜図17に示す。また、駆動回路7における各部の電圧の変化をステップST1〜ST11として図18に示す。
【0037】
全てのアクチュエータに対する動作を説明すると長くなるので、ノズル11からインクを吐出するアクチュエータC01,C12の駆動を主として説明する。
【0038】
図18の最下段の電圧波形における−方向は、インクを吐出するノズル11に対応する出力端子Out1の電位が相対的に負となる向きに相当する。アクチュエータC01,C12は、この向きに電圧を加えた時に、ノズル11に対応する圧力室3を拡げる向きに変形するように分極された圧電素子で構成されている。図9,図10,図11,図14,図15,図16におけるアクチュエータC01の両端間およびアクチュエータC12の両端間にそれぞれ付した矢印の向きは、充電電圧の向きを表わす。
【0039】
まず、ステップST1では、図7のように、MOSトランジスタN10,N11,N12,N13がオンされ、他のMOSトランジスタはオフされる。この場合、アクチュエータC01,C12の両端の電位が共にグラウンド電位となる。よって、アクチュエータC01,C12は充電されない。
【0040】
ステップST2では、図8に示すように、MOSトランジスタN10,N11,N12,N13がオフされ、MOSトランジスタP00,P01,P02がオンされる。この場合、出力端子Out0,Out1,Out2から電圧+Vaaが出力されるので、アクチュエータC01,C12の両端の電位が等しくなる。よって、アクチュエータC01,C12は充電されない。
【0041】
ステップST3では、図9に示すように、MOSトランジスタP00,P02がオンしたまま、MOSトランジスタP01がオフされ、MOSトランジスタN11がオンされる。この場合、出力端子Out0,Out2が+Vaa電位のまま、出力端子Out1が+Vaa電位からグラウンド電位(零)へと下降する。出力端子Out0と出力端子Out1との間の電位差がアクチュエータC01に加わるとともに、出力端子Out2と出力端子Out1との間の電位差がアクチュエータC12に加わるので、このときアクチュエータC01,C12にはそれぞれ電圧−Vaaが充電される。
【0042】
ステップST4では、図10に示すように、MOSトランジスタP00,P02がオンしたまま、MOSトランジスタN11がオフし、MOSトランジスタN21がオンする。この場合、出力端子Out0,Out2が+Vaa電位のまま、出力端子Out1が−Vaa電位へと下降する。出力端子Out0と出力端子Out1との間の電位差がアクチュエータC01に加わるとともに、出力端子Out2の出力電圧と出力端子Out1との間の電位差がアクチュエータC12に加わるので、このときアクチュエータC01,C12は、さらに電圧−2・Vaaまで充電される。
【0043】
このステップST3,ST4の充電により、図3のように、アクチュエータC01,C12が互いに離れる方向に変形する。この変形により、ノズル11に対応する圧力室3が拡大し、その圧力室3にインクが導入される。
【0044】
ステップST5では、図11に示すように、MOSトランジスタP00,P02がオンしたまま、MOSトランジスタN21がオフし、MOSトランジスタN11がオンする。このとき、電圧−2・Vaaが充電されたアクチュエータC01の一端(+側)がMOSトランジスタP00を介して直流電源31の正側(+Vaa)に導通し、そのアクチュエータC01の他端(−側)がMOSトランジスタN11を介してグラウンドに導通する。アクチュエータC01に充電されている電圧−2・Vaaの絶対値は直流電源31が出力する電圧Vaaよりも大きいので、アクチュエータC01に充電されていた電荷が直流電源31に向かって放電される。
【0045】
同様に、電圧−2・Vaaが充電されたアクチュエータC12の他端(+側)がMOSトランジスタP02を介して直流電源31の正側(+Vaa)に導通し、そのアクチュエータC12の一端(−側)がMOSトランジスタN11を介してグラウンドに導通する。アクチュエータC12に充電されている電圧−2・Vaaの絶対値は直流電源31が出力する電圧Vaaよりも大きいので、アクチュエータC12に充電されていた電荷が直流電源31に向かって放電される。これら放電の後、アクチュエータC01,C12の充電電圧が−2・Vaaから−Vaaへと変化する。
【0046】
このステップST5での放電開始時、アクチュエータC01の一端につながる出力端子Out0の電位がVp1だけ瞬時的に上昇するとともに、アクチュエータC12の他端につながる出力端子Out2の電位が同様にVp1だけ瞬時的に上昇する。この時の瞬時的な電圧上昇分Vp1のことを、以下、ピーク電圧Vp1という。
【0047】
ステップST6では、図12に示すように、MOSトランジスタP00,P02がオンしたまま、MOSトランジスタN11がオフし、MOSトランジスタP01がオンする。このとき、充電電圧Vaaが残るアクチュエータC01の一端がMOSトランジスタP00,P01を介して同アクチュエータC01の他端に導通する短絡路が形成され、この短絡路を通してアクチュエータC01の放電が継続する。同様に、充電電圧Vaaが残るアクチュエータC12の他端がMOSトランジスタP02,P01を介して同アクチュエータC12の一端に導通する短絡路が形成され、アクチュエータC12の放電が継続する。これら放電の後、アクチュエータC01,C12の充電電圧が−Vaaから0へと変化する。
【0048】
このステップST6での放電開始時、アクチュエータC01の一端につながる出力端子Out0の電位がVp2だけ瞬時的に上昇するとともに、アクチュエータC12の他端につながる出力端子Out2の電位が同様にVp2だけ瞬時的に上昇する。この時の瞬時的な電圧上昇分Vp2のことを、以下、ピーク電圧Vp2という。
【0049】
このステップST5,6の放電により、図4に示すように、アクチュエータC01,C12が定常状態に復帰する。この復帰により、ノズル11に対応する圧力室3の圧力が上昇し、その圧力室3内のインクがノズル11から吐出される。
【0050】
ステップST7として、図13に示すように、MOSトランジスタP00,P01,P02がオフされ、MOSトランジスタN10,N11,N12がオンされる。出力端子Out0,Out1,Out2の出力電圧はグラウンド電位となる。このときアクチュエータC01,C12の両端の電圧は0のままで、充電されない。
【0051】
ステップST8として、図14に示すように、MOSトランジスタN11がオンしたままMOSトランジスタN10,N12がオフされ、MOSトランジスタN20,N22がオンされる。この場合、出力端子Out1がグラウンド電位を続け、出力端子Out0,Out2が−Vaa電位となる。出力端子Out1と出力端子Out0との間の電位差がアクチュエータC01に加わるとともに、出力端子Out1と出力端子Out2との間の電位差がアクチュエータC12に加わるので、このときアクチュエータC01,C12にそれぞれ電圧+Vaaが充電される。
【0052】
ステップST9として、図15に示すように、MOSトランジスタN20,N22はオンしたまま、MOSトランジスタN11がオフし、MOSトランジスタP01がオンする。このとき、出力端子Out0,Out2の出力電圧は−Vaa電位のまま、出力端子Out1が+Vaa電位となる。出力端子Out1と出力端子Out0との間の電位差がアクチュエータC01に加わるとともに、出力端子Out1と出力端子Out2との間の電位差がアクチュエータC12に加わるので、このときアクチュエータC01,C12は、さらに電圧+2・Vaaまで充電される。
【0053】
このステップST8,ST9の充電により、図5のように、アクチュエータC01,C12が互いに近づく方向に変形する。
【0054】
ステップST10では、図16に示すように、MOSトランジスタP01がオンしたまま、MOSトランジスタN20,N22がオフし、MOSトランジスタN10,N12がオンする。このとき、電圧+2・Vaaが充電されたアクチュエータC01の他端(+側)がMOSトランジスタP01を介して直流電源31の正側(+Vaa)に導通し、そのアクチュエータC01の一端(−側)がMOSトランジスタN10を介してグラウンドに導通する。アクチュエータC01に充電されている電圧+2・Vaaの絶対値は直流電源31が出力する電圧Vaaよりも大きいので、アクチュエータC01に充電されていた電荷が直流電源31に向かって放電される。同様に、電圧+2・Vaaが充電されたアクチュエータC12の一端(+側)がMOSトランジスタP01を介して直流電源31の正側(+Vaa)に導通し、そのアクチュエータC12の他端(−側)がMOSトランジスタN12を介してグラウンドに導通する。アクチュエータC12に充電されている電圧+2・Vaaの絶対値は直流電源31が出力する電圧Vaaよりも大きいので、アクチュエータC12に充電されていた電荷が直流電源31に向かって放電される。これら放電の後、アクチュエータC01,C12の充電電圧が+2・Vaaから+Vaaへと変化する。
【0055】
このステップST10での放電開始時、アクチュエータC01の他端およびアクチュエータC12の一端につながる出力端子Out1の電位がVp3だけ瞬時的に上昇する。この時の瞬時的な電圧上昇分Vp3のことを、以下、ピーク電圧Vp3という。
【0056】
ステップST11では、図17に示すように、MOSトランジスタN10,N12がオンしたまま、MOSトランジスタP01がオフし、MOSトランジスタN11がオンする。このとき、充電電圧Vaaが残るアクチュエータC01の他端がMOSトランジスタN11,N10を介して同アクチュエータC01の一端に導通する短絡路が形成され、この短絡路を通してアクチュエータC01の放電が継続する。同様に、充電電圧Vaaが残るアクチュエータC12の一端がMOSトランジスタN11,N12を介して同アクチュエータC12の他端に導通する短絡路が形成され、アクチュエータC12の放電が継続する。これら放電の後、アクチュエータC01,C12の充電電圧が+Vaaから0へと変化する。
【0057】
このステップST10,11の放電により、図6に示すように、アクチュエータC01,C12が定常状態に復帰する。
【0058】
上記ステップST9での形状変形およびステップST10,11での形状復帰は、吐出によって圧力室3内のインクに生じた振動を抑えるためのダンピングである。
【0059】
なお、上記ステップST3,ST4及びステップST8,ST9の各ステップで2段階の充電を行い、上記ステップST5,ST6及びステップST10,ST11の各ステップでは2段階の放電を行っている。この2段階の充電および2段階の放電を行うことにより、消費電力を低減できる。充放電のステップを分けると消費を減らすことができる原理については、特開2000−185400号公報等に記載されている。
【0060】
また、ステップST2,ST7はアクチュエータを充放電せずにアクチュエータの端子電位を決めるステップとなっている。アクチュエータC01,C12を充放電しないステップST2,ST7では、負荷が軽いため、ノイズ対策を行うことが望ましい。このノイズ対策の例として、特開2001−10043号公報に記載の技術が知られている。ので、この技術と本実施例を組み合わせても良い。
【0061】
[バッファ回路について説明する]
上記バッファ回路ブロック40の各バッファ回路のうち、グラウンド接続されたN型MOSトランジスタN10,N11,N12,N13,…を除く残りのMOSトランジスタに対応する各バッファ回路は、図19の構成を有する。図19は,P型MOSトランジスタP01のゲートを駆動するバッファ回路B01を代表として示している。
【0062】
バッファ回路B01は、P型半導体素子たとえばP型MOSトランジスタP001のソース・ドレイン間とN型半導体素子たとえばN型MOSトランジスタN101のドレイン・ソース間との直列回路を直流電源33の正側(+Vcc)と直流電源32の負側(−Vaa)との間に接続し、P型MOSトランジスタP001のバックゲートを直流電源33の正側(+Vcc)に接続し、N型MOSトランジスタN101のバックゲートを直流電源32の負側(−Vaa)に接続している。すなわち、P型MOSトランジスタP001およびN型MOSトランジスタN101のコンプリメンタリペア構成を採用している。P型MOSトランジスタP001のゲートおよびN型MOSトランジスタN101のゲートが、入力端子IN01である。この入力端子IN01に、制御回路50から供給される制御信号を取込む。P型MOSトランジスタP001およびN型MOSトランジスタN101の相互接続点が、出力端子Out01である。この出力端子Out01からドライブ信号を出力する。
【0063】
一方、グラウンド接続されたN型MOSトランジスタN10,N11,N12,N13,…に対してドライブ信号を出力するバッファ回路B10,B11,B12,B13,…の構成を図20に示す。図20は、N型MOSトランジスタN11のゲートを駆動するバッファ回路B11を代表として示している。
【0064】
バッファ回路B11は、図19の基本的な構成に加えて、調整手段であるP型半導体素子たとえばP型MOSトランジスタP211を有する。このP型MOSトランジスタP211は、直流電源33の正側(+Vcc)とP型MOSトランジスタP011およびN型MOSトランジスタN111の直列回路との間に挿入接続され、かつゲートが直流電源31の正側(+Vaa)に接続される。
【0065】
P型MOSトランジスタP211は、当該バッファ回路B11に対応するN型MOSトランジスタをオンする際に出力するドライブ信号の電圧の立ち上がりを、直流電源31の出力電圧Vaaが高い場合は遅くして低い場合は速くする。
【0066】
なお、全てのMOSトランジスタおよび全てのバッファ回路は、通常、1つの集積回路基板上に形成される。この集積回路基板の電位は、−Vaaである。P型MOSトランジスタが配置される島の電位は、+Vccである。
【0067】
[ピーク電圧について説明する]
ステップST5での放電開始時に生じるピーク電圧Vp1、ステップST6での放電開始時に生じるピーク電圧Vp2、ステップST10での放電開始時に生じるピーク電圧Vp3について説明する。
【0068】
ステップST5,ST10の放電は、アクチュエータC01,C12に充電された電荷を直流電源31の正側に向かって戻す動作である。直流電源31の正側に向かって電荷を戻すと、戻された電荷とアクチュエータC01,C12を充電する際に直流電源31の正側から供給される電荷とが相殺されるので、消費電力を削減できる。ステップST6の放電は、ステップST5で放電された後アクチュエータC01,C12に残っている電荷を0まで放電する動作である。
【0069】
これらステップST5,ST6,ST10の放電開始に際しては、瞬時的な電圧上昇であるピーク電圧Vp1,Vp2,Vp3が出力端子Out0,Out1,Out2に生じてしまう。
【0070】
ステップST5では、出力端子Out0,Out2にそれぞれピーク電圧Vp1が生じる。このとき、出力端子Out0,Out2の最大電圧は、グラウンド電位を基準にすると、“Vp1+Vaa”となる。この最大電圧の電位のことを、以下ではピーク電位Vp1aと呼ぶことにする。
【0071】
ステップST6では、出力端子Out0,Out2にそれぞれピーク電圧Vp2が生じる。このとき、出力端子Out0,Out2の最大電圧は、グラウンド電位を基準にすると、“Vp2+Vaa”となる。この最大電圧の電位のことを、以下ではピーク電位Vp2aと呼ぶことにする。
【0072】
ステップST10では、出力端子Out1にピーク電圧Vp3が生じる。このとき、出力端子Out1の最大電圧は、グラウンド電位を基準にすると、“Vp3+Vaa”となる。この最大電圧の電位のことを、以下ではピーク電位Vp3aと呼ぶことにする。
【0073】
ピーク電位Vp1a,Vp2a,Vp3aのいずれかが、P型MOSトランジスタP01,P01,P02,P03,…のバックゲートへのバイアス電圧Vccに所定値Vfを加えた値(=Vcc+Vf)より高くなると、P型MOSトランジスタP01,P01,P02,P03,…のバックゲートに電流が流れ、駆動回路7が誤動作する。所定値Vfは、PN接合の順方向電圧であり、シリコン半導体であれば、通常、約0.6Vである。
【0074】
したがって、ピーク電位Vp1a,Vp2a,Vp3aが“Vcc+Vf”を超えないように注意しなければならない。
【0075】
ピーク電位Vp1a,Vp2a,Vp3aは、直流電源31から供給される電圧Vaaをピーク電圧Vp1,Vp2,Vp3に加算した値なので、直流電源31から供給される電圧Vaaが大きいほど大きい。さらにピーク電圧Vp1,Vp2,Vp3も、アクチュエータC01,C12に充電されていた電圧の絶対値2・Vaaと直流電源31から供給される電圧Vaaとの差に比例するので、電圧Vaaが大きいほど大きい。つまり、直流電源31,32から供給される駆動電圧±Vaaが大きいほど、ピーク電位Vp1a,Vp2a,Vp3aの値は大きくなる。したがって、ピーク電位Vp1a,Vp2a,Vp3aを“Vcc+Vf”内に抑えるためには、直流電源31,32から供給される駆動電圧±Vaaが高くなり過ぎないよう制限なくてはならない。しかし、駆動電圧±Vaaはできるだけ広い範囲で使えるようにしておきたい。もしピーク電圧Vp1,Vp2,Vp3を小さくできれば、ピーク電位Vp1a,Vp2a,Vp3aを“Vcc+Vf”内に抑えながら、駆動電圧±Vaaの高低範囲を高い方へ拡げることができる。
【0076】
温度やインクの粘度、アクチュエータ効率の個体差等の条件にかかわらず適正なインク吐出を行うためには、これらの条件に従って駆動電圧を適正に選ぶことが有効である。このためアクチュエータC01,C12を幅広い範囲の駆動電圧で駆動可能としたい。駆動電圧±Vaaの高低範囲を広くするためには、ピーク電圧Vp1,Vp2,Vp3を抑えたい。
【0077】
[動作速度、導通インピーダンスとピーク電圧の関係について説明する]
図19のバッファ回路の出力電圧は、+Vcc電位と−Vaa電位の間で、0基準となるグラウンド電位を挟んでスイングされる。+Vcc電位は24V固定であるが、−Vaa電位は直流電源32の負側電位なので−7V〜−18Vの範囲の中から温度やインクの粘度、アクチュエータ効率の個体差等の条件に従って選ばれた電圧となる。どの電圧が選ばれるかはこれらの条件次第で変化するので、駆動回路は−7V〜−18Vの範囲のどの電圧にも対応できなくてはならない。
【0078】
ここで、P型MOSトランジスタP01,P01,P02,P03,…およびこれらP型MOSトランジスタにドライブ信号を供給するバッファ回路について考える。
【0079】
駆動電圧±Vaaが±18Vと大きい場合、P型MOSトランジスタP00,P01,P02,P03,…のゲート電圧はON時に−18Vまでスイングされ、ゲートオンバイアスは、最大の36Vと十分に深い。ゲートオンバイアスが深ければ、P型MOSトランジスタP00,P01,P02,P03,…のオン時の導通インピーダンスが小さくなるり、またP型MOSトランジスタP00,P01,P02,P03,…の動作速度が速くなる。
【0080】
逆に駆動電圧±Vaaが±7Vと低い場合、P型MOSトランジスタP00,P01,P02,P03,…のゲート電圧はON時に−7Vまでのスイングとなるので、ゲートオンバイアスは、最大14Vと浅い。ゲートオンバイアスが浅いと、P型MOSトランジスタP00,P01,P02,P03,…のオン時の導通インピーダンスが大きくなり、またP型MOSトランジスタP00,P01,P02,P03,…の動作速度が遅くなる。P型MOSトランジスタP00,P01,P02,P03,…の導通インピーダンスと動作速度は、ステップST6において出力端子Out0,Out2にそれぞれ発生するピーク電圧Vp2の大きさに影響する。
【0081】
ピーク電圧Vp2の大きさは、P型MOSトランジスタP01のオン時の導通インピーダンスとP型MOSトランジスタP00,P02のそれぞれオン時の導通インピーダンスとの比に応じて決まり、放電電流の下流側に位置するP型MOSトランジスタP01のオン時の導通インピーダンスが、放電電流の上流側に位置するP型MOSトランジスタP00,P02のオン時の導通インピーダンスに比べて相対的に小さいほど、出力端子Out0,Out2に発生するピーク電圧Vp2が大きくなる。これが、次に説明するように、P01の動作速度と関係してくる。尚、ここで放電電流の上流側というのは各ピーク電圧を発生する側を意味し、下流側というのはその反対側、即ちグラウンド側を意味する。
【0082】
P型MOSトランジスタP00,P01,P02は、同じサイズであり、同じレベルのゲートオンバイアスによってオンするが、P型MOSトランジスタP00,P02のそれぞれの導通インピーダンスと、P型MOSトランジスタP01の導通インピーダンスとは、ステップST6の先頭において互いに異なる。P型MOSトランジスタP00,P02はステップST5からステップST6にかけてオン状態が継続するのに対し、P型MOSトランジスタP01はステップST6の先頭でオフからオンに切り替わる。P01の動作速度が遅ければST6先頭でピーク電圧Vp2が発生する時、P01の導通インピーダンスはオフからオンに切り替わる過程にあるためにまだ大きく、その結果ピーク電圧Vp2は小さい。逆にP01の動作速度が速ければST6の先頭でピーク電圧Vp2が発生する時、P01の導通インピーダンスは既にP00及びP02の導通インピーダンスに近く、その結果ピーク電圧Vp2はP01の動作速度が遅い場合に比べて相対的に大きい。
【0083】
この図19のバッファ回路の構成を仮にN型MOSトランジスタN10,N11,N12,N13,…に対応するバッファ回路B10,B11,B12,B13,…にも採用した場合、N型MOSトランジスタN10,N11,N12,N13,…は次のように動作する。
【0084】
N型MOSトランジスタN10,N11,N12,N13,…のゲート電圧は、駆動電圧±Vaaの大きさに関わらず+24Vまでスイングされ、ゲートオンバイアスは最大24Vと深い。ゲートオンバイアスが深ければ、N型MOSトランジスタN10,N11,N12,N13,…の導通インピーダンスは小さく、動作速度は速い。N型MOSトランジスタN10,N11,N12,N13,…の導通インピーダンスと動作速度は、ステップST5において出力端子Out0,Out2にそれぞれ発生するピーク電圧Vp1の大きさに影響する。
【0085】
ピーク電圧Vp1の大きさは、N型MOSトランジスタN11のオン時の導通インピーダンスとP型MOSトランジスタP00,P02のそれぞれオン時の導通インピーダンスとの比に応じて決まり、放電電流の下流側に位置するN型MOSトランジスタN11のオン時の導通インピーダンスが、放電電流の上流側に位置するP型MOSトランジスタP00、P02のオン時の導通インピーダンスに比べて相対的に小さいほど、出力端子Out0、Out2に発生するピーク電圧Vp1は大きくなる。これが、次に説明するように、N11の動作速度と関係してくる。
【0086】
P型MOSトランジスタP00,P02はステップST4からステップST5にかけてオン状態が継続するのに対し、N型MOSトランジスタN11はステップST5の先頭でオフからオンに切り替わる。N型MOSトランジスタN11の動作速度が遅ければステップST5の先頭でピーク電圧Vp1が発生する時、N型MOSトランジスタN11の導通インピーダンスはオフからオンに切り替わる過程にあるためにまだ大きく、その結果ピーク電圧Vp1は小さい。逆にN型MOSトランジスタN11の動作速度が速ければステップST5の先頭でピーク電圧Vp1が発生する時、N型MOSトランジスタN11の導通インピーダンスは既に小さく、その結果ピーク電圧Vp1は動作速度が遅い場合に比べて相対的に大きい。
【0087】
また、N型MOSトランジスタN10,N11,N12,N13,…の動作速度は、ステップST10において出力端子Out1に発生するピーク電圧Vp3の大きさにも影響する。このピーク電圧Vp3の大きさは、N型MOSトランジスタN10,N12のオン時のそれぞれ導通インピーダンスとP型MOSトランジスタP01のオン時の導通インピーダンスとの比に応じて決まり、放電電流の下流側に位置するN型MOSトランジスタN10,N12のオン時の導通インピーダンスが、放電電流の上流側に位置するP型MOSトランジスタP01のオン時の導通インピーダンスに比べて小さいほど、ピーク電圧Vp3が大きくなる。これが、次に説明するように、N10,N12の動作速度と関係してくる。
【0088】
P型MOSトランジスタP01はステップST9からステップST10にかけてオン状態を継続するのに対し、N型MOSトランジスタN10,N12はステップST10の先頭でオフからオンに切り替わる。N型MOSトランジスタN00及びN型MOSトランジスタN03の動作速度が遅いとステップST10の先頭でピーク電圧Vp3が発生する時、N型MOSトランジスタN00及びN型MOSトランジスタN03の導通インピーダンスはオフからオンに切り替わる過程にあるためにまだ大きく、その結果ピーク電圧Vp3は小さくなる。逆にN型MOSトランジスタN00及びN型MOSトランジスタN03の動作速度が速ければステップST10の先頭でピーク電圧Vp3が発生する時、N型MOSトランジスタN00及びN型MOSトランジスタN03の導通インピーダンスは既に小さく、その結果ピーク電圧Vp3は動作速度が遅い場合よりも大きくなる。
【0089】
このように、ピーク電圧Vp1,Vp2,Vp3の大きさは、駆動電圧±Vaaの大きさ、放電路形成のためにオンする各トランジスタの導通インピーダンス、および放電路形成のためにオンする各トランジスタのうち順番が後にオンする1つor複数のトランジスタの動作速度に応じて、変化する。したがって、各トランジスタの導通インピーダンスおよび動作速度のいずれか一方または両方を制御することにより、ピーク電圧Vp1,Vp2,Vp3の大きさを制御することが可能となる。
【0090】
ところで、ピーク電圧Vp1,Vp2,Vp3のうち、もっとも大きいのはピーク電圧Vp3である。これは以下の理由による。
【0091】
ピーク電圧Vp1の発生原因となる放電電流は、上流側ではP型MOSトランジスタP00とP型MOSトランジスタP02とに分岐して流れ、下流側ではN型MOSトランジスタN11の一箇所に集中して流れる。ピーク電圧Vp1は、放電電流が分岐して流れる上流側のP型MOSトランジスタP00,P02のそれぞれドレインに発生するが、上流側では放電電流が分割されているので導通インピーダンスはP00とP02が見かけ上並列になっていると考えることができる。このため等価的に上流側の導通インピーダンスが小さくなるのでピーク電圧Vp1は、この観点で、小さくなり易い。
【0092】
ピーク電圧Vp2の発生原因となる放電電流は、上流側ではP型MOSトランジスタP00とP型MOSトランジスタP02とに分岐して流れ、下流側ではP型MOSトランジスタP11の一箇所に集中して流れる。ピーク電圧Vp2は、放電電流が分岐して流れる上流側のP型MOSトランジスタP00,P02のそれぞれドレインに発生するが、上流側では放電電流が分割されているので導通インピーダンスはP00とP02が見かけ上並列になっていると考えることができる。このため等価的に上流側の導通インピーダンスが小さくなるのでピーク電圧Vp2も、この観点で、小さくなり易い。
【0093】
これに対して、ピーク電圧Vp3の発生原因となる放電電流の場合は、上記Vp1,Vp2の場合とは事情が異なる。
【0094】
ピーク電圧Vp3の発生原因となる放電電流の場合、上流側ではP型MOSトランジスタP01の一箇所に集中して流れ、下流側ではN型MOSトランジスタN10,N12に分岐して流れる。ピーク電圧Vp3は、放電電流が集中して流れる上流側のP型MOSトランジスタP01のドレインに発生する。下流側では放電電流が分割されているので導通インピーダンスはN型MOSトランジスタN10とN型MOSトランジスタN12が見かけ上並列になっていると考えることができる。このため等価的に下流側の導通インピーダンスが小さくなるのでピーク電圧Vp3はピーク電圧Vp1,Vp2よりも大きくなりがちである。
【0095】
また、ピーク電圧Vp2は以下の理由によってピーク電圧Vp1,Vp3と比べて小さな値となり易い。
【0096】
ステップST6ではP型MOSトランジスタ同士のオン抵抗の比に従ってVp2が決まる。これに対してステップST5、ST10ではN型MOSトランジスタとP型MOSトランジスタのオン抵抗の比でVp1とVp3大きさが決まり、N型MOSトランジスタの導通インピーダンスが小さく動作速度が速いほどVp1,Vp3が大きな値となる。通常N型MOSトランジスタはP型MOSトランジスタよりも移動度が大きいため導通インピーダンスが小さく動作速度も速いので、Vp1,Vp3は、この点で、Vp2よりも大きくなり易く、相対的にVp2は小さな値となり易い。
【0097】
すなわち、ピーク電圧はVp3,Vp1,Vp2の順で大きな値となり易く、ピーク電位はVp3a,Vp1a,Vp2aの順に大きくなり易い。この順に対策すると有効である。
【0098】
又、ピーク電位Vp1a,Vp2a,Vp3aは、駆動電圧±Vaaが大きいほど、大きい。したがって、駆動電圧±Vaaが大きくなる条件の時、ピーク電圧Vp3を抑えることができれば、効果的に駆動電圧±Vaaの範囲を拡大することができる。
【0099】
[対策]
そこで、本実施形態では、上記のように、グラウンド接続されたN型MOSトランジスタN10,N11,N12,N13,…に対応するバッファ回路B10,B11,B12,B13,…に、調整手段としてP型MOSトランジスタP211を加えている。
【0100】
P型MOSトランジスタP211は、ソース電圧Vccとゲート電圧+Vaaの差がゲートオンバイアスとなってオンし、導通する。駆動電圧+Vaaが低い場合、P型MOSトランジスタP211のゲートオンバイアスが深くなる。ゲートオンバイアスが深ければ、P型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsは小さい。このため、図21に(a)として示すように、出力端子Out11から出力されるドライブ信号の電圧の立ち上がりは速い。その結果、このドライブ信号を受けてオンするN型MOSトランジスタN10,N11,N12,N13,…のドレイン・ソース間の導通インピーダンスは、早く低下する。
【0101】
駆動電圧+Vaaが高い場合は、P型MOSトランジスタP211のゲートオンバイアスが浅くなる。ゲートオンバイアスが浅い場合、P型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsが大きい。このため図21に(b)として示すように、出力端子Out11から出力されるドライブ信号の電圧の立ち上がりはゆっくりと徐々に立ち上がる。その結果、このドライブ信号を受けてオンするN型MOSトランジスタN10,N11,N12,N13,…の導通インピーダンスは、徐々に小さくなる。このため、ステップST5でN型MOSトランジスタN11がオンする際、そのN型MOSトランジスタN11は放電の最初の時点で導通インピーダンスが高い。ステップST5で出力端子Out0,Out2にそれぞれ発生するピーク電圧Vp1は、前述したように放電電流上流側のP型MOSトランジスタP00,P02の導通インピーダンスと放電電流下流側のN型MOSトランジスタN11の導通インピーダンスとの比に応じて決まるので、放電の最初の時点で下流側のN型MOSトランジスタN11の導通インピーダンスが相対的に高ければ、ピーク電圧Vp1は抑制される。なお、バッファ回路B10,B11,B12,B13,…には同じ対策がなされている為、同様にステップST10においてもN型MOSトランジスタN00,N03の導通インピーダンスは放電の最初の時点で高い。ステップST10において出力端子Out1に発生するピーク電圧Vp3は、前述したように放電電流上流側のP型MOSトランジスタP01の導通インピーダンスと放電電流下流側のN型MOSトランジスタN00,N03の導通インピーダンスとの比に応じて決まるので、放電の最初の時点で下流側のN型MOSトランジスタN00,N03の導通インピーダンスが相対的に高ければ、ピーク電圧Vp3は抑制される。
【0102】
ステップST6で生じるピーク電圧Vp2は、駆動電圧±Vaaの正側につながるP型MOSトランジスタP01のオンにより生じる。このP型MOSトランジスタP01に対応するバッファ回路B01は調整手段を持たないため、この実施形態ではピーク電圧Vp2に対する抑制効果はない。しかしながら、ピーク電圧Vp1,Vp2,Vp3のうち最も大きくなり易いのはピーク電圧Vp3、次いでピーク電圧Vp1なので、この実施形態で十分に効果的に駆動電圧±Vaaの範囲を拡大できる。
【0103】
仮に、バッファ回路B10,B11,B12,B13,…として、調整手段であるP型MOSトランジスタP211がない図19のバッファ回路を用いた場合には、図22に示すように、ピーク電圧Vp1,Vp2,Vp3は大きい方から順にVp3,Vp1,Vp2であった。バッファ回路B10,B11,B12,B13,…に調整手段であるP型MOSトランジスタP211が存することにより、図18に示すように、ピーク電圧Vp3,Vp1をピーク電圧Vp2と同等かそれ以下まで下げることができる。
【0104】
最適な動作を行わせるには、調整手段であるP型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsを調整することが望ましい。この調整の具体的な手段としては、P型MOSトランジスタP211のサイズを調整すればよい。
【0105】
以上のように、ステップST5,ST10で生じるピーク電圧Vp1,Vp3を下げることができる。結果として、駆動電圧±Vaaの高低範囲の上限を高めることができる。よって、アクチュエータC01,C12を幅広い範囲の電圧で駆動でき、温度やインクの粘度にかかわらず適正なインク吐出を行うことができる。
【0106】
[2]第2実施形態について説明する。
調整手段であるP型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsを調整する手段として、P型MOSトランジスタP211のサイズを変える方法の他に、次の方法がある。
【0107】
導通インピーダンスRdsを大きくするには、P型MOSトランジスタP211のゲート電圧を上げて、ゲートオンバイアスを浅くすればよい。逆に、導通インピーダンスRdsを小さくするには、P型MOSトランジスタP211のゲート電圧を下げて、ゲートオンバイアスを深くすればよい。
【0108】
ゲート電圧を上げるには、図23に示すように、抵抗R2,R1の直列回路を直流電源33の正側(+Vcc)と直流電源31の正側(+Vaa)との間に接続し、抵抗R2,R1の相互接続点をP型MOSトランジスタP211のゲートに接続すればよい。抵抗R2,R1の分圧比によってゲート電圧を調整する。
【0109】
図24に示すように、図23の抵抗R1に代えてダイオードD1等の定電圧素子を用いてもよい。ダイオードD1の順方向電圧によってゲート電圧を調整すると、抵抗分圧の場合よりもVaa上昇時の立ち上がり速度の低下がより顕著になるとともに、P型MOSトランジスタP211のゲートのインピーダンスが低下してゲート電圧が安定する。どちらか適切な方を選べばよい。
【0110】
図25に示すように、抵抗分圧にボルテージフォロワによるバッファを加えた回路を用いてもよい。抵抗R2,R4,R1の直列回路を直流電源33の正側(+Vcc)と直流電源31の正側(+Vaa)との間に接続する。N型MOSトランジスタN410のドレイン・ソース間およびP型MOSトランジスタP410のソース・ドレイン間の直列回路を、直流電源33の正側(+Vcc)とグラウンドとの間に接続する。N型MOSトランジスタN410のゲートを抵抗R2,R4の相互接続点に接続する。P型MOSトランジスタP410のゲートを抵抗R4,R1の相互接続点に接続する。N型MOSトランジスタN410およびP型MOSトランジスタP410の相互接続点を、P型MOSトランジスタP211のゲートに接続する。この場合、抵抗R2,R4,R1の分圧比およびその分圧比に基づくN型MOSトランジスタN410およびP型MOSトランジスタP410のボルテージフォロワ動作により、ゲート電圧を調整する。
【0111】
N型MOSトランジスタN410およびP型MOSトランジスタP410は、ボルテージフォロワであり、バッファ回路として機能する。このバッファ回路を用いたゲート電圧調整回路は、抵抗分圧のみのゲート電圧調整回路と比べて、P型MOSトランジスタP211のゲートのインピーダンスを下げることが容易なので、電圧調整回路を多くのアクチュエータに対して共通に少数設ける場合でも、他の回路からの影響を受け難い利点がある。
【0112】
ゲート電圧を下げるには、図26に示すように、抵抗R1,R3の直列回路を直流電源31の正側(+Vaa)とグラウンドとの間に接続し、抵抗R1,R3の相互接続点をP型MOSトランジスタP211のゲートに接続すればよい。この場合、抵抗R1,R3の分圧比によってゲート電圧を調整する。
【0113】
図27に示すように、図26の抵抗R1に代えてダイオードD2等の定電圧素子を用いてもよい。ダイオードD2の順方向電圧によってゲート電圧を調整すると抵抗分圧の場合よりもP型MOSトランジスタP211のゲートのインピーダンスが低下し、ゲート電圧が安定する。どちらか適切な方を選べばよい。
【0114】
図28に示すように、抵抗分圧にボルテージフォロワによるバッファを加えた回路を用いてもよい。抵抗R1,R4,R3の直列回路を直流電源31の正側(+Vaa)とグラウンドとの間に接続する。N型MOSトランジスタN410のドレイン・ソース間およびP型MOSトランジスタP410のソース・ドレイン間の直列回路を、直流電源31の正側(+Vaa)とグラウンドとの間に接続する。N型MOSトランジスタN410のゲートを抵抗R1,R4の相互接続点に接続する。P型MOSトランジスタP410のゲートを抵抗R4,R3の相互接続点に接続する。N型MOSトランジスタN410およびP型MOSトランジスタP410の相互接続点を、P型MOSトランジスタP211のゲートに接続する。この場合、抵抗R1,R4,R3の分圧比およびその分圧比に基づくN型MOSトランジスタN410およびP型MOSトランジスタP410のボルテージフォロワ動作により、ゲート電圧を調整する。
【0115】
他の構成は第1実施形態と同じである。
【0116】
[3]第3実施形態について説明する。
図20のバッファ回路B10,B11,B12,B13,…に代えて、図29に示す構成のバッファ回路B10,B11,B12,B13,…を用いてもよい。すなわち、P型MOSトランジスタP211,P011は互いに直列接続されていればよいので、図29のバッファ回路B10,B11,B12,B13,…では、P型MOSトランジスタP211,P011の位置を入れ換えている。この場合、図20におけるP型MOSトランジスタP011のゲート・ソース間の静電容量CgsによるA点からIN11への負帰還が無く、さらにP型MOSトランジスタP011のゲート・ドレイン間の静電容量Cgdによる出力端子Out11から入力端子IN11への負帰還も減少する。その結果、入力インピーダンスが上昇し、この回路の前段への負荷が軽くなる利点がある。
【0117】
なお、調整手段であるP型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsを調整する手段として、図30に示すように、図23と同じゲート電圧調整回路を用いてもよい。図31に示すように、図26と同じゲート電圧調整回路を用いてもよい。第2実施形態で説明したいくつかの変形例も、この第3実施形態に適用可能である。
【0118】
他の構成は第1実施形態と同じである。
【0119】
[4]第4実施形態について説明する。
図20のバッファ回路に代えて、Fig.32のバッファ回路を用いてもよい。図32はN型MOSトランジスタN10に対応するバッファ回路B10を代表として示している。
【0120】
すなわち、バッファ回路B10は、調整手段であるP型MOSトランジスタP210のソース・ドレイン間、P型MOSトランジスタP010のソース・ドレイン間、およびN型MOSトランジスタN110のドレイン・ソース間との直列回路を、直流電源33の正側(+Vcc)と直流電源32の負側(−Vaa)との間に接続する。P型MOSトランジスタP010、P210のバックゲートを直流電源33の正側(+Vcc)に接続する。N型MOSトランジスタN110のバックゲートを直流電源32の負側(−Vaa)に接続する。そして、P型MOSトランジスタP010のゲートおよびN型MOSトランジスタN110のゲートを入力端子IN10とし、その入力端子IN10に制御回路50から供給される制御信号を取込む。P型MOSトランジスタP010およびN型MOSトランジスタN110の相互接続点を出力端子Out10とし、その出力端子Out10からドライブ信号を出力する。さらに、調整手段であるP型MOSトランジスタP210のゲートを、隣接するチャネルの出力端子Out1に接続する。
【0121】
図20のバッファ回路では、調整手段であるP型MOSトランジスタのゲートを直流電源31の正側(+Vaa)に接続して駆動電圧Vaaをモニタしていた。この図32のバッファ回路では、調整手段であるP型MOSトランジスタのゲートを、容量性負荷C01を挟んで対向する端子、即ち隣接するチャネルの出力端子Out1に接続してピーク電圧Vp3を直接的に検出する。すなわち、ステップST10において出力端子Out1に生じるピーク電圧Vp3が高いと、調整手段であるP型MOSトランジスタP210のゲート電圧が上昇し、そのP型MOSトランジスタP210のゲートオンバイアスが浅くなる。その結果P210の導通インピーダンスが大きくなってOUT10の初期の出力電圧が下がるとともに立ち上がりが遅くなる。その結果N10の導通インピーダンスは最初大きく、時間の経過とともに小さくなる。即ちN10のON動作が遅くなる。その結果ピーク電圧Vp3を抑えるフィードバックが働く。バッファ回路B11,B12,B13,…も、同様に、隣接するチャネルの出力端子をモニタする。
【0122】
バッファ回路B11では、ステップST5において出力端子Out2に生じるピーク電圧Vp1が高いと、調整手段であるP型MOSトランジスタのゲート電圧が上昇し、そのP型MOSトランジスタのゲートオンバイアスが浅くなり、出力端子Out0,Out2に生じるピーク電圧Vp1を抑えるフィードバックが働く。また、出力端子Out2に対応するノズル12からインクを吐出する場合、つまり出力端子Out2が駆動の中心となる場合のステップST10では、出力端子Out1を駆動する際のバッファ回路B10の動作と同様に、出力端子Out2に生じるピーク電圧Vp3を抑えることができる。バッファ回路B12,B13,…も、同様である。
【0123】
他の構成は第1実施形態と同じである。
【0124】
[5]第5実施形態について説明する。
図20のバッファ回路に代えて、図33のバッファ回路を用いる。この場合、互いに隣接するチャネルのピーク電圧を監視するので、より効果的である。
【0125】
図33はN型MOSトランジスタN11に対応するバッファ回路B11を代表として示している。
【0126】
すなわち、バッファ回路B11は、図19の基本的な構成に加えて、調整手段である2つのP型MOSトランジスタP211,P311を有する。このP型MOSトランジスタP211,P311を、直流電源33の正側(+Vcc)とP型MOSトランジスタP011およびN型MOSトランジスタN111の直列回路との間に、直列に挿入接続する。P型MOSトランジスタP211,P311のゲートを、直流電源31の正側(+Vaa)に接続する。そして、P型MOSトランジスタP211,P311のゲートを、容量性負荷C01,C12を挟んで対向する端子、即ち出力端子Out0,Out2に接続する。
【0127】
バッファ回路B12,B13,…も、同様に構成する。バッファB12の場合、図34に示す構成となる。バッファ回路B10については、隣接チャネルが1つしかないので、図32の構成を採用する。
【0128】
この図33のバッファ回路では、調整手段である2つのP型MOSトランジスタのゲートを出力端子Out0,Out2にそれぞれ接続する。これにより、ピーク電圧Vp1,Vp2を直接的に検出する。出力端子Out1に対応するノズル11からインクを吐出する場合、つまり出力端子Out1が駆動の中心となる場合のステップST5では、出力端子Out0,Out2に生じるピーク電圧Vp1が高いと、調整手段である2つのP型MOSトランジスタのゲート電圧が上昇し、これらP型MOSトランジスタのゲートオンバイアスが浅くなり、ピーク電圧Vp1を抑えるフィードバックが働く。出力端子Out2に対応するノズル12からインクを吐出する場合、つまり出力端子Out2が駆動の中心となる場合のステップST10では、同様に、出力端子Out2に生じるピーク電圧Vp3を抑えることができる。出力端子Out2が駆動の中心となる場合、バッファB13もバッファB11と同様の動作をするので、ピーク電圧Vp3を抑える効果は図32のバッファ回路よりも高い。
【0129】
なお、図33におけるP型MOSトランジスタP311,P211は、互いに直列接続されていればよいので、接続位置を互いに入れ替えても良い。図34におけるP型MOSトランジスタP312,P212についても、同様である。
【0130】
他の構成は第1実施形態と同じである。
【0131】
[6]第6実施形態について説明する。
図32のバッファ回路に代えて、図35に示す構成のバッファ回路を用いてもよい。P型MOSトランジスタP210,P010は互いに直列接続されていればよいので、図35のバッファ回路では、P型MOSトランジスタP210,P010の接続位置を入れ換えている。
【0132】
他の構成は第1実施形態と同じである。
【0133】
[7]第7実施形態について説明する。
図33のバッファ回路に代えて、図36に示す構成のバッファ回路を用いてもよい。P型MOSトランジスタP312,P212,P012は互いに直列接続されていればよいので、図36のバッファ回路では、P型MOSトランジスタP312,P212,P012の接続位置を入れ換えている。バッファ回路B12,B13,…も、同様である。バッファB12は、図37に示す構成とする。
【0134】
他の構成は第1実施形態と同じである。
【0135】
[8]第8実施形態について説明する。
図38に示すように、第1実施形態のN型MOSトランジスタN10に代えて、調整手段として機能する一対のN型MOSトランジスタN10g1,10g2の並列回路が配置される。N型MOSトランジスタN11に代えて、調整手段として機能するN型MOSトランジスタN11g1,11g2の並列回路が配置される。N型MOSトランジスタN12に代えて、調整手段として機能するN型MOSトランジスタN12g1,12g2の並列回路が配置される。
【0136】
N型MOSトランジスタN10g1,11g1,12g1…を変数Xを用いてN型MOSトランジスタN1Xg1と総称し、N型MOSトランジスタN10g2,11g2,12g2…を同じく変数Xを用いてN型MOSトランジスタN1Xg2と総称する。
【0137】
N型MOSトランジスタN1Xg1,N1Xg2のサイズを同一にすることも可能であるが、この第8実施形態では、N型MOSトランジスタN1Xg1のサイズをN型MOSトランジスタN1Xg2のサイズの例えば5倍に設定する。つまり、N型MOSトランジスタN1Xg1のオン抵抗(導通インピーダンス)を、N型MOSトランジスタN1Xg2のオン抵抗(導通インピーダンス)の約1/5に設定する。
【0138】
バッファ回路ブロック40では、このN型MOSトランジスタN1Xg1,N1Xg2の設置に伴い、バッファ回路B10,B11,B12,B13…に代えて、バッファ回路B10g1,B10g2,B11g1,B11g2,B12g1,B12g2,B13g1,B13g2…が配置される。
【0139】
バッファ回路B10g1,11g1,12g1…は、上記N型MOSトランジスタN1Xg1の駆動用であり、変数Xを用いてバッファ回路B1Xg1と総称する。バッファ回路B10g2,11g2,12g2…は、上記N型MOSトランジスタN1Xg2の駆動用であり、変数Xを用いてバッファ回路B1Xg2と総称する。
【0140】
制御回路50は、アクチュエータC01,C12,C23,C34,…を充放電するべく各MOSトランジスタを選択的にオン,オフするための制御信号IN0Xin(IN00in,B01in,B02in,B03in…),IN1Xin(IN10in,B11in,B12in,B13in…),IN2Xin(IN20in,B21in,B22in,B23in…)を、図39に示す内蔵の論理回路51により、制御信号IN0X(IN00,B01,B02,B03…),IN1Xg1(IN10g1,B11g1,B12g1,B13g1…),IN1Xg2(IN10g2,B11g2,B12g2,B13g2…),IN2X(IN20,B21,B22,B23…)に変換して出力する。
【0141】
論理回路51は、制御信号IN0Xinに一定時間D1(20nsec)の遅延を加える遅延回路52、制御信号IN1Xinから制御信号IN1Xg1および制御信号IN1Xg2を生成する遅延回路53,54,55,56およびゲート57,58,…68、制御信号IN2Xinに一定時間D1(20nsec)の遅延を加える遅延回路69を含む。また、この論理回路51は、各アクチュエータにより駆動されるチャネルごとに対応する複数が設けられる。
【0142】
上記遅延回路53は、制御信号IN1Xinに一定時間D1(20nsec)を加える。遅延回路54,55,56は、遅延回路53で遅延された制御信号にさらにD2(20nsec),D3(40nsec),D4(120nsec)の遅延をそれぞれ加える。上記ゲート57,58,…62は、制御信号IN1Xin、遅延回路53,54,55,56の出力、および当該制御回路50から入力される遅延制御信号C1,C2,…C5に基づき、上記バッファ回路B1Xg1への制御信号IN1Xg1を生成する。上記ゲート63,64,…68は、制御信号IN1Xin、遅延回路53,54,55,56の出力、および当該制御回路50から入力される遅延制御信号C6,C7,…C10に基づき、上記バッファ回路B1Xg2への制御信号IN1Xg2を生成する。
【0143】
上記遅延回路52,53,…56,69は、周波数50MHzのクロック信号に基づいて遅延時間を確保するもので、それぞれシフトレジスタにより構成される。これら遅延回路のシフト段数によって遅延時間を可変設定することができる。この遅延時間については、駆動能力や負荷の重さなどによって適正な値が異なるので、ソフトウェア処理によって可変設定できることが望ましい。シフトレジスタに代えて、カウンタを用いて遅延回路52,53,…56,69を構成することも可能である。
【0144】
論理回路51の入力される制御信号IN0Xin,IN1Xin,IN2Xinが低レベルLで、論理回路51から出力される制御信号IN0X,IN1Xg1,IN1Xg2,IN2Xが低レベルLのとき、N型MOSトランジスタN1Xg1,N1Xg2がオンする。すなわち、入出力ともLアクティブである。
【0145】
遅延回路52,53,69は、入力される制御信号IN0Xin,IN1Xin,IN2Xinを一律に20nsec遅延し、これを基準タイミングとすることによって、制御信号IN1Xinを基準タイミングよりも20nsec早い制御信号として使えるようにする。遅延制御信号C1を高レベルHに設定することによって、制御信号IN1Xg1の立ち上がり、即ちN型MOSトランジスタN1Xg1のオフタイミングを、次に説明するように早めることができる。制御信号IN1Xinが低レベルLに立ち下がる時はゲート57の出力が高レベルHとなっても一定時間D1(20nsec)が経過するまでゲート58の出力が高レベルHとならず、その結果ゲート62の出力が低レベルLとなるタイミングは変わらない。即ち制御信号IN1Xg1は基準タイミングで低レベルLに立ち下がる。従ってN型MOSトランジスタN1Xg1がオンするタイミングは変わらない。これに対して、制御信号IN1Xinが立ち上がる時にはゲート57の出力が低レベルとなるとゲート62の出力はすぐに高レベルHとなって制御信号IN1Xg1は基準タイミングよりも一定時間D1(20nsec)だけ早く立ち上がる。即ちN型MOSトランジスタN1Xg1がオフするタイミングだけが、基準タイミングよりも一定時間D1(20nsec)だけ早くなる。制御信号IN1Xg2についても同様である。
【0146】
遅延制御信号C2はマスタースイッチである。遅延制御信号C2が高レベルHのとき、ゲート58は常に低レベルLを出力するので他の信号に関わらずゲート62の出力は常に高レベルとなる。即ち制御信号IN1Xg1は常に高レベルHなので、この間N型MOSトランジスタN1Xg1がオンすることはない。遅延制御信号C7はN型MOSトランジスタN1Xg2のマスタースイッチであり、同様に機能する。
【0147】
ゲート59には、遅延回路54の出力および遅延制御信号C3が入力される。遅延制御信号C3が高レベルのとき、遅延回路54の出力が有効となり、制御信号IN1Xg1は基準タイミングから遅延回路54による遅延時間D2(20nsec)だけ遅れて低レベルとなる(N型MOSトランジスタN1Xg1がオンする)。ゲート60には、遅延回路55の出力および遅延制御信号C4が入力される。遅延制御信号C4が高レベルのとき、遅延回路55の出力が有効となり、制御信号IN1Xg1は基準タイミングから遅延回路55による遅延時間40nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg1がオンする)。ゲート61には、遅延回路56の出力および遅延制御信号C5が入力される。遅延制御信号C5が高レベルのとき、遅延回路56の出力が有効となり、制御信号IN1Xg1は基準タイミングから遅延回路56による遅延時間120nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg1がオンする)。
【0148】
遅延回路54,55,56の中から何れかを選択する際、遅延制御信号C3,C4,C5は通常排他的に高レベルHとするが、複数を同時に高レベルHとした場合には遅延時間の最長のものが優先される。遅延制御信号C3,C4,C5を全て低レベルLとした場合には遅延回路54,55,56による遅延は行われない。
【0149】
ゲート65には、遅延回路54の出力および遅延制御信号C8が入力される。遅延制御信号C8が高レベルのとき、遅延回路54の出力が有効となり、制御信号IN1Xg2は基準タイミングから遅延回路54による遅延時間20nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg2がオンする)。ゲート66には、遅延回路55の出力および遅延制御信号C9が入力される。遅延制御信号C9が高レベルのとき、遅延回路55の出力が有効となり、制御信号IN1Xg2は基準タイミングから遅延回路55による遅延時間40nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg2がオンする)。ゲート67には、遅延回路56の出力および遅延制御信号C10が入力される。遅延制御信号C10が高レベルのとき、遅延回路56の出力が有効となり、制御信号IN1Xg2は基準タイミングから遅延回路56による遅延時間120nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg2がオンする)。
【0150】
遅延回路54,55,56の中から何れかを選択する際、遅延制御信号C8,C9,C10は通常排他的に高レベルHとするが、複数を同時に高レベルHとした場合には遅延時間の最長のものが優先される。遅延制御信号C8,C9,C10を全て低レベルLとした場合には遅延回路54,55,56による遅延は行われない。
【0151】
遅延制御信号C1,C2,…C10の論理レベルは、駆動波形の状態を示すステップST1〜ST11に応じて、かつ駆動対象が当該チャネルか隣接チャネルかに応じて、設定される。当該チャネルとは、充放電の中心となるチャネルであり、吐出しようとするノズルに対応するチャネルのことである。図7のステップST1から図17のステップST11では、出力端子Out1を駆動する回路ブロックが当該チャネルとなり、その両隣りの出力端子Out0,Out02を駆動する回路ブロックが隣接チャネルとなる。当該チャネル、隣接チャネルはこれからどのノズルから吐出しようとするかに従って決定されるので、回路に固定されない論理的なものである。
【0152】
このステップST1〜ST11および駆動対象チャネルに応じて設定される遅延制御信号C1,C2,…C10の論理レベルと、その論理レベルに基づくN型MOSトランジスタN1Xg1,N1Xg2の動作、ピーク電圧Vp1,Vp2、機能との対応関係を動作条件として図40に示す。
【0153】
図40のONの欄はそのステートの先頭でオンする際のディレイを、OFFの欄はそのステートの終了時にオフする際に20nsec先行してオフするか否かを表わしている。この表では、N型MOSトランジスタN1Xg1又はN型MOSトランジスタN1Xg2即ちグラウンドに接続するスイッチがオンしないステートは記載を省略してある。
【0154】
アクチュエータから直流電源31に向かって電荷を放電しエネルギー回生を行うステップST5において、当該チャネルの2つのN型MOSトランジスタN11g1,N11g2のうち、N型MOSトランジスタN11g2を時間遅れなしでオンし、N型MOSトランジスタN11g1を一定時間D3(40nsec)遅れでオンする。その結果、隣接チャネルに生じるピーク電圧Vp1が2山に分かれてその最大値が減少する。
【0155】
また、アクチュエータから直流電源31に向かって電荷を放電しエネルギー回生を行うステップST10において、隣接チャネルの各2つのN型MOSトランジスタN1Xg1,N1Xg2のうち、N型MOSトランジスタN1Xg2を時間遅れなしでオンし、N型MOSトランジスタN1Xg1を一定時間D4(120nsec)遅れでオンする。その結果、隣接チャネルに生じるピーク電圧Vp3が2山に分かれてその最大値が減少する。 このようにしてステップST5及びステップST10でそれぞれ隣接チャネル、当該チャネルに生じる2山のピークは、2山の高さが揃っていることが望ましい。問題となるのは2山のうちどちらか高い方のピークであり、どちらかのピークを下げようとするともう片方のピークが上がるという関係にあるからである。ピークの高さの比率は先にオンするトランジスタのオン抵抗と後からオンするトランジスタのオン抵抗との大小関係に依存し、先にオンするトランジスタのオン抵抗が高いほど2山のうち先行するピークが下がる。この実施形態ではN型MOSトランジスタN1Xg2のオン抵抗をN型MOSトランジスタN1Xg1のオン抵抗の5倍としているが、それでも2山のうち先行するピークの方が大きい場合には倍率を5倍よりも大きくとっておけばよい。逆に2山のうち後のピークが大きくなりがちなら倍率を小さくしておけばよい。
【0156】
ステップST10での時間遅れをステップST5での時間遅れより長い一定時間D4(120nsec)としている理由は、先に述べたようにピーク電圧Vp3の大きさの方がピーク電圧Vp1の大きさに比べて問題になり易いからである。ピーク電圧Vp3の大きさのみが問題で、ピーク電圧Vp1の大きさが問題にならない場合には、ステップST5での時間遅れである一定時間D3を一定時間D2で代用して、これにより一定時間D3用の遅延回路55を不要にして論理回路51を簡略化しても構わない。
【0157】
ステップST9の動作状態を図41に示す。続くステップST10において、一方の隣接チャネルのN型MOSトランジスタN10g2および他方の隣接チャネルのN型MOSトランジスタN12g2が先にオンして一方の隣接チャネルのN型MOSトランジスタN10g1および他方の隣接チャネルのN型MOSトランジスタN12g1はまだオフしているときの駆動回路7の動作状態をステップSt10aとして図42に示し、続いて一方の隣接チャネルのN型MOSトランジスタN10g1および他方の隣接チャネルのN型MOSトランジスタN12g1もオンしたときの動作状態をステップSt10bとして図43に示す。また、駆動回路7における各部の電圧の変化を図44に示す。
【0158】
ステップST10aにおいて一方の隣接チャネルのN型MOSトランジスタN10g2および他方の隣接チャネルのN型MOSトランジスタN12g2が先にオンし、続くステップST10bにおいて一方の隣接チャネルのN型MOSトランジスタN10g1および他方の隣接チャネルのN型MOSトランジスタN12g1もオンすることにより、図44に示しているように、ピーク電圧Vp3が2つ山のピークに分かれる。これにより、ピーク電圧Vp3の最大値を小さくすることができる。
【0159】
ステップST5においては、当該チャネルのN型MOSトランジスタN11g2を先ずオンし、次に同当該チャネルのN型MOSトランジスタN11g1もオンすることにより、図44に示しているように、ピーク電圧Vp1が2つ山のピークに分かれる。これにより、ピーク電圧Vp1の最大値を小さくすることができる。
【0160】
図40の動作条件には電荷を電源へ回生する以外の条件も含まれており、この点について補足しておく。
【0161】
電荷を電源へ回生する以外の条件では、ピーク電圧が発生する恐れはないが、動作ノイズを削減するために以下に説明するようなシーケンスを採用する。
【0162】
充電時は放電時と違ってピーク電圧を発生する恐れがない。ステップST3の充電時は、まずN型MOSトランジスタN11g1を先行してオンし、所定時間である一定時間D2(20nsec)の遅延後にN型MOSトランジスタN11g2をオンする。ここで、オン抵抗が小さい方のN型MOSトランジスタN11g1を先にオンするのは、充電速度を遅くしないためである。また、N型MOSトランジスタN11g2のオンを一定時間D2(20nsec)だけ遅らせるのは、バッファ回路B11g1,B11g2の同時動作を避け、これによりバッファ回路B11g1,B11g2が発生する電源ノイズを削減するためである。N型MOSトランジスタN11g2はN型MOSトランジスタN11g1の5倍のオン抵抗を持っているので、そのN型MOSトランジスタN11g2のオンを一定時間D2(20nsec)遅らせても、充電速度にはほとんど影響しない。
【0163】
ステップST11の放電時は電荷を電源へ回生せず、グラウンドライン上でループして消費するため、この時もピーク電圧を発生する恐れがない。この条件でも、ステップST3の充電時と同様に、先ずN型MOSトランジスタN11g1をオンし、所定時間である一定時間D2(20nsec)の遅延後にN型MOSトランジスタN11g2をオンする。ここで、オン抵抗が小さい方のN型MOSトランジスタN11g1を先にオンするのは、放電速度を遅くしないためである。また、N型MOSトランジスタN11g2のオンを一定時間D2(20nsec)だけ遅らせるのは、バッファ回路B11g1,B11g2の同時動作を避け、これによりバッファ回路B11g1,B11g2が発生する電源ノイズを削減するためである。N型MOSトランジスタN11g2はN型MOSトランジスタN11g1の5倍のオン抵抗を持っているので、そのN型MOSトランジスタN11g2のオンを一定時間D2(20nsec)遅らせても、放電速度にはほとんど影響しない。
【0164】
ステップST1,ST7は、当該チャネルと隣接チャネルを同時に同一方向に駆動するので負荷への充放電を伴わない。この時もピーク電圧を発生する恐れがなく、またこの場合は負荷への充放電がないので駆動能力は低くて十分である。従ってこの条件の時は当該チャネル、隣接チャネルともに遅延制御信号C2を高レベルHとし、オン抵抗が小さい方のN型MOSトランジスタN1Xg1だけをオンする。これにより、発生ノイズをさらに減らす。
【0165】
N型MOSトランジスタN1Xg1,N1Xg2を順にオフする際の時間間隔(所定時間)として一定時間D2(20nsec)を定めたが、その時間間隔については、駆動の状態に応じて異ならせてもよい。すなわち、アクチュエータの充電時と放電時とで異ならせてもよいし、ノイズ削減の観点から、N型MOSトランジスタN1Xg1,N1Xg2が当該チャネルである場合と隣接チャネルである場合とで異ならせてもよい。
【0166】
全てのステップの終了タイミングでは、N型MOSトランジスタN1Xg1,N1Xg2がオフするときも、充放電を伴わない駆動を行う。この時もピーク電圧を発生する恐れはない。しかし、当該チャネルのステップST3,ST5,ST8,ST11の終了タイミング、及び隣接チャネルのステップST10−11の終了タイミング(すなわちN型MOSトランジスタN1Xg1,N1Xg2が共にオフしようとするとき)では、バッファ回路B1Xg1,B1Xg2の同時動作を避けることが望ましい。これは、バッファ回路B1Xg1,B1Xg2が発生する電源ノイズを削減するためである。そこでこの条件では、N型MOSトランジスタN1Xg1,N1Xg2を所定時間である一定時間D2(20nsec)だけタイミングをずらして順次にオフする。この際、N型MOSトランジスタN1Xg1,N1Xg2のどちらを先にオフするかを、当該チャネルと隣接チャネルとで切換える。すなわち、当該チャネルのN型MOSトランジスタN1Xg2および隣接チャネルのN型MOSトランジスタN1Xg1を先行してオフし、一定時間D2(20nsec)の経過後に当該チャネルのN型MOSトランジスタN1Xg1および隣接チャネルのN型MOSトランジスタN1Xg2をオフする。電圧波形としてはどちらを先にオフしても効果に違いは出ないが、仮にN型MOSトランジスタN1Xg1,N1Xg2が同じステートでオフする条件が発生するような電圧波形が必要となった場合に備えて、大きいサイズのトランジスタが全て同時にオフするよりも、大きいサイズのトランジスタと小さいサイズのトランジスタの組み合わせでオフするシーケンスとしておく方が、ノイズ削減の観点から望ましいからである。
また、N型MOSトランジスタN1Xg1,N1Xg2を順にオフする際の時間間隔(所定時間)として一定時間D2(20nsec)を定めたが、その時間間隔については、ノイズ削減の観点から、駆動の状態に応じて異ならせてもよい。すなわち、N型MOSトランジスタN1Xg1,N1Xg2が当該チャネルである場合と隣接チャネルである場合とで異ならせてもよい。
この第8実施形態は、上記説明した調整手段およびそれに関わる構成が第1実施形態と異なるだけで、他の構成は第1実施形態と同じである。
【0167】
[9]なお、上記各実施形態では、複数の半導体素子としてMOSトランジスタを用いたが、同様の機能を有するものであれば、MOSトランジスタに限らず他の素子を用いてもよい。
【0168】
上記各実施形態における電圧等の極性を逆転してもよい。例えば、全てのP型チャネルトランジスタをN型チャネルトランジスタに置き換え、全てのN型チャネルトランジスタをP型チャネルトランジスタに置き換えると共に、直流電源及びアクチュエータの極性を反転させても、同様の作用および効果が得られる。
【0169】
その他、上記実施形態および各変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態および各変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態や変形は、発明の範囲は要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0170】
1…基板、2…静電容量性アクチュエータ(静電容量性負荷)、3…圧力室、4…ノズルプレート、5…インク室、6…電極、7…駆動回路、31…直流電源(第1直流電源)、32…直流電源(第2直流電源)、33…直流電源(第3直流電源)、40…バッファ回路ブロック、50…制御回路、51…論理回路
【技術分野】
【0001】
本発明の実施形態は、圧電素子等の静電容量性負荷を駆動する静電容量性負荷の駆動回路およびインクジェットヘッドの駆動回路に関する。
【背景技術】
【0002】
インクジェットヘッドは、静電容量性負荷たとえば圧電素子をインク吐出用の静電容量性アクチュエータとして多数有する。これら静電容量性アクチュエータを駆動する駆動回路においては、消費電力を削減する、ノイズの発生を抑える、駆動電圧に生じる瞬時的な上昇を抑えるなどの配慮が必要である(例えば特許文献1,2,3)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2000−185400号公報
【特許文献2】特開2001−10043号公報
【特許文献3】特開2002−94364号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
静電容量性アクチュエータの動作効率は、温度の影響を受ける。また、インクジェットヘッドに使用されるインクの粘度は、温度に応じて変化する。インクの粘度は、そのインクの種類によっても異なる。
【0005】
温度やインクの粘度にかかわらず適正なインク吐出を行うためには、静電容量性アクチュエータを幅広い範囲の電圧で駆動できることが必須となる。一般にはインク温度が高くなるとインクの粘度が下がり、インクは動き易くなるので、適正なインク吐出に必要なアクチュエータの駆動振幅と駆動電圧は小さくなる。逆にインク温度が低くなるとインクの粘度が上がり、インクは動き難くなるので、適正なインク吐出に必要なアクチュエータの駆動振幅と駆動電圧は大きくなる。多種の粘度の異なるインクに対応し、或いは一種類のインクであっても幅広い使用温度範囲に対応するには、駆動回路の駆動電圧の高低範囲が広いことが望ましい。
【0006】
ただし、駆動回路の駆動電圧の高低範囲が広いと、駆動電圧が低い場合と高い場合とで、駆動回路の動作速度や駆動電圧に生じる瞬時的な上昇、即ちピーク電圧に以下のような違いが生じる。
【0007】
駆動電圧が低いと、駆動振幅が小さくなるとともに駆動回路の動作速度が遅くなる。その結果、静電容量性アクチュエータの動きが鈍くなって、インク吐出速度が低下してしまう。このインク吐出速度の低下を避けるべく、駆動電圧の高低範囲の下限が決定される。
【0008】
逆に駆動電圧が高いと、ピーク電圧が増大する。ここでピーク電圧というのは、静電容量性アクチュエータが放電する際に駆動回路の出力端子に生じる瞬時的な電圧上昇である。このピーク電圧を含めて駆動電圧の高低範囲の上限が決定されるため、駆動電圧の上限は駆動回路を構成する素子が許容する上限よりもピーク電圧分だけ低く抑えておかなければならない。
【0009】
この制約があるため、結局は静電容量性アクチュエータの駆動電圧、駆動振幅を十分に大きくすることができない。ひいては、高粘度のインクを吐出できないなどの問題がある。
【0010】
本発明の実施形態の目的は、静電容量性負荷が放電する際のピーク電圧を下げることができ、これにより駆動電圧をできるだけ高めることが可能な静電容量性負荷の駆動回路およびインクジェットヘッドの駆動回路を提供することである。
【課題を解決するための手段】
【0011】
本発明の実施形態の静電容量性負荷の駆動回路は、静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、この電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数の半導体素子と、前記各半導体素子のうち、前記静電容量性負荷に充電された電荷を前記電源へ戻す向きに放電させる際に導通する半導体素子の導通インピーダンスを、前記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる調整手段と、を備える。
【図面の簡単な説明】
【0012】
【図1】第1実施形態のインクジェットヘッドの要部を断面して示す図。
【図2】図1の各圧力室およびその周辺を別の方向から見た図。
【図3】第1実施形態の1つの圧力室が拡がった状態を示す図。
【図4】図3のように拡がった圧力室が定常に戻った状態を示す図。
【図5】図4のように定常に戻った圧力室が縮まった状態を示す図。
【図6】図5のように縮まった圧力室が定常に戻った状態を示す図。
【図7】第1実施形態の駆動回路の構成および定常時の動作を示すブロック図。
【図8】第1実施形態のステップST2の動作を示す図。
【図9】第1実施形態のステップST3の動作を示す図。
【図10】第1実施形態のステップST4の動作を示す図。
【図11】第1実施形態のステップST5の動作を示す図。
【図12】第1実施形態のステップST6の動作を示す図。
【図13】第1実施形態のステップST7の動作を示す図。
【図14】第1実施形態のステップST8の動作を示す図。
【図15】第1実施形態のステップST9の動作を示す図。
【図16】第1実施形態のステップST10の動作を示す図。
【図17】第1実施形態のステップST11の動作を示す図。
【図18】第1実施形態の駆動回路における各部の電圧の変化を示す図。
【図19】第1実施形態における所定のバッファ回路を除く残りのバッファ回路の構成を示すブロック図。
【図20】第1実施形態における所定のバッファ回路の構成を示すブロック図。
【図21】図20のバッファ回路の出力電圧を示す図。
【図22】第1実施形態における所定のバッファ回路に、図20のバッファ回路ではなく図19のバッファ回路を採用した場合の各部の電圧変化を参考として示す図。
【図23】図20のバッファ回路の他の例を第2実施形態として示すブロック図。
【図24】図23の要部の変形を示す図。
【図25】図23の要部の変形を示す図。
【図26】図23の要部の変形を示す図。
【図27】図23の要部の変形を示す図。
【図28】図23の要部の変形を示す図。
【図29】図20のバッファ回路の他の例を第3実施形態として示すブロック図。
【図30】図29の要部の変形を示す図。
【図31】図29の要部の変形を示す図。
【図32】図20のバッファ回路の他の例を第4実施形態として示すブロック図。
【図33】図20のバッファ回路の他の例を第5実施形態として示すブロック図。
【図34】第4実施形態におけるバッファ回路の変形を示すブロック図。
【図35】図20のバッファ回路の他の例を第6実施形態として示すブロック図。
【図36】図20のバッファ回路の他の例を第7実施形態として示すブロック図。
【図37】第7実施形態におけるバッファ回路の変形を示すブロック図。
【図38】第8実施形態の駆動回路の構成およびステップST1の動作を示すブロック図。
【図39】第8実施形態の制御回路における論理回路のブロック図。
【図40】第8実施形態における遅延制御信号とそれに基づく動作との対応を動作条件として示す図。
【図41】第8実施形態のステップST9の動作を示すブロック図。
【図42】第8実施形態のステップST10aの動作を示すブロック図。
【図43】第8実施形態のステップST10bの動作を示すブロック図。
【図44】第8実施形態の駆動回路における各部の電圧の変化を示す図。
【発明を実施するための形態】
【0013】
[1]以下、本発明の第1実施形態について図面を参照して説明する。
シェアモード・シェアウォールと呼ばれるタイプのインクジェットヘッドの要部を図1および図2に示す。図1は要部を断面して示す図、図2は図1の一部を別の方向から見た図である。
【0014】
基板1の上面に、静電容量性負荷である静電容量性アクチュエータ2が所定間隔で配置される。これら静電容量性アクチュエータ(以下、アクチュエータと略称する)2は、PZT(チタン酸ジルコン酸鉛)等の圧電素子2a,2bを互いの分極方向が対向する状態に上下に張り合わせて柱状に形成したものである。これらアクチュエータ2の相互間に、それぞれ溝状の圧力室(チャンネルともいう)3が確保される。
【0015】
各アクチュエータ2および各圧力室3を被う状態に、ノズルプレート4が配置される。このノズルプレート4は、各圧力室3と対応する位置にノズル10,11,12,13,…を有する。各圧力室3は、インク室5に連通する。このインク室5内のインクが各圧力室3に流れる。なお、最左端のノズル10は、インクを吐出させないノズルであり、ダミーノズルと呼ぶ。図示していないが、最右端のノズルもダミーノズルである。
【0016】
各アクチュエータ2の側面および各圧力室3の底面を覆う状態に、それぞれ電極6が配置される。これら電極6の相互間に存する各アクチュエータ2は、それぞれ静電容量C01,C12,C23,C34,…を有する。以下、説明を分かり易くするため、静電容量C01を有するアクチュエータ2のことをアクチュエータC01、静電容量C12を有するアクチュエータ2のことをアクチュエータC12、静電容量C23を有するアクチュエータ2のことをアクチュエータC23、静電容量C34を有するアクチュエータ2のことをアクチュエータC34という。
【0017】
各電極6は、配線20,21,22,23,…を介して駆動回路7に接続される。この駆動回路7によって各アクチュエータ2が充放電駆動されることにより、アクチュエータC01,C12,C23,C34,…が図3〜図6に示す変形と復帰を繰返す。
【0018】
すなわち、ノズル11に対応する圧力室3の両側に位置するアクチュエータC01,C12が互いに逆方向に通電されることにより、図3に示すように、そのアクチュエータC01,C12が互いに離れる方向に変形する。これにより、ノズル11に対応する圧力室3が拡大し、その圧力室3にインクが導入される。この後、アクチュエータC01,C12が放電されることにより、図4に示すように、アクチュエータC01,C12が定常状態に復帰する。これにより、ノズル11に対応する圧力室3の圧力が上昇し、その圧力室3内のインクがノズル11から吐出される。その後、アクチュエータC01,C12が図3の場合とは反対の方向に通電されて充電されることにより、図5に示すように、アクチュエータC01,C12が互いに近づく方向に変形する。そして、アクチュエータC01,C12が放電されることにより、図6に示すように、アクチュエータC01,C12が定常状態に復帰する。この図5の変形および図6の復帰は、上記吐出によって圧力室3内のインクに生じた振動を抑えるためのダンピングである。
【0019】
図3の変形、図4の復帰、図5の変形にそれぞれ要する時間は、圧力室3内のインクの共振周波数によって決まる。圧力室3内のインクの振動の損失が少ない場合、それぞれの所要時間は等しい。
【0020】
図7に示すように、直流電圧Vaaを出力する直流電源(第1直流電源)31と、同じく直流電圧Vaaを出力する直流電源(第2直流電源)32とが、互いに直列接続される。すなわち、直流電源31の負側と直流電源32の正側とが接続される。この直流電源31,32の相互接続点が、グラウンドに接続される。直流電源31,32から出力される直流電圧Vaaは、使用されるインクの種類や温度、後述するアクチュエータの温度などの条件に応じて、例えば7V〜18Vの範囲で可変である。アクチュエータ2の各端子に0又は±Vaaの駆動電圧が与えられると、アクチュエータ2の端子間では最大±2・Vaaの駆動電圧が印加されることになる。
【0021】
直流電圧Vccを出力する直流電源(第3電源)33の負側はグラウンドに接続される。この直流電圧Vccは、直流電源31から出力される直流電圧Vaaよりも高い、例えば24Vであり、後述する各MOSトランジスタのバックゲートに対するバイアス電圧、および後述する各バッファ回路に対する駆動電圧となる。
【0022】
直流電源31の正側(+Vaa)とグラウンド(±0)との間に、スイッチである第1P型半導体素子たとえばP型MOSトランジスタP00のソース・ドレイン間と、スイッチである第1N型半導体素子たとえばN型MOSトランジスタN10のドレイン・ソース間との直列回路が、接続される。このP型MOSトランジスタP00およびN型MOSトランジスタN10の相互接続点(第1相互接続点)と、直流電源32の負側(−Vaa)との間に、スイッチである第3N型半導体素子たとえばN型MOSトランジスタN20のドレイン・ソース間が接続される。
【0023】
上記P型MOSトランジスタP00のバックゲートは、直流電源33の正側(+Vcc)に接続される。N型MOSトランジスタN10,N20のそれぞれバックゲートは、直流電源32の負側(−Vaa)に接続される。上記P型MOSトランジスタP00およびN型MOSトランジスタN10の相互接続点(第1相互接続点)が出力端子Out0となる。この出力端子Out0がアクチュエータC01の一端に接続される。
【0024】
これらP型MOSトランジスタP00およびN型MOSトランジスタN10,N20により、アクチュエータC01の一端に対する充放電用の通電路を形成するスイッチ回路(第1スイッチ回路)が構成される。これらMOSトランジスタP00,N10,N20は、排他的にオン制御される。P型MOSトランジスタP00がオンすると、アクチュエータC01の一端が+Vaa電位となる。N型MOSトランジスタN10がオンすると、アクチュエータC01の一端がグラウンド電位となる。N型MOSトランジスタN20がオンすると、アクチュエータC01の一端が−Vaa電位となる。
【0025】
直流電源31の正側(+Vaa)とグラウンド(±0)との間に、スイッチである第2P型半導体素子たとえばP型MOSトランジスタP01のソース・ドレイン間と、スイッチである第2N型半導体素子たとえばN型MOSトランジスタN11のドレイン・ソース間との直列回路が、接続される。このP型MOSトランジスタP01およびN型MOSトランジスタN11の相互接続点(第2相互接続点)と直流電源32の負側(−Vaa)との間に、スイッチである第4N型半導体素子たとえばN型MOSトランジスタN21のドレイン・ソース間が接続される。
【0026】
上記P型MOSトランジスタP01のバックゲートは、直流電源33の正側(+Vcc)に接続される。N型MOSトランジスタN11,N21のそれぞれバックゲートは、直流電源32の負側(−Vaa)に接続される。上記P型MOSトランジスタP01およびN型MOSトランジスタN11の相互接続点(第2相互接続点)が出力端子Out1となる。この出力端子Out1がアクチュエータC01の他端に接続される。
【0027】
これらP型MOSトランジスタP01およびN型MOSトランジスタN11,N21により、アクチュエータC01の他端に対する充放電用の通電路を形成するスイッチ回路(第2スイッチ回路)が構成される。これらMOSトランジスタP01,N11,N21は、排他的にオン制御される。P型MOSトランジスタP01がオンすると、アクチュエータC01の他端が+Vaa電位となる。N型MOSトランジスタN11がオンすると、アクチュエータC01の他端がグラウンド電位となる。N型MOSトランジスタN21がオンすると、アクチュエータC01の他端が−Vaa電位となる。
【0028】
なお、P型MOSトランジスタP01は、隣りのアクチュエータC12に対する第1P型半導体素子としても機能する。N型MOSトランジスタN11,N21は、隣りのアクチュエータC12に対する第1N型半導体素子および第2N型半導体素子としても機能する。すなわち、P型MOSトランジスタP01およびN型MOSトランジスタN11,N21により構成されるスイッチ回路は、隣りのアクチュエータC12の一端に対する充放電用の通電路を形成するスイッチ回路(第1スイッチ回路)としても機能する。P型MOSトランジスタP01がオンすると、アクチュエータC12の一端が+Vaa電位となる。N型MOSトランジスタN11がオンすると、アクチュエータC12の一端がグラウンド電位となる。N型MOSトランジスタN21がオンすると、アクチュエータC12の一端が−Vaa電位となる。
【0029】
直流電源31の正側(+Vaa)とグラウンド(±0)との間に、スイッチである第2P型半導体素子たとえばP型MOSトランジスタP02のソース・ドレイン間と、スイッチである第2N型半導体素子たとえばN型MOSトランジスタN12のドレイン・ソース間との直列回路が、接続される。このP型MOSトランジスタP02およびN型MOSトランジスタN12の相互接続点(第2相互接続点)と直流電源32の負側(−Vaa)との間に、スイッチである第4N型半導体素子たとえばN型MOSトランジスタN22のドレイン・ソース間が接続される。
【0030】
上記P型MOSトランジスタP02のバックゲートは、直流電源33の正側(+Vcc)に接続される。N型MOSトランジスタN12,N22のそれぞれバックゲートは、直流電源32の負側(−Vaa)に接続される。上記P型MOSトランジスタP02およびN型MOSトランジスタN12の相互接続点(第2相互接続点)が出力端子Out2となる。この出力端子Out2がアクチュエータC12の他端に接続される。
【0031】
これらP型MOSトランジスタP02およびN型MOSトランジスタN12,N22により、アクチュエータC12の他端に対する充放電用の通電路を形成するスイッチ回路(第2スイッチ回路)が構成される。これらMOSトランジスタP02,N12,N22は、排他的にオン制御される。P型MOSトランジスタP02がオンすると、アクチュエータC12の他端が+Vaa電位となる。N型MOSトランジスタN12がオンすると、アクチュエータC12の他端がグラウンド電位となる。N型MOSトランジスタN22がオンすると、アクチュエータC12の他端が−Vaa電位となる。
【0032】
なお、P型MOSトランジスタP02は、隣りのアクチュエータC23に対する第1P型半導体素子としても機能する。N型MOSトランジスタN12,N22は、隣りのアクチュエータC23に対する第1N型半導体素子および第2N型半導体素子としても機能する。すなわち、P型MOSトランジスタP02およびN型MOSトランジスタN12,N22により構成されるスイッチ回路は、隣りのアクチュエータC23の一端に対する充放電用の通電路を形成するスイッチ回路(第1スイッチ回路)としても機能する。P型MOSトランジスタP02がオンすると、アクチュエータC23の一端が+Vaa電位となる。N型MOSトランジスタN12がオンすると、アクチュエータC23の一端がグラウンド電位となる。N型MOSトランジスタN22がオンすると、アクチュエータC23の一端が−Vaa電位となる。
【0033】
直流電源31の正側(+Vaa)とグラウンド(±0)との間に、スイッチである第2P型半導体素子たとえばP型MOSトランジスタP03のソース・ドレイン間と、スイッチである第2N型半導体素子たとえばN型MOSトランジスタN13のドレイン・ソース間との直列回路が接続される。このP型MOSトランジスタP03およびN型MOSトランジスタN13の相互接続点(第2相互接続点)と直流電源32の負側(−Vaa)との間に、スイッチである第4N型半導体素子たとえばN型MOSトランジスタN23のドレイン・ソース間が接続される。
【0034】
上記P型MOSトランジスタP03のバックゲートは、直流電源33の正側(+Vcc)に接続される。N型MOSトランジスタN13,N23のそれぞれバックゲートは、直流電源32の負側(−Vaa)に接続される。上記P型MOSトランジスタP03およびN型MOSトランジスタN13の相互接続点(第2相互接続点)が出力端子Out3となる。この出力端子Out3がアクチュエータC23の他端に接続される。これらP型MOSトランジスタP03およびN型MOSトランジスタN13,N23により、アクチュエータC23の他端に対する充放電用の通電路を形成するスイッチ回路(第2スイッチ回路)が構成される。
残りのアクチュエータC34,…に対しても同様のスイッチ回路が構成される。
【0035】
そして、各スイッチ回路の各MOSトランジスタのゲートに、バッファ回路ブロック40が接続される。このバッファ回路ブロック40は、各MOSトランジスタのゲートにそれぞれ接続されるバッファ回路B00,B10,B20,B01,B11,B21,B02,B12,B22,B03,B13,B23,…を有する。このバッファ回路ブロック40に、外部の制御回路50が接続される。この制御回路50は、アクチュエータC01,C12,C23,C34,…を充放電するべく各MOSトランジスタを選択的にオン,オフするための制御信号を出力する。バッファ回路ブロック40の各バッファ回路は、制御回路50から出力される制御信号に応じたドライブ信号を各MOSトランジスタのゲートへ供給する。
【0036】
駆動回路7の動作を図7〜図17に示す。また、駆動回路7における各部の電圧の変化をステップST1〜ST11として図18に示す。
【0037】
全てのアクチュエータに対する動作を説明すると長くなるので、ノズル11からインクを吐出するアクチュエータC01,C12の駆動を主として説明する。
【0038】
図18の最下段の電圧波形における−方向は、インクを吐出するノズル11に対応する出力端子Out1の電位が相対的に負となる向きに相当する。アクチュエータC01,C12は、この向きに電圧を加えた時に、ノズル11に対応する圧力室3を拡げる向きに変形するように分極された圧電素子で構成されている。図9,図10,図11,図14,図15,図16におけるアクチュエータC01の両端間およびアクチュエータC12の両端間にそれぞれ付した矢印の向きは、充電電圧の向きを表わす。
【0039】
まず、ステップST1では、図7のように、MOSトランジスタN10,N11,N12,N13がオンされ、他のMOSトランジスタはオフされる。この場合、アクチュエータC01,C12の両端の電位が共にグラウンド電位となる。よって、アクチュエータC01,C12は充電されない。
【0040】
ステップST2では、図8に示すように、MOSトランジスタN10,N11,N12,N13がオフされ、MOSトランジスタP00,P01,P02がオンされる。この場合、出力端子Out0,Out1,Out2から電圧+Vaaが出力されるので、アクチュエータC01,C12の両端の電位が等しくなる。よって、アクチュエータC01,C12は充電されない。
【0041】
ステップST3では、図9に示すように、MOSトランジスタP00,P02がオンしたまま、MOSトランジスタP01がオフされ、MOSトランジスタN11がオンされる。この場合、出力端子Out0,Out2が+Vaa電位のまま、出力端子Out1が+Vaa電位からグラウンド電位(零)へと下降する。出力端子Out0と出力端子Out1との間の電位差がアクチュエータC01に加わるとともに、出力端子Out2と出力端子Out1との間の電位差がアクチュエータC12に加わるので、このときアクチュエータC01,C12にはそれぞれ電圧−Vaaが充電される。
【0042】
ステップST4では、図10に示すように、MOSトランジスタP00,P02がオンしたまま、MOSトランジスタN11がオフし、MOSトランジスタN21がオンする。この場合、出力端子Out0,Out2が+Vaa電位のまま、出力端子Out1が−Vaa電位へと下降する。出力端子Out0と出力端子Out1との間の電位差がアクチュエータC01に加わるとともに、出力端子Out2の出力電圧と出力端子Out1との間の電位差がアクチュエータC12に加わるので、このときアクチュエータC01,C12は、さらに電圧−2・Vaaまで充電される。
【0043】
このステップST3,ST4の充電により、図3のように、アクチュエータC01,C12が互いに離れる方向に変形する。この変形により、ノズル11に対応する圧力室3が拡大し、その圧力室3にインクが導入される。
【0044】
ステップST5では、図11に示すように、MOSトランジスタP00,P02がオンしたまま、MOSトランジスタN21がオフし、MOSトランジスタN11がオンする。このとき、電圧−2・Vaaが充電されたアクチュエータC01の一端(+側)がMOSトランジスタP00を介して直流電源31の正側(+Vaa)に導通し、そのアクチュエータC01の他端(−側)がMOSトランジスタN11を介してグラウンドに導通する。アクチュエータC01に充電されている電圧−2・Vaaの絶対値は直流電源31が出力する電圧Vaaよりも大きいので、アクチュエータC01に充電されていた電荷が直流電源31に向かって放電される。
【0045】
同様に、電圧−2・Vaaが充電されたアクチュエータC12の他端(+側)がMOSトランジスタP02を介して直流電源31の正側(+Vaa)に導通し、そのアクチュエータC12の一端(−側)がMOSトランジスタN11を介してグラウンドに導通する。アクチュエータC12に充電されている電圧−2・Vaaの絶対値は直流電源31が出力する電圧Vaaよりも大きいので、アクチュエータC12に充電されていた電荷が直流電源31に向かって放電される。これら放電の後、アクチュエータC01,C12の充電電圧が−2・Vaaから−Vaaへと変化する。
【0046】
このステップST5での放電開始時、アクチュエータC01の一端につながる出力端子Out0の電位がVp1だけ瞬時的に上昇するとともに、アクチュエータC12の他端につながる出力端子Out2の電位が同様にVp1だけ瞬時的に上昇する。この時の瞬時的な電圧上昇分Vp1のことを、以下、ピーク電圧Vp1という。
【0047】
ステップST6では、図12に示すように、MOSトランジスタP00,P02がオンしたまま、MOSトランジスタN11がオフし、MOSトランジスタP01がオンする。このとき、充電電圧Vaaが残るアクチュエータC01の一端がMOSトランジスタP00,P01を介して同アクチュエータC01の他端に導通する短絡路が形成され、この短絡路を通してアクチュエータC01の放電が継続する。同様に、充電電圧Vaaが残るアクチュエータC12の他端がMOSトランジスタP02,P01を介して同アクチュエータC12の一端に導通する短絡路が形成され、アクチュエータC12の放電が継続する。これら放電の後、アクチュエータC01,C12の充電電圧が−Vaaから0へと変化する。
【0048】
このステップST6での放電開始時、アクチュエータC01の一端につながる出力端子Out0の電位がVp2だけ瞬時的に上昇するとともに、アクチュエータC12の他端につながる出力端子Out2の電位が同様にVp2だけ瞬時的に上昇する。この時の瞬時的な電圧上昇分Vp2のことを、以下、ピーク電圧Vp2という。
【0049】
このステップST5,6の放電により、図4に示すように、アクチュエータC01,C12が定常状態に復帰する。この復帰により、ノズル11に対応する圧力室3の圧力が上昇し、その圧力室3内のインクがノズル11から吐出される。
【0050】
ステップST7として、図13に示すように、MOSトランジスタP00,P01,P02がオフされ、MOSトランジスタN10,N11,N12がオンされる。出力端子Out0,Out1,Out2の出力電圧はグラウンド電位となる。このときアクチュエータC01,C12の両端の電圧は0のままで、充電されない。
【0051】
ステップST8として、図14に示すように、MOSトランジスタN11がオンしたままMOSトランジスタN10,N12がオフされ、MOSトランジスタN20,N22がオンされる。この場合、出力端子Out1がグラウンド電位を続け、出力端子Out0,Out2が−Vaa電位となる。出力端子Out1と出力端子Out0との間の電位差がアクチュエータC01に加わるとともに、出力端子Out1と出力端子Out2との間の電位差がアクチュエータC12に加わるので、このときアクチュエータC01,C12にそれぞれ電圧+Vaaが充電される。
【0052】
ステップST9として、図15に示すように、MOSトランジスタN20,N22はオンしたまま、MOSトランジスタN11がオフし、MOSトランジスタP01がオンする。このとき、出力端子Out0,Out2の出力電圧は−Vaa電位のまま、出力端子Out1が+Vaa電位となる。出力端子Out1と出力端子Out0との間の電位差がアクチュエータC01に加わるとともに、出力端子Out1と出力端子Out2との間の電位差がアクチュエータC12に加わるので、このときアクチュエータC01,C12は、さらに電圧+2・Vaaまで充電される。
【0053】
このステップST8,ST9の充電により、図5のように、アクチュエータC01,C12が互いに近づく方向に変形する。
【0054】
ステップST10では、図16に示すように、MOSトランジスタP01がオンしたまま、MOSトランジスタN20,N22がオフし、MOSトランジスタN10,N12がオンする。このとき、電圧+2・Vaaが充電されたアクチュエータC01の他端(+側)がMOSトランジスタP01を介して直流電源31の正側(+Vaa)に導通し、そのアクチュエータC01の一端(−側)がMOSトランジスタN10を介してグラウンドに導通する。アクチュエータC01に充電されている電圧+2・Vaaの絶対値は直流電源31が出力する電圧Vaaよりも大きいので、アクチュエータC01に充電されていた電荷が直流電源31に向かって放電される。同様に、電圧+2・Vaaが充電されたアクチュエータC12の一端(+側)がMOSトランジスタP01を介して直流電源31の正側(+Vaa)に導通し、そのアクチュエータC12の他端(−側)がMOSトランジスタN12を介してグラウンドに導通する。アクチュエータC12に充電されている電圧+2・Vaaの絶対値は直流電源31が出力する電圧Vaaよりも大きいので、アクチュエータC12に充電されていた電荷が直流電源31に向かって放電される。これら放電の後、アクチュエータC01,C12の充電電圧が+2・Vaaから+Vaaへと変化する。
【0055】
このステップST10での放電開始時、アクチュエータC01の他端およびアクチュエータC12の一端につながる出力端子Out1の電位がVp3だけ瞬時的に上昇する。この時の瞬時的な電圧上昇分Vp3のことを、以下、ピーク電圧Vp3という。
【0056】
ステップST11では、図17に示すように、MOSトランジスタN10,N12がオンしたまま、MOSトランジスタP01がオフし、MOSトランジスタN11がオンする。このとき、充電電圧Vaaが残るアクチュエータC01の他端がMOSトランジスタN11,N10を介して同アクチュエータC01の一端に導通する短絡路が形成され、この短絡路を通してアクチュエータC01の放電が継続する。同様に、充電電圧Vaaが残るアクチュエータC12の一端がMOSトランジスタN11,N12を介して同アクチュエータC12の他端に導通する短絡路が形成され、アクチュエータC12の放電が継続する。これら放電の後、アクチュエータC01,C12の充電電圧が+Vaaから0へと変化する。
【0057】
このステップST10,11の放電により、図6に示すように、アクチュエータC01,C12が定常状態に復帰する。
【0058】
上記ステップST9での形状変形およびステップST10,11での形状復帰は、吐出によって圧力室3内のインクに生じた振動を抑えるためのダンピングである。
【0059】
なお、上記ステップST3,ST4及びステップST8,ST9の各ステップで2段階の充電を行い、上記ステップST5,ST6及びステップST10,ST11の各ステップでは2段階の放電を行っている。この2段階の充電および2段階の放電を行うことにより、消費電力を低減できる。充放電のステップを分けると消費を減らすことができる原理については、特開2000−185400号公報等に記載されている。
【0060】
また、ステップST2,ST7はアクチュエータを充放電せずにアクチュエータの端子電位を決めるステップとなっている。アクチュエータC01,C12を充放電しないステップST2,ST7では、負荷が軽いため、ノイズ対策を行うことが望ましい。このノイズ対策の例として、特開2001−10043号公報に記載の技術が知られている。ので、この技術と本実施例を組み合わせても良い。
【0061】
[バッファ回路について説明する]
上記バッファ回路ブロック40の各バッファ回路のうち、グラウンド接続されたN型MOSトランジスタN10,N11,N12,N13,…を除く残りのMOSトランジスタに対応する各バッファ回路は、図19の構成を有する。図19は,P型MOSトランジスタP01のゲートを駆動するバッファ回路B01を代表として示している。
【0062】
バッファ回路B01は、P型半導体素子たとえばP型MOSトランジスタP001のソース・ドレイン間とN型半導体素子たとえばN型MOSトランジスタN101のドレイン・ソース間との直列回路を直流電源33の正側(+Vcc)と直流電源32の負側(−Vaa)との間に接続し、P型MOSトランジスタP001のバックゲートを直流電源33の正側(+Vcc)に接続し、N型MOSトランジスタN101のバックゲートを直流電源32の負側(−Vaa)に接続している。すなわち、P型MOSトランジスタP001およびN型MOSトランジスタN101のコンプリメンタリペア構成を採用している。P型MOSトランジスタP001のゲートおよびN型MOSトランジスタN101のゲートが、入力端子IN01である。この入力端子IN01に、制御回路50から供給される制御信号を取込む。P型MOSトランジスタP001およびN型MOSトランジスタN101の相互接続点が、出力端子Out01である。この出力端子Out01からドライブ信号を出力する。
【0063】
一方、グラウンド接続されたN型MOSトランジスタN10,N11,N12,N13,…に対してドライブ信号を出力するバッファ回路B10,B11,B12,B13,…の構成を図20に示す。図20は、N型MOSトランジスタN11のゲートを駆動するバッファ回路B11を代表として示している。
【0064】
バッファ回路B11は、図19の基本的な構成に加えて、調整手段であるP型半導体素子たとえばP型MOSトランジスタP211を有する。このP型MOSトランジスタP211は、直流電源33の正側(+Vcc)とP型MOSトランジスタP011およびN型MOSトランジスタN111の直列回路との間に挿入接続され、かつゲートが直流電源31の正側(+Vaa)に接続される。
【0065】
P型MOSトランジスタP211は、当該バッファ回路B11に対応するN型MOSトランジスタをオンする際に出力するドライブ信号の電圧の立ち上がりを、直流電源31の出力電圧Vaaが高い場合は遅くして低い場合は速くする。
【0066】
なお、全てのMOSトランジスタおよび全てのバッファ回路は、通常、1つの集積回路基板上に形成される。この集積回路基板の電位は、−Vaaである。P型MOSトランジスタが配置される島の電位は、+Vccである。
【0067】
[ピーク電圧について説明する]
ステップST5での放電開始時に生じるピーク電圧Vp1、ステップST6での放電開始時に生じるピーク電圧Vp2、ステップST10での放電開始時に生じるピーク電圧Vp3について説明する。
【0068】
ステップST5,ST10の放電は、アクチュエータC01,C12に充電された電荷を直流電源31の正側に向かって戻す動作である。直流電源31の正側に向かって電荷を戻すと、戻された電荷とアクチュエータC01,C12を充電する際に直流電源31の正側から供給される電荷とが相殺されるので、消費電力を削減できる。ステップST6の放電は、ステップST5で放電された後アクチュエータC01,C12に残っている電荷を0まで放電する動作である。
【0069】
これらステップST5,ST6,ST10の放電開始に際しては、瞬時的な電圧上昇であるピーク電圧Vp1,Vp2,Vp3が出力端子Out0,Out1,Out2に生じてしまう。
【0070】
ステップST5では、出力端子Out0,Out2にそれぞれピーク電圧Vp1が生じる。このとき、出力端子Out0,Out2の最大電圧は、グラウンド電位を基準にすると、“Vp1+Vaa”となる。この最大電圧の電位のことを、以下ではピーク電位Vp1aと呼ぶことにする。
【0071】
ステップST6では、出力端子Out0,Out2にそれぞれピーク電圧Vp2が生じる。このとき、出力端子Out0,Out2の最大電圧は、グラウンド電位を基準にすると、“Vp2+Vaa”となる。この最大電圧の電位のことを、以下ではピーク電位Vp2aと呼ぶことにする。
【0072】
ステップST10では、出力端子Out1にピーク電圧Vp3が生じる。このとき、出力端子Out1の最大電圧は、グラウンド電位を基準にすると、“Vp3+Vaa”となる。この最大電圧の電位のことを、以下ではピーク電位Vp3aと呼ぶことにする。
【0073】
ピーク電位Vp1a,Vp2a,Vp3aのいずれかが、P型MOSトランジスタP01,P01,P02,P03,…のバックゲートへのバイアス電圧Vccに所定値Vfを加えた値(=Vcc+Vf)より高くなると、P型MOSトランジスタP01,P01,P02,P03,…のバックゲートに電流が流れ、駆動回路7が誤動作する。所定値Vfは、PN接合の順方向電圧であり、シリコン半導体であれば、通常、約0.6Vである。
【0074】
したがって、ピーク電位Vp1a,Vp2a,Vp3aが“Vcc+Vf”を超えないように注意しなければならない。
【0075】
ピーク電位Vp1a,Vp2a,Vp3aは、直流電源31から供給される電圧Vaaをピーク電圧Vp1,Vp2,Vp3に加算した値なので、直流電源31から供給される電圧Vaaが大きいほど大きい。さらにピーク電圧Vp1,Vp2,Vp3も、アクチュエータC01,C12に充電されていた電圧の絶対値2・Vaaと直流電源31から供給される電圧Vaaとの差に比例するので、電圧Vaaが大きいほど大きい。つまり、直流電源31,32から供給される駆動電圧±Vaaが大きいほど、ピーク電位Vp1a,Vp2a,Vp3aの値は大きくなる。したがって、ピーク電位Vp1a,Vp2a,Vp3aを“Vcc+Vf”内に抑えるためには、直流電源31,32から供給される駆動電圧±Vaaが高くなり過ぎないよう制限なくてはならない。しかし、駆動電圧±Vaaはできるだけ広い範囲で使えるようにしておきたい。もしピーク電圧Vp1,Vp2,Vp3を小さくできれば、ピーク電位Vp1a,Vp2a,Vp3aを“Vcc+Vf”内に抑えながら、駆動電圧±Vaaの高低範囲を高い方へ拡げることができる。
【0076】
温度やインクの粘度、アクチュエータ効率の個体差等の条件にかかわらず適正なインク吐出を行うためには、これらの条件に従って駆動電圧を適正に選ぶことが有効である。このためアクチュエータC01,C12を幅広い範囲の駆動電圧で駆動可能としたい。駆動電圧±Vaaの高低範囲を広くするためには、ピーク電圧Vp1,Vp2,Vp3を抑えたい。
【0077】
[動作速度、導通インピーダンスとピーク電圧の関係について説明する]
図19のバッファ回路の出力電圧は、+Vcc電位と−Vaa電位の間で、0基準となるグラウンド電位を挟んでスイングされる。+Vcc電位は24V固定であるが、−Vaa電位は直流電源32の負側電位なので−7V〜−18Vの範囲の中から温度やインクの粘度、アクチュエータ効率の個体差等の条件に従って選ばれた電圧となる。どの電圧が選ばれるかはこれらの条件次第で変化するので、駆動回路は−7V〜−18Vの範囲のどの電圧にも対応できなくてはならない。
【0078】
ここで、P型MOSトランジスタP01,P01,P02,P03,…およびこれらP型MOSトランジスタにドライブ信号を供給するバッファ回路について考える。
【0079】
駆動電圧±Vaaが±18Vと大きい場合、P型MOSトランジスタP00,P01,P02,P03,…のゲート電圧はON時に−18Vまでスイングされ、ゲートオンバイアスは、最大の36Vと十分に深い。ゲートオンバイアスが深ければ、P型MOSトランジスタP00,P01,P02,P03,…のオン時の導通インピーダンスが小さくなるり、またP型MOSトランジスタP00,P01,P02,P03,…の動作速度が速くなる。
【0080】
逆に駆動電圧±Vaaが±7Vと低い場合、P型MOSトランジスタP00,P01,P02,P03,…のゲート電圧はON時に−7Vまでのスイングとなるので、ゲートオンバイアスは、最大14Vと浅い。ゲートオンバイアスが浅いと、P型MOSトランジスタP00,P01,P02,P03,…のオン時の導通インピーダンスが大きくなり、またP型MOSトランジスタP00,P01,P02,P03,…の動作速度が遅くなる。P型MOSトランジスタP00,P01,P02,P03,…の導通インピーダンスと動作速度は、ステップST6において出力端子Out0,Out2にそれぞれ発生するピーク電圧Vp2の大きさに影響する。
【0081】
ピーク電圧Vp2の大きさは、P型MOSトランジスタP01のオン時の導通インピーダンスとP型MOSトランジスタP00,P02のそれぞれオン時の導通インピーダンスとの比に応じて決まり、放電電流の下流側に位置するP型MOSトランジスタP01のオン時の導通インピーダンスが、放電電流の上流側に位置するP型MOSトランジスタP00,P02のオン時の導通インピーダンスに比べて相対的に小さいほど、出力端子Out0,Out2に発生するピーク電圧Vp2が大きくなる。これが、次に説明するように、P01の動作速度と関係してくる。尚、ここで放電電流の上流側というのは各ピーク電圧を発生する側を意味し、下流側というのはその反対側、即ちグラウンド側を意味する。
【0082】
P型MOSトランジスタP00,P01,P02は、同じサイズであり、同じレベルのゲートオンバイアスによってオンするが、P型MOSトランジスタP00,P02のそれぞれの導通インピーダンスと、P型MOSトランジスタP01の導通インピーダンスとは、ステップST6の先頭において互いに異なる。P型MOSトランジスタP00,P02はステップST5からステップST6にかけてオン状態が継続するのに対し、P型MOSトランジスタP01はステップST6の先頭でオフからオンに切り替わる。P01の動作速度が遅ければST6先頭でピーク電圧Vp2が発生する時、P01の導通インピーダンスはオフからオンに切り替わる過程にあるためにまだ大きく、その結果ピーク電圧Vp2は小さい。逆にP01の動作速度が速ければST6の先頭でピーク電圧Vp2が発生する時、P01の導通インピーダンスは既にP00及びP02の導通インピーダンスに近く、その結果ピーク電圧Vp2はP01の動作速度が遅い場合に比べて相対的に大きい。
【0083】
この図19のバッファ回路の構成を仮にN型MOSトランジスタN10,N11,N12,N13,…に対応するバッファ回路B10,B11,B12,B13,…にも採用した場合、N型MOSトランジスタN10,N11,N12,N13,…は次のように動作する。
【0084】
N型MOSトランジスタN10,N11,N12,N13,…のゲート電圧は、駆動電圧±Vaaの大きさに関わらず+24Vまでスイングされ、ゲートオンバイアスは最大24Vと深い。ゲートオンバイアスが深ければ、N型MOSトランジスタN10,N11,N12,N13,…の導通インピーダンスは小さく、動作速度は速い。N型MOSトランジスタN10,N11,N12,N13,…の導通インピーダンスと動作速度は、ステップST5において出力端子Out0,Out2にそれぞれ発生するピーク電圧Vp1の大きさに影響する。
【0085】
ピーク電圧Vp1の大きさは、N型MOSトランジスタN11のオン時の導通インピーダンスとP型MOSトランジスタP00,P02のそれぞれオン時の導通インピーダンスとの比に応じて決まり、放電電流の下流側に位置するN型MOSトランジスタN11のオン時の導通インピーダンスが、放電電流の上流側に位置するP型MOSトランジスタP00、P02のオン時の導通インピーダンスに比べて相対的に小さいほど、出力端子Out0、Out2に発生するピーク電圧Vp1は大きくなる。これが、次に説明するように、N11の動作速度と関係してくる。
【0086】
P型MOSトランジスタP00,P02はステップST4からステップST5にかけてオン状態が継続するのに対し、N型MOSトランジスタN11はステップST5の先頭でオフからオンに切り替わる。N型MOSトランジスタN11の動作速度が遅ければステップST5の先頭でピーク電圧Vp1が発生する時、N型MOSトランジスタN11の導通インピーダンスはオフからオンに切り替わる過程にあるためにまだ大きく、その結果ピーク電圧Vp1は小さい。逆にN型MOSトランジスタN11の動作速度が速ければステップST5の先頭でピーク電圧Vp1が発生する時、N型MOSトランジスタN11の導通インピーダンスは既に小さく、その結果ピーク電圧Vp1は動作速度が遅い場合に比べて相対的に大きい。
【0087】
また、N型MOSトランジスタN10,N11,N12,N13,…の動作速度は、ステップST10において出力端子Out1に発生するピーク電圧Vp3の大きさにも影響する。このピーク電圧Vp3の大きさは、N型MOSトランジスタN10,N12のオン時のそれぞれ導通インピーダンスとP型MOSトランジスタP01のオン時の導通インピーダンスとの比に応じて決まり、放電電流の下流側に位置するN型MOSトランジスタN10,N12のオン時の導通インピーダンスが、放電電流の上流側に位置するP型MOSトランジスタP01のオン時の導通インピーダンスに比べて小さいほど、ピーク電圧Vp3が大きくなる。これが、次に説明するように、N10,N12の動作速度と関係してくる。
【0088】
P型MOSトランジスタP01はステップST9からステップST10にかけてオン状態を継続するのに対し、N型MOSトランジスタN10,N12はステップST10の先頭でオフからオンに切り替わる。N型MOSトランジスタN00及びN型MOSトランジスタN03の動作速度が遅いとステップST10の先頭でピーク電圧Vp3が発生する時、N型MOSトランジスタN00及びN型MOSトランジスタN03の導通インピーダンスはオフからオンに切り替わる過程にあるためにまだ大きく、その結果ピーク電圧Vp3は小さくなる。逆にN型MOSトランジスタN00及びN型MOSトランジスタN03の動作速度が速ければステップST10の先頭でピーク電圧Vp3が発生する時、N型MOSトランジスタN00及びN型MOSトランジスタN03の導通インピーダンスは既に小さく、その結果ピーク電圧Vp3は動作速度が遅い場合よりも大きくなる。
【0089】
このように、ピーク電圧Vp1,Vp2,Vp3の大きさは、駆動電圧±Vaaの大きさ、放電路形成のためにオンする各トランジスタの導通インピーダンス、および放電路形成のためにオンする各トランジスタのうち順番が後にオンする1つor複数のトランジスタの動作速度に応じて、変化する。したがって、各トランジスタの導通インピーダンスおよび動作速度のいずれか一方または両方を制御することにより、ピーク電圧Vp1,Vp2,Vp3の大きさを制御することが可能となる。
【0090】
ところで、ピーク電圧Vp1,Vp2,Vp3のうち、もっとも大きいのはピーク電圧Vp3である。これは以下の理由による。
【0091】
ピーク電圧Vp1の発生原因となる放電電流は、上流側ではP型MOSトランジスタP00とP型MOSトランジスタP02とに分岐して流れ、下流側ではN型MOSトランジスタN11の一箇所に集中して流れる。ピーク電圧Vp1は、放電電流が分岐して流れる上流側のP型MOSトランジスタP00,P02のそれぞれドレインに発生するが、上流側では放電電流が分割されているので導通インピーダンスはP00とP02が見かけ上並列になっていると考えることができる。このため等価的に上流側の導通インピーダンスが小さくなるのでピーク電圧Vp1は、この観点で、小さくなり易い。
【0092】
ピーク電圧Vp2の発生原因となる放電電流は、上流側ではP型MOSトランジスタP00とP型MOSトランジスタP02とに分岐して流れ、下流側ではP型MOSトランジスタP11の一箇所に集中して流れる。ピーク電圧Vp2は、放電電流が分岐して流れる上流側のP型MOSトランジスタP00,P02のそれぞれドレインに発生するが、上流側では放電電流が分割されているので導通インピーダンスはP00とP02が見かけ上並列になっていると考えることができる。このため等価的に上流側の導通インピーダンスが小さくなるのでピーク電圧Vp2も、この観点で、小さくなり易い。
【0093】
これに対して、ピーク電圧Vp3の発生原因となる放電電流の場合は、上記Vp1,Vp2の場合とは事情が異なる。
【0094】
ピーク電圧Vp3の発生原因となる放電電流の場合、上流側ではP型MOSトランジスタP01の一箇所に集中して流れ、下流側ではN型MOSトランジスタN10,N12に分岐して流れる。ピーク電圧Vp3は、放電電流が集中して流れる上流側のP型MOSトランジスタP01のドレインに発生する。下流側では放電電流が分割されているので導通インピーダンスはN型MOSトランジスタN10とN型MOSトランジスタN12が見かけ上並列になっていると考えることができる。このため等価的に下流側の導通インピーダンスが小さくなるのでピーク電圧Vp3はピーク電圧Vp1,Vp2よりも大きくなりがちである。
【0095】
また、ピーク電圧Vp2は以下の理由によってピーク電圧Vp1,Vp3と比べて小さな値となり易い。
【0096】
ステップST6ではP型MOSトランジスタ同士のオン抵抗の比に従ってVp2が決まる。これに対してステップST5、ST10ではN型MOSトランジスタとP型MOSトランジスタのオン抵抗の比でVp1とVp3大きさが決まり、N型MOSトランジスタの導通インピーダンスが小さく動作速度が速いほどVp1,Vp3が大きな値となる。通常N型MOSトランジスタはP型MOSトランジスタよりも移動度が大きいため導通インピーダンスが小さく動作速度も速いので、Vp1,Vp3は、この点で、Vp2よりも大きくなり易く、相対的にVp2は小さな値となり易い。
【0097】
すなわち、ピーク電圧はVp3,Vp1,Vp2の順で大きな値となり易く、ピーク電位はVp3a,Vp1a,Vp2aの順に大きくなり易い。この順に対策すると有効である。
【0098】
又、ピーク電位Vp1a,Vp2a,Vp3aは、駆動電圧±Vaaが大きいほど、大きい。したがって、駆動電圧±Vaaが大きくなる条件の時、ピーク電圧Vp3を抑えることができれば、効果的に駆動電圧±Vaaの範囲を拡大することができる。
【0099】
[対策]
そこで、本実施形態では、上記のように、グラウンド接続されたN型MOSトランジスタN10,N11,N12,N13,…に対応するバッファ回路B10,B11,B12,B13,…に、調整手段としてP型MOSトランジスタP211を加えている。
【0100】
P型MOSトランジスタP211は、ソース電圧Vccとゲート電圧+Vaaの差がゲートオンバイアスとなってオンし、導通する。駆動電圧+Vaaが低い場合、P型MOSトランジスタP211のゲートオンバイアスが深くなる。ゲートオンバイアスが深ければ、P型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsは小さい。このため、図21に(a)として示すように、出力端子Out11から出力されるドライブ信号の電圧の立ち上がりは速い。その結果、このドライブ信号を受けてオンするN型MOSトランジスタN10,N11,N12,N13,…のドレイン・ソース間の導通インピーダンスは、早く低下する。
【0101】
駆動電圧+Vaaが高い場合は、P型MOSトランジスタP211のゲートオンバイアスが浅くなる。ゲートオンバイアスが浅い場合、P型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsが大きい。このため図21に(b)として示すように、出力端子Out11から出力されるドライブ信号の電圧の立ち上がりはゆっくりと徐々に立ち上がる。その結果、このドライブ信号を受けてオンするN型MOSトランジスタN10,N11,N12,N13,…の導通インピーダンスは、徐々に小さくなる。このため、ステップST5でN型MOSトランジスタN11がオンする際、そのN型MOSトランジスタN11は放電の最初の時点で導通インピーダンスが高い。ステップST5で出力端子Out0,Out2にそれぞれ発生するピーク電圧Vp1は、前述したように放電電流上流側のP型MOSトランジスタP00,P02の導通インピーダンスと放電電流下流側のN型MOSトランジスタN11の導通インピーダンスとの比に応じて決まるので、放電の最初の時点で下流側のN型MOSトランジスタN11の導通インピーダンスが相対的に高ければ、ピーク電圧Vp1は抑制される。なお、バッファ回路B10,B11,B12,B13,…には同じ対策がなされている為、同様にステップST10においてもN型MOSトランジスタN00,N03の導通インピーダンスは放電の最初の時点で高い。ステップST10において出力端子Out1に発生するピーク電圧Vp3は、前述したように放電電流上流側のP型MOSトランジスタP01の導通インピーダンスと放電電流下流側のN型MOSトランジスタN00,N03の導通インピーダンスとの比に応じて決まるので、放電の最初の時点で下流側のN型MOSトランジスタN00,N03の導通インピーダンスが相対的に高ければ、ピーク電圧Vp3は抑制される。
【0102】
ステップST6で生じるピーク電圧Vp2は、駆動電圧±Vaaの正側につながるP型MOSトランジスタP01のオンにより生じる。このP型MOSトランジスタP01に対応するバッファ回路B01は調整手段を持たないため、この実施形態ではピーク電圧Vp2に対する抑制効果はない。しかしながら、ピーク電圧Vp1,Vp2,Vp3のうち最も大きくなり易いのはピーク電圧Vp3、次いでピーク電圧Vp1なので、この実施形態で十分に効果的に駆動電圧±Vaaの範囲を拡大できる。
【0103】
仮に、バッファ回路B10,B11,B12,B13,…として、調整手段であるP型MOSトランジスタP211がない図19のバッファ回路を用いた場合には、図22に示すように、ピーク電圧Vp1,Vp2,Vp3は大きい方から順にVp3,Vp1,Vp2であった。バッファ回路B10,B11,B12,B13,…に調整手段であるP型MOSトランジスタP211が存することにより、図18に示すように、ピーク電圧Vp3,Vp1をピーク電圧Vp2と同等かそれ以下まで下げることができる。
【0104】
最適な動作を行わせるには、調整手段であるP型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsを調整することが望ましい。この調整の具体的な手段としては、P型MOSトランジスタP211のサイズを調整すればよい。
【0105】
以上のように、ステップST5,ST10で生じるピーク電圧Vp1,Vp3を下げることができる。結果として、駆動電圧±Vaaの高低範囲の上限を高めることができる。よって、アクチュエータC01,C12を幅広い範囲の電圧で駆動でき、温度やインクの粘度にかかわらず適正なインク吐出を行うことができる。
【0106】
[2]第2実施形態について説明する。
調整手段であるP型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsを調整する手段として、P型MOSトランジスタP211のサイズを変える方法の他に、次の方法がある。
【0107】
導通インピーダンスRdsを大きくするには、P型MOSトランジスタP211のゲート電圧を上げて、ゲートオンバイアスを浅くすればよい。逆に、導通インピーダンスRdsを小さくするには、P型MOSトランジスタP211のゲート電圧を下げて、ゲートオンバイアスを深くすればよい。
【0108】
ゲート電圧を上げるには、図23に示すように、抵抗R2,R1の直列回路を直流電源33の正側(+Vcc)と直流電源31の正側(+Vaa)との間に接続し、抵抗R2,R1の相互接続点をP型MOSトランジスタP211のゲートに接続すればよい。抵抗R2,R1の分圧比によってゲート電圧を調整する。
【0109】
図24に示すように、図23の抵抗R1に代えてダイオードD1等の定電圧素子を用いてもよい。ダイオードD1の順方向電圧によってゲート電圧を調整すると、抵抗分圧の場合よりもVaa上昇時の立ち上がり速度の低下がより顕著になるとともに、P型MOSトランジスタP211のゲートのインピーダンスが低下してゲート電圧が安定する。どちらか適切な方を選べばよい。
【0110】
図25に示すように、抵抗分圧にボルテージフォロワによるバッファを加えた回路を用いてもよい。抵抗R2,R4,R1の直列回路を直流電源33の正側(+Vcc)と直流電源31の正側(+Vaa)との間に接続する。N型MOSトランジスタN410のドレイン・ソース間およびP型MOSトランジスタP410のソース・ドレイン間の直列回路を、直流電源33の正側(+Vcc)とグラウンドとの間に接続する。N型MOSトランジスタN410のゲートを抵抗R2,R4の相互接続点に接続する。P型MOSトランジスタP410のゲートを抵抗R4,R1の相互接続点に接続する。N型MOSトランジスタN410およびP型MOSトランジスタP410の相互接続点を、P型MOSトランジスタP211のゲートに接続する。この場合、抵抗R2,R4,R1の分圧比およびその分圧比に基づくN型MOSトランジスタN410およびP型MOSトランジスタP410のボルテージフォロワ動作により、ゲート電圧を調整する。
【0111】
N型MOSトランジスタN410およびP型MOSトランジスタP410は、ボルテージフォロワであり、バッファ回路として機能する。このバッファ回路を用いたゲート電圧調整回路は、抵抗分圧のみのゲート電圧調整回路と比べて、P型MOSトランジスタP211のゲートのインピーダンスを下げることが容易なので、電圧調整回路を多くのアクチュエータに対して共通に少数設ける場合でも、他の回路からの影響を受け難い利点がある。
【0112】
ゲート電圧を下げるには、図26に示すように、抵抗R1,R3の直列回路を直流電源31の正側(+Vaa)とグラウンドとの間に接続し、抵抗R1,R3の相互接続点をP型MOSトランジスタP211のゲートに接続すればよい。この場合、抵抗R1,R3の分圧比によってゲート電圧を調整する。
【0113】
図27に示すように、図26の抵抗R1に代えてダイオードD2等の定電圧素子を用いてもよい。ダイオードD2の順方向電圧によってゲート電圧を調整すると抵抗分圧の場合よりもP型MOSトランジスタP211のゲートのインピーダンスが低下し、ゲート電圧が安定する。どちらか適切な方を選べばよい。
【0114】
図28に示すように、抵抗分圧にボルテージフォロワによるバッファを加えた回路を用いてもよい。抵抗R1,R4,R3の直列回路を直流電源31の正側(+Vaa)とグラウンドとの間に接続する。N型MOSトランジスタN410のドレイン・ソース間およびP型MOSトランジスタP410のソース・ドレイン間の直列回路を、直流電源31の正側(+Vaa)とグラウンドとの間に接続する。N型MOSトランジスタN410のゲートを抵抗R1,R4の相互接続点に接続する。P型MOSトランジスタP410のゲートを抵抗R4,R3の相互接続点に接続する。N型MOSトランジスタN410およびP型MOSトランジスタP410の相互接続点を、P型MOSトランジスタP211のゲートに接続する。この場合、抵抗R1,R4,R3の分圧比およびその分圧比に基づくN型MOSトランジスタN410およびP型MOSトランジスタP410のボルテージフォロワ動作により、ゲート電圧を調整する。
【0115】
他の構成は第1実施形態と同じである。
【0116】
[3]第3実施形態について説明する。
図20のバッファ回路B10,B11,B12,B13,…に代えて、図29に示す構成のバッファ回路B10,B11,B12,B13,…を用いてもよい。すなわち、P型MOSトランジスタP211,P011は互いに直列接続されていればよいので、図29のバッファ回路B10,B11,B12,B13,…では、P型MOSトランジスタP211,P011の位置を入れ換えている。この場合、図20におけるP型MOSトランジスタP011のゲート・ソース間の静電容量CgsによるA点からIN11への負帰還が無く、さらにP型MOSトランジスタP011のゲート・ドレイン間の静電容量Cgdによる出力端子Out11から入力端子IN11への負帰還も減少する。その結果、入力インピーダンスが上昇し、この回路の前段への負荷が軽くなる利点がある。
【0117】
なお、調整手段であるP型MOSトランジスタP211のソース・ドレイン間の導通インピーダンスRdsを調整する手段として、図30に示すように、図23と同じゲート電圧調整回路を用いてもよい。図31に示すように、図26と同じゲート電圧調整回路を用いてもよい。第2実施形態で説明したいくつかの変形例も、この第3実施形態に適用可能である。
【0118】
他の構成は第1実施形態と同じである。
【0119】
[4]第4実施形態について説明する。
図20のバッファ回路に代えて、Fig.32のバッファ回路を用いてもよい。図32はN型MOSトランジスタN10に対応するバッファ回路B10を代表として示している。
【0120】
すなわち、バッファ回路B10は、調整手段であるP型MOSトランジスタP210のソース・ドレイン間、P型MOSトランジスタP010のソース・ドレイン間、およびN型MOSトランジスタN110のドレイン・ソース間との直列回路を、直流電源33の正側(+Vcc)と直流電源32の負側(−Vaa)との間に接続する。P型MOSトランジスタP010、P210のバックゲートを直流電源33の正側(+Vcc)に接続する。N型MOSトランジスタN110のバックゲートを直流電源32の負側(−Vaa)に接続する。そして、P型MOSトランジスタP010のゲートおよびN型MOSトランジスタN110のゲートを入力端子IN10とし、その入力端子IN10に制御回路50から供給される制御信号を取込む。P型MOSトランジスタP010およびN型MOSトランジスタN110の相互接続点を出力端子Out10とし、その出力端子Out10からドライブ信号を出力する。さらに、調整手段であるP型MOSトランジスタP210のゲートを、隣接するチャネルの出力端子Out1に接続する。
【0121】
図20のバッファ回路では、調整手段であるP型MOSトランジスタのゲートを直流電源31の正側(+Vaa)に接続して駆動電圧Vaaをモニタしていた。この図32のバッファ回路では、調整手段であるP型MOSトランジスタのゲートを、容量性負荷C01を挟んで対向する端子、即ち隣接するチャネルの出力端子Out1に接続してピーク電圧Vp3を直接的に検出する。すなわち、ステップST10において出力端子Out1に生じるピーク電圧Vp3が高いと、調整手段であるP型MOSトランジスタP210のゲート電圧が上昇し、そのP型MOSトランジスタP210のゲートオンバイアスが浅くなる。その結果P210の導通インピーダンスが大きくなってOUT10の初期の出力電圧が下がるとともに立ち上がりが遅くなる。その結果N10の導通インピーダンスは最初大きく、時間の経過とともに小さくなる。即ちN10のON動作が遅くなる。その結果ピーク電圧Vp3を抑えるフィードバックが働く。バッファ回路B11,B12,B13,…も、同様に、隣接するチャネルの出力端子をモニタする。
【0122】
バッファ回路B11では、ステップST5において出力端子Out2に生じるピーク電圧Vp1が高いと、調整手段であるP型MOSトランジスタのゲート電圧が上昇し、そのP型MOSトランジスタのゲートオンバイアスが浅くなり、出力端子Out0,Out2に生じるピーク電圧Vp1を抑えるフィードバックが働く。また、出力端子Out2に対応するノズル12からインクを吐出する場合、つまり出力端子Out2が駆動の中心となる場合のステップST10では、出力端子Out1を駆動する際のバッファ回路B10の動作と同様に、出力端子Out2に生じるピーク電圧Vp3を抑えることができる。バッファ回路B12,B13,…も、同様である。
【0123】
他の構成は第1実施形態と同じである。
【0124】
[5]第5実施形態について説明する。
図20のバッファ回路に代えて、図33のバッファ回路を用いる。この場合、互いに隣接するチャネルのピーク電圧を監視するので、より効果的である。
【0125】
図33はN型MOSトランジスタN11に対応するバッファ回路B11を代表として示している。
【0126】
すなわち、バッファ回路B11は、図19の基本的な構成に加えて、調整手段である2つのP型MOSトランジスタP211,P311を有する。このP型MOSトランジスタP211,P311を、直流電源33の正側(+Vcc)とP型MOSトランジスタP011およびN型MOSトランジスタN111の直列回路との間に、直列に挿入接続する。P型MOSトランジスタP211,P311のゲートを、直流電源31の正側(+Vaa)に接続する。そして、P型MOSトランジスタP211,P311のゲートを、容量性負荷C01,C12を挟んで対向する端子、即ち出力端子Out0,Out2に接続する。
【0127】
バッファ回路B12,B13,…も、同様に構成する。バッファB12の場合、図34に示す構成となる。バッファ回路B10については、隣接チャネルが1つしかないので、図32の構成を採用する。
【0128】
この図33のバッファ回路では、調整手段である2つのP型MOSトランジスタのゲートを出力端子Out0,Out2にそれぞれ接続する。これにより、ピーク電圧Vp1,Vp2を直接的に検出する。出力端子Out1に対応するノズル11からインクを吐出する場合、つまり出力端子Out1が駆動の中心となる場合のステップST5では、出力端子Out0,Out2に生じるピーク電圧Vp1が高いと、調整手段である2つのP型MOSトランジスタのゲート電圧が上昇し、これらP型MOSトランジスタのゲートオンバイアスが浅くなり、ピーク電圧Vp1を抑えるフィードバックが働く。出力端子Out2に対応するノズル12からインクを吐出する場合、つまり出力端子Out2が駆動の中心となる場合のステップST10では、同様に、出力端子Out2に生じるピーク電圧Vp3を抑えることができる。出力端子Out2が駆動の中心となる場合、バッファB13もバッファB11と同様の動作をするので、ピーク電圧Vp3を抑える効果は図32のバッファ回路よりも高い。
【0129】
なお、図33におけるP型MOSトランジスタP311,P211は、互いに直列接続されていればよいので、接続位置を互いに入れ替えても良い。図34におけるP型MOSトランジスタP312,P212についても、同様である。
【0130】
他の構成は第1実施形態と同じである。
【0131】
[6]第6実施形態について説明する。
図32のバッファ回路に代えて、図35に示す構成のバッファ回路を用いてもよい。P型MOSトランジスタP210,P010は互いに直列接続されていればよいので、図35のバッファ回路では、P型MOSトランジスタP210,P010の接続位置を入れ換えている。
【0132】
他の構成は第1実施形態と同じである。
【0133】
[7]第7実施形態について説明する。
図33のバッファ回路に代えて、図36に示す構成のバッファ回路を用いてもよい。P型MOSトランジスタP312,P212,P012は互いに直列接続されていればよいので、図36のバッファ回路では、P型MOSトランジスタP312,P212,P012の接続位置を入れ換えている。バッファ回路B12,B13,…も、同様である。バッファB12は、図37に示す構成とする。
【0134】
他の構成は第1実施形態と同じである。
【0135】
[8]第8実施形態について説明する。
図38に示すように、第1実施形態のN型MOSトランジスタN10に代えて、調整手段として機能する一対のN型MOSトランジスタN10g1,10g2の並列回路が配置される。N型MOSトランジスタN11に代えて、調整手段として機能するN型MOSトランジスタN11g1,11g2の並列回路が配置される。N型MOSトランジスタN12に代えて、調整手段として機能するN型MOSトランジスタN12g1,12g2の並列回路が配置される。
【0136】
N型MOSトランジスタN10g1,11g1,12g1…を変数Xを用いてN型MOSトランジスタN1Xg1と総称し、N型MOSトランジスタN10g2,11g2,12g2…を同じく変数Xを用いてN型MOSトランジスタN1Xg2と総称する。
【0137】
N型MOSトランジスタN1Xg1,N1Xg2のサイズを同一にすることも可能であるが、この第8実施形態では、N型MOSトランジスタN1Xg1のサイズをN型MOSトランジスタN1Xg2のサイズの例えば5倍に設定する。つまり、N型MOSトランジスタN1Xg1のオン抵抗(導通インピーダンス)を、N型MOSトランジスタN1Xg2のオン抵抗(導通インピーダンス)の約1/5に設定する。
【0138】
バッファ回路ブロック40では、このN型MOSトランジスタN1Xg1,N1Xg2の設置に伴い、バッファ回路B10,B11,B12,B13…に代えて、バッファ回路B10g1,B10g2,B11g1,B11g2,B12g1,B12g2,B13g1,B13g2…が配置される。
【0139】
バッファ回路B10g1,11g1,12g1…は、上記N型MOSトランジスタN1Xg1の駆動用であり、変数Xを用いてバッファ回路B1Xg1と総称する。バッファ回路B10g2,11g2,12g2…は、上記N型MOSトランジスタN1Xg2の駆動用であり、変数Xを用いてバッファ回路B1Xg2と総称する。
【0140】
制御回路50は、アクチュエータC01,C12,C23,C34,…を充放電するべく各MOSトランジスタを選択的にオン,オフするための制御信号IN0Xin(IN00in,B01in,B02in,B03in…),IN1Xin(IN10in,B11in,B12in,B13in…),IN2Xin(IN20in,B21in,B22in,B23in…)を、図39に示す内蔵の論理回路51により、制御信号IN0X(IN00,B01,B02,B03…),IN1Xg1(IN10g1,B11g1,B12g1,B13g1…),IN1Xg2(IN10g2,B11g2,B12g2,B13g2…),IN2X(IN20,B21,B22,B23…)に変換して出力する。
【0141】
論理回路51は、制御信号IN0Xinに一定時間D1(20nsec)の遅延を加える遅延回路52、制御信号IN1Xinから制御信号IN1Xg1および制御信号IN1Xg2を生成する遅延回路53,54,55,56およびゲート57,58,…68、制御信号IN2Xinに一定時間D1(20nsec)の遅延を加える遅延回路69を含む。また、この論理回路51は、各アクチュエータにより駆動されるチャネルごとに対応する複数が設けられる。
【0142】
上記遅延回路53は、制御信号IN1Xinに一定時間D1(20nsec)を加える。遅延回路54,55,56は、遅延回路53で遅延された制御信号にさらにD2(20nsec),D3(40nsec),D4(120nsec)の遅延をそれぞれ加える。上記ゲート57,58,…62は、制御信号IN1Xin、遅延回路53,54,55,56の出力、および当該制御回路50から入力される遅延制御信号C1,C2,…C5に基づき、上記バッファ回路B1Xg1への制御信号IN1Xg1を生成する。上記ゲート63,64,…68は、制御信号IN1Xin、遅延回路53,54,55,56の出力、および当該制御回路50から入力される遅延制御信号C6,C7,…C10に基づき、上記バッファ回路B1Xg2への制御信号IN1Xg2を生成する。
【0143】
上記遅延回路52,53,…56,69は、周波数50MHzのクロック信号に基づいて遅延時間を確保するもので、それぞれシフトレジスタにより構成される。これら遅延回路のシフト段数によって遅延時間を可変設定することができる。この遅延時間については、駆動能力や負荷の重さなどによって適正な値が異なるので、ソフトウェア処理によって可変設定できることが望ましい。シフトレジスタに代えて、カウンタを用いて遅延回路52,53,…56,69を構成することも可能である。
【0144】
論理回路51の入力される制御信号IN0Xin,IN1Xin,IN2Xinが低レベルLで、論理回路51から出力される制御信号IN0X,IN1Xg1,IN1Xg2,IN2Xが低レベルLのとき、N型MOSトランジスタN1Xg1,N1Xg2がオンする。すなわち、入出力ともLアクティブである。
【0145】
遅延回路52,53,69は、入力される制御信号IN0Xin,IN1Xin,IN2Xinを一律に20nsec遅延し、これを基準タイミングとすることによって、制御信号IN1Xinを基準タイミングよりも20nsec早い制御信号として使えるようにする。遅延制御信号C1を高レベルHに設定することによって、制御信号IN1Xg1の立ち上がり、即ちN型MOSトランジスタN1Xg1のオフタイミングを、次に説明するように早めることができる。制御信号IN1Xinが低レベルLに立ち下がる時はゲート57の出力が高レベルHとなっても一定時間D1(20nsec)が経過するまでゲート58の出力が高レベルHとならず、その結果ゲート62の出力が低レベルLとなるタイミングは変わらない。即ち制御信号IN1Xg1は基準タイミングで低レベルLに立ち下がる。従ってN型MOSトランジスタN1Xg1がオンするタイミングは変わらない。これに対して、制御信号IN1Xinが立ち上がる時にはゲート57の出力が低レベルとなるとゲート62の出力はすぐに高レベルHとなって制御信号IN1Xg1は基準タイミングよりも一定時間D1(20nsec)だけ早く立ち上がる。即ちN型MOSトランジスタN1Xg1がオフするタイミングだけが、基準タイミングよりも一定時間D1(20nsec)だけ早くなる。制御信号IN1Xg2についても同様である。
【0146】
遅延制御信号C2はマスタースイッチである。遅延制御信号C2が高レベルHのとき、ゲート58は常に低レベルLを出力するので他の信号に関わらずゲート62の出力は常に高レベルとなる。即ち制御信号IN1Xg1は常に高レベルHなので、この間N型MOSトランジスタN1Xg1がオンすることはない。遅延制御信号C7はN型MOSトランジスタN1Xg2のマスタースイッチであり、同様に機能する。
【0147】
ゲート59には、遅延回路54の出力および遅延制御信号C3が入力される。遅延制御信号C3が高レベルのとき、遅延回路54の出力が有効となり、制御信号IN1Xg1は基準タイミングから遅延回路54による遅延時間D2(20nsec)だけ遅れて低レベルとなる(N型MOSトランジスタN1Xg1がオンする)。ゲート60には、遅延回路55の出力および遅延制御信号C4が入力される。遅延制御信号C4が高レベルのとき、遅延回路55の出力が有効となり、制御信号IN1Xg1は基準タイミングから遅延回路55による遅延時間40nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg1がオンする)。ゲート61には、遅延回路56の出力および遅延制御信号C5が入力される。遅延制御信号C5が高レベルのとき、遅延回路56の出力が有効となり、制御信号IN1Xg1は基準タイミングから遅延回路56による遅延時間120nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg1がオンする)。
【0148】
遅延回路54,55,56の中から何れかを選択する際、遅延制御信号C3,C4,C5は通常排他的に高レベルHとするが、複数を同時に高レベルHとした場合には遅延時間の最長のものが優先される。遅延制御信号C3,C4,C5を全て低レベルLとした場合には遅延回路54,55,56による遅延は行われない。
【0149】
ゲート65には、遅延回路54の出力および遅延制御信号C8が入力される。遅延制御信号C8が高レベルのとき、遅延回路54の出力が有効となり、制御信号IN1Xg2は基準タイミングから遅延回路54による遅延時間20nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg2がオンする)。ゲート66には、遅延回路55の出力および遅延制御信号C9が入力される。遅延制御信号C9が高レベルのとき、遅延回路55の出力が有効となり、制御信号IN1Xg2は基準タイミングから遅延回路55による遅延時間40nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg2がオンする)。ゲート67には、遅延回路56の出力および遅延制御信号C10が入力される。遅延制御信号C10が高レベルのとき、遅延回路56の出力が有効となり、制御信号IN1Xg2は基準タイミングから遅延回路56による遅延時間120nsecだけ遅れて低レベルとなる(N型MOSトランジスタN1Xg2がオンする)。
【0150】
遅延回路54,55,56の中から何れかを選択する際、遅延制御信号C8,C9,C10は通常排他的に高レベルHとするが、複数を同時に高レベルHとした場合には遅延時間の最長のものが優先される。遅延制御信号C8,C9,C10を全て低レベルLとした場合には遅延回路54,55,56による遅延は行われない。
【0151】
遅延制御信号C1,C2,…C10の論理レベルは、駆動波形の状態を示すステップST1〜ST11に応じて、かつ駆動対象が当該チャネルか隣接チャネルかに応じて、設定される。当該チャネルとは、充放電の中心となるチャネルであり、吐出しようとするノズルに対応するチャネルのことである。図7のステップST1から図17のステップST11では、出力端子Out1を駆動する回路ブロックが当該チャネルとなり、その両隣りの出力端子Out0,Out02を駆動する回路ブロックが隣接チャネルとなる。当該チャネル、隣接チャネルはこれからどのノズルから吐出しようとするかに従って決定されるので、回路に固定されない論理的なものである。
【0152】
このステップST1〜ST11および駆動対象チャネルに応じて設定される遅延制御信号C1,C2,…C10の論理レベルと、その論理レベルに基づくN型MOSトランジスタN1Xg1,N1Xg2の動作、ピーク電圧Vp1,Vp2、機能との対応関係を動作条件として図40に示す。
【0153】
図40のONの欄はそのステートの先頭でオンする際のディレイを、OFFの欄はそのステートの終了時にオフする際に20nsec先行してオフするか否かを表わしている。この表では、N型MOSトランジスタN1Xg1又はN型MOSトランジスタN1Xg2即ちグラウンドに接続するスイッチがオンしないステートは記載を省略してある。
【0154】
アクチュエータから直流電源31に向かって電荷を放電しエネルギー回生を行うステップST5において、当該チャネルの2つのN型MOSトランジスタN11g1,N11g2のうち、N型MOSトランジスタN11g2を時間遅れなしでオンし、N型MOSトランジスタN11g1を一定時間D3(40nsec)遅れでオンする。その結果、隣接チャネルに生じるピーク電圧Vp1が2山に分かれてその最大値が減少する。
【0155】
また、アクチュエータから直流電源31に向かって電荷を放電しエネルギー回生を行うステップST10において、隣接チャネルの各2つのN型MOSトランジスタN1Xg1,N1Xg2のうち、N型MOSトランジスタN1Xg2を時間遅れなしでオンし、N型MOSトランジスタN1Xg1を一定時間D4(120nsec)遅れでオンする。その結果、隣接チャネルに生じるピーク電圧Vp3が2山に分かれてその最大値が減少する。 このようにしてステップST5及びステップST10でそれぞれ隣接チャネル、当該チャネルに生じる2山のピークは、2山の高さが揃っていることが望ましい。問題となるのは2山のうちどちらか高い方のピークであり、どちらかのピークを下げようとするともう片方のピークが上がるという関係にあるからである。ピークの高さの比率は先にオンするトランジスタのオン抵抗と後からオンするトランジスタのオン抵抗との大小関係に依存し、先にオンするトランジスタのオン抵抗が高いほど2山のうち先行するピークが下がる。この実施形態ではN型MOSトランジスタN1Xg2のオン抵抗をN型MOSトランジスタN1Xg1のオン抵抗の5倍としているが、それでも2山のうち先行するピークの方が大きい場合には倍率を5倍よりも大きくとっておけばよい。逆に2山のうち後のピークが大きくなりがちなら倍率を小さくしておけばよい。
【0156】
ステップST10での時間遅れをステップST5での時間遅れより長い一定時間D4(120nsec)としている理由は、先に述べたようにピーク電圧Vp3の大きさの方がピーク電圧Vp1の大きさに比べて問題になり易いからである。ピーク電圧Vp3の大きさのみが問題で、ピーク電圧Vp1の大きさが問題にならない場合には、ステップST5での時間遅れである一定時間D3を一定時間D2で代用して、これにより一定時間D3用の遅延回路55を不要にして論理回路51を簡略化しても構わない。
【0157】
ステップST9の動作状態を図41に示す。続くステップST10において、一方の隣接チャネルのN型MOSトランジスタN10g2および他方の隣接チャネルのN型MOSトランジスタN12g2が先にオンして一方の隣接チャネルのN型MOSトランジスタN10g1および他方の隣接チャネルのN型MOSトランジスタN12g1はまだオフしているときの駆動回路7の動作状態をステップSt10aとして図42に示し、続いて一方の隣接チャネルのN型MOSトランジスタN10g1および他方の隣接チャネルのN型MOSトランジスタN12g1もオンしたときの動作状態をステップSt10bとして図43に示す。また、駆動回路7における各部の電圧の変化を図44に示す。
【0158】
ステップST10aにおいて一方の隣接チャネルのN型MOSトランジスタN10g2および他方の隣接チャネルのN型MOSトランジスタN12g2が先にオンし、続くステップST10bにおいて一方の隣接チャネルのN型MOSトランジスタN10g1および他方の隣接チャネルのN型MOSトランジスタN12g1もオンすることにより、図44に示しているように、ピーク電圧Vp3が2つ山のピークに分かれる。これにより、ピーク電圧Vp3の最大値を小さくすることができる。
【0159】
ステップST5においては、当該チャネルのN型MOSトランジスタN11g2を先ずオンし、次に同当該チャネルのN型MOSトランジスタN11g1もオンすることにより、図44に示しているように、ピーク電圧Vp1が2つ山のピークに分かれる。これにより、ピーク電圧Vp1の最大値を小さくすることができる。
【0160】
図40の動作条件には電荷を電源へ回生する以外の条件も含まれており、この点について補足しておく。
【0161】
電荷を電源へ回生する以外の条件では、ピーク電圧が発生する恐れはないが、動作ノイズを削減するために以下に説明するようなシーケンスを採用する。
【0162】
充電時は放電時と違ってピーク電圧を発生する恐れがない。ステップST3の充電時は、まずN型MOSトランジスタN11g1を先行してオンし、所定時間である一定時間D2(20nsec)の遅延後にN型MOSトランジスタN11g2をオンする。ここで、オン抵抗が小さい方のN型MOSトランジスタN11g1を先にオンするのは、充電速度を遅くしないためである。また、N型MOSトランジスタN11g2のオンを一定時間D2(20nsec)だけ遅らせるのは、バッファ回路B11g1,B11g2の同時動作を避け、これによりバッファ回路B11g1,B11g2が発生する電源ノイズを削減するためである。N型MOSトランジスタN11g2はN型MOSトランジスタN11g1の5倍のオン抵抗を持っているので、そのN型MOSトランジスタN11g2のオンを一定時間D2(20nsec)遅らせても、充電速度にはほとんど影響しない。
【0163】
ステップST11の放電時は電荷を電源へ回生せず、グラウンドライン上でループして消費するため、この時もピーク電圧を発生する恐れがない。この条件でも、ステップST3の充電時と同様に、先ずN型MOSトランジスタN11g1をオンし、所定時間である一定時間D2(20nsec)の遅延後にN型MOSトランジスタN11g2をオンする。ここで、オン抵抗が小さい方のN型MOSトランジスタN11g1を先にオンするのは、放電速度を遅くしないためである。また、N型MOSトランジスタN11g2のオンを一定時間D2(20nsec)だけ遅らせるのは、バッファ回路B11g1,B11g2の同時動作を避け、これによりバッファ回路B11g1,B11g2が発生する電源ノイズを削減するためである。N型MOSトランジスタN11g2はN型MOSトランジスタN11g1の5倍のオン抵抗を持っているので、そのN型MOSトランジスタN11g2のオンを一定時間D2(20nsec)遅らせても、放電速度にはほとんど影響しない。
【0164】
ステップST1,ST7は、当該チャネルと隣接チャネルを同時に同一方向に駆動するので負荷への充放電を伴わない。この時もピーク電圧を発生する恐れがなく、またこの場合は負荷への充放電がないので駆動能力は低くて十分である。従ってこの条件の時は当該チャネル、隣接チャネルともに遅延制御信号C2を高レベルHとし、オン抵抗が小さい方のN型MOSトランジスタN1Xg1だけをオンする。これにより、発生ノイズをさらに減らす。
【0165】
N型MOSトランジスタN1Xg1,N1Xg2を順にオフする際の時間間隔(所定時間)として一定時間D2(20nsec)を定めたが、その時間間隔については、駆動の状態に応じて異ならせてもよい。すなわち、アクチュエータの充電時と放電時とで異ならせてもよいし、ノイズ削減の観点から、N型MOSトランジスタN1Xg1,N1Xg2が当該チャネルである場合と隣接チャネルである場合とで異ならせてもよい。
【0166】
全てのステップの終了タイミングでは、N型MOSトランジスタN1Xg1,N1Xg2がオフするときも、充放電を伴わない駆動を行う。この時もピーク電圧を発生する恐れはない。しかし、当該チャネルのステップST3,ST5,ST8,ST11の終了タイミング、及び隣接チャネルのステップST10−11の終了タイミング(すなわちN型MOSトランジスタN1Xg1,N1Xg2が共にオフしようとするとき)では、バッファ回路B1Xg1,B1Xg2の同時動作を避けることが望ましい。これは、バッファ回路B1Xg1,B1Xg2が発生する電源ノイズを削減するためである。そこでこの条件では、N型MOSトランジスタN1Xg1,N1Xg2を所定時間である一定時間D2(20nsec)だけタイミングをずらして順次にオフする。この際、N型MOSトランジスタN1Xg1,N1Xg2のどちらを先にオフするかを、当該チャネルと隣接チャネルとで切換える。すなわち、当該チャネルのN型MOSトランジスタN1Xg2および隣接チャネルのN型MOSトランジスタN1Xg1を先行してオフし、一定時間D2(20nsec)の経過後に当該チャネルのN型MOSトランジスタN1Xg1および隣接チャネルのN型MOSトランジスタN1Xg2をオフする。電圧波形としてはどちらを先にオフしても効果に違いは出ないが、仮にN型MOSトランジスタN1Xg1,N1Xg2が同じステートでオフする条件が発生するような電圧波形が必要となった場合に備えて、大きいサイズのトランジスタが全て同時にオフするよりも、大きいサイズのトランジスタと小さいサイズのトランジスタの組み合わせでオフするシーケンスとしておく方が、ノイズ削減の観点から望ましいからである。
また、N型MOSトランジスタN1Xg1,N1Xg2を順にオフする際の時間間隔(所定時間)として一定時間D2(20nsec)を定めたが、その時間間隔については、ノイズ削減の観点から、駆動の状態に応じて異ならせてもよい。すなわち、N型MOSトランジスタN1Xg1,N1Xg2が当該チャネルである場合と隣接チャネルである場合とで異ならせてもよい。
この第8実施形態は、上記説明した調整手段およびそれに関わる構成が第1実施形態と異なるだけで、他の構成は第1実施形態と同じである。
【0167】
[9]なお、上記各実施形態では、複数の半導体素子としてMOSトランジスタを用いたが、同様の機能を有するものであれば、MOSトランジスタに限らず他の素子を用いてもよい。
【0168】
上記各実施形態における電圧等の極性を逆転してもよい。例えば、全てのP型チャネルトランジスタをN型チャネルトランジスタに置き換え、全てのN型チャネルトランジスタをP型チャネルトランジスタに置き換えると共に、直流電源及びアクチュエータの極性を反転させても、同様の作用および効果が得られる。
【0169】
その他、上記実施形態および各変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態および各変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態や変形は、発明の範囲は要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0170】
1…基板、2…静電容量性アクチュエータ(静電容量性負荷)、3…圧力室、4…ノズルプレート、5…インク室、6…電極、7…駆動回路、31…直流電源(第1直流電源)、32…直流電源(第2直流電源)、33…直流電源(第3直流電源)、40…バッファ回路ブロック、50…制御回路、51…論理回路
【特許請求の範囲】
【請求項1】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも1つのスイッチのインピーダンスを調整する調整手段と、
を備えることを特徴とする静電容量性負荷の駆動回路。
【請求項2】
前記放電のためにオン状態となる前記各スイッチは、順にオンする、
前記少なくとも1つのスイッチは、前記オンの順が後の方のスイッチである、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項3】
前記少なくとも1つのスイッチは、前記放電の際に流れる放電電流の下流側に位置するスイッチである、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項4】
前記各スイッチは、半導体素子である、
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各半導体素子のうち、少なくとも1つの半導体素子の導通インピーダンスを調整する、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項5】
前記調整手段は、前記少なくとも1つの半導体素子の導通インピーダンスを、前記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる、
ことを特徴とする請求項4記載の静電容量性負荷の駆動回路。
【請求項6】
前記調整手段は、前記少なくとも1つの半導体素子の導通インピーダンスを、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど導通インピーダンスが高くなるように調整する、
ことを特徴とする請求項4記載の静電容量性負荷の駆動回路。
【請求項7】
前記各半導体素子を選択的にオン,オフするためのドライブ信号を出力する複数のバッファ回路、
をさらに備えることを特徴とする請求項4記載の静電容量性負荷の駆動回路。
【請求項8】
前記調整手段は、前記各バッファ回路のうち、前記少なくとも1つの半導体素子に対応するバッファ回路に配置され、その少なくとも1つの半導体素子をオンする際に出力するドライブ信号の電圧を、前記直流電源の出力電圧が高い場合は徐々に変化させて低い場合は速く変化させる、
ことを特徴とする請求項7記載の静電容量性負荷の駆動回路。
【請求項9】
前記調整手段は、前記各バッファ回路のうち、前記少なくとも1つの半導体素子に対応するバッファ回路に配置され、その少なくとも1つの半導体素子をオンする際に出力するドライブ信号の電圧を、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど小さくなるように調整する、
ことを特徴とする請求項7記載の静電容量性負荷の駆動回路。
【請求項10】
互いに直列接続されてその相互接続点がグラウンドに接続され、グラウンドに対して直流電圧Vaaを出力する第1直流電源およびグラウンドに対して第1直流電源と逆極性の直流電圧−Vaaを出力する第2直流電源と、
前記グラウンドに接続され、前記第1直流電源と同じ極性で値が大きい直流電圧Vccを出力する第3直流電源;と、
第1MOS型半導体素子および第2MOS型半導体素子の直列回路と、第3MOS型半導体素子とを含み、その第1MOS型半導体素子および第2MOS型半導体素子の直列回路は前記第1直流電源の直流電圧Vaaを出力する側と前記グラウンドとの間に接続され、前記第3MOS型半導体素子は前記第1MOS型半導体素子と前記第2MOS型半導体素子の相互接続点と前記第2直流電源の直流電圧−Vaaを出力する側との間に接続され、前記第1MOS型半導体素子のバックゲートは前記第3直流電源の直流電圧Vccを出力する側に接続され、前記第1MOS型半導体素子、前記第2MOS型半導体素子および前記第3MOS型半導体素子の相互接続点は出力端子として静電容量性負荷の一端に接続される第1スイッチ回路と、
第4MOS型半導体素子および第5MOS型半導体素子の直列回路と、第6MOS型半導体素子とを含み、その第4MOS型半導体素子および第5MOS型半導体素子の直列回路は前記第1直流電源の直流電圧Vaaを出力する側と前記グラウンドとの間に接続され、前記第6MOS型半導体素子は前記第4MOS型半導体素子と前記第5MOS型半導体素子の相互接続点と前記第2直流電源の直流電圧−Vaaを出力する側との間に接続され、前記第4MOS型半導体素子のバックゲートは前記第3直流電源の直流電圧Vccを出力する側に接続され、前記第4MOS型半導体素子、前記第5MOS型半導体素子および前記第6MOS型半導体素子の相互接続点は出力端子として前記静電容量性負荷の他端に接続される第2スイッチ回路と、
前記各半導体素子を選択的にオン,オフするためのドライブ信号を前記各半導体素子のゲートへ供給する複数のバッファ回路と、
前記各バッファ回路のうち前記第2および第5MOS型半導体素子に対応するバッファ回路にそれぞれ配置され、対応する第2および第5MOS型半導体素子をオンする際に出力するドライブ信号の電圧を調整する複数の調整手段と、
を備えることを特徴とする静電容量性負荷の駆動回路。
【請求項11】
前記調整手段は、前記第2および第5MOS型半導体素子をオンする際に出力するドライブ信号の立ち上がりを前記第1直流電源の出力電圧Vaaが高い場合に遅くして低い場合に速くする、
ことを特徴とする請求項10記載の静電容量性負荷の駆動回路。
【請求項12】
前記バッファ回路は、少なくとも3つの直列接続されたMOS型半導体素子を含み、
これらMOS型半導体素子のうち少なくとも1つのMOS型半導体素子は、前記調整手段を構成し、前記第1直流電源の出力電圧Vaaが高いほど導通インピーダンスが高くなるように制御される。
ことを特徴とする請求項11記載の静電容量性負荷の駆動回路。
【請求項13】
前記調整手段は、前記第2および第5MOS型半導体素子をオンする際に出力するドライブ信号の電圧を、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど低くなるように調整する、
ことを特徴とする請求項10記載の静電容量性負荷の駆動回路。
【請求項14】
前記バッファ回路は、少なくとも3つの直列接続されたMOS型半導体素子を含み、
これらMOS型半導体素子のうち少なくとも1つのMOS型半導体素子は、前記調整手段を構成し、静電容量性負荷を挟んで対向する端子の電圧が高いほど導通インピーダンスが高くなるように制御される、
ことを特徴とする請求項13記載の静電容量性負荷の駆動回路。
【請求項15】
前記静電容量性負荷は、2つあって、夫々の一端が共通に第1スイッチ回路に接続され、夫々の他端は各々独立した2つの第2スイッチ回路に接続されている、
ことを特徴とする請求項10記載の静電容量性負荷の駆動回路。
【請求項16】
前記調整手段は、前記第2および2つの第5MOS型半導体素子をオンする際に出力するドライブ信号の電圧を、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど低くなるように調整する、
ことを特徴とする請求項14記載の静電容量性負荷の駆動回路。
【請求項17】
前記バッファ回路は、少なくとも4つの直列接続されたMOS型半導体素子を含み、
これらMOS型半導体素子のうち少なくとも2つのMOS型半導体素子は、前記調整手段を構成し、静電容量性負荷を挟んで対向する端子の電圧が高いほど導通インピーダンスが高くなるように制御される、
ことを特徴とする請求項16記載の静電容量性負荷の駆動回路。
【請求項18】
静電容量性アクチュエータの充放電によりインクを吐出するインクジェットヘッドの駆動回路において、
前記静電容量性アクチュエータの充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性アクチュエータとの間に接続され、その静電容量性アクチュエータに対する充放電用の通電路を形成する複数のスイッチと、
前記静電容量性アクチュエータに充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも1つのスイッチのインピーダンスを調整する調整手段と、
を備えることを特徴とするインクジェットヘッドの駆動回路。
【請求項19】
前記放電のためにオン状態となる前記各スイッチは、順にオンする、
前記少なくとも1つのスイッチは、前記オンの順が後の方のスイッチである、
ことを特徴とする請求項18記載のインクジェットヘッドの駆動回路。
【請求項20】
前記少なくとも1つのスイッチは、前記放電の際に流れる放電電流の下流側に位置するスイッチである、
ことを特徴とする請求項18記載のインクジェットヘッドの駆動回路。
【請求項21】
前記各スイッチは、半導体素子である、
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各半導体素子のうち、少なくとも1つの半導体素子の導通インピーダンスを前記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる、
ことを特徴とする請求項18記載のインクジェットヘッドの駆動回路。
【請求項22】
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも1つのスイッチの導通インピーダンスを調整するべく、前記一対のスイッチを選択的にオンする、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項23】
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも1つのスイッチの導通インピーダンスを調整するべく、前記並列接続された一対のスイッチの一方をオンしその所定時間後に他方をオンする、
ことを特徴とする請求項22記載の静電容量性負荷の駆動回路。
【請求項24】
前記所定時間は、駆動の状態に応じて可変である、
ことを特徴とする請求項23記載の静電容量性負荷の駆動回路。
【請求項25】
前記直流電源は、互いに直列接続されるとともにその相互接続点がグラウンド接続された第1直流電源および第2直流電源である、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項26】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
を備え、
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記一対のスイッチは、所定時間を開けて順にオフする、
ことを特徴とする静電容量性負荷の駆動回路。
【請求項27】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
前記当該チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間は、前記隣接チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間と異なる、
ことを特徴とする請求項26記載の静電容量性負荷の駆動回路。
【請求項28】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
各順にオフする一対のスイッチのうち、先にオフする当該チャネルのスイッチのインピーダンスと、先にオフする隣接チャネルのスイッチのインピーダンスとは、大きさが互いに異なる、
ことを特徴とする請求項26記載の静電容量性負荷の駆動回路。
【請求項29】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
各順にオフする一対のスイッチのうち、後からオフする当該チャネルのスイッチのインピーダンスと、後からオフする隣接チャネルのスイッチのインピーダンスとは、大きさが互いに異なる、
ことを特徴とする請求項26記載の静電容量性負荷の駆動回路。
【請求項30】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
を備え、
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記一対のスイッチのうちどれをオンするかを駆動の状態に応じて設定可能である、
ことを特徴とする静電容量性負荷の駆動回路。
【請求項31】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
を備え、
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記一対のスイッチは、駆動の状態に応じて可変である所定時間を開けて順にオンする、
ことを特徴とする静電容量性負荷の駆動回路。
【請求項32】
前記所定時間は、前記静電容量性負荷の充電時と放電時とで異なる、
ことを特徴とする請求項31記載の静電容量性負荷の駆動回路。
【請求項33】
前記所定時間は、前記静電容量性負荷の放電が前記直流電源へ戻る向きである場合とそうでない場合とで異なる、
ことを特徴とする請求項31記載の静電容量性負荷の駆動回路。
【請求項34】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
前記当該チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間は、前記隣接チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間と異なる、
ことを特徴とする請求項31記載の静電容量性負荷の駆動回路。
【請求項1】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも1つのスイッチのインピーダンスを調整する調整手段と、
を備えることを特徴とする静電容量性負荷の駆動回路。
【請求項2】
前記放電のためにオン状態となる前記各スイッチは、順にオンする、
前記少なくとも1つのスイッチは、前記オンの順が後の方のスイッチである、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項3】
前記少なくとも1つのスイッチは、前記放電の際に流れる放電電流の下流側に位置するスイッチである、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項4】
前記各スイッチは、半導体素子である、
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各半導体素子のうち、少なくとも1つの半導体素子の導通インピーダンスを調整する、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項5】
前記調整手段は、前記少なくとも1つの半導体素子の導通インピーダンスを、前記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる、
ことを特徴とする請求項4記載の静電容量性負荷の駆動回路。
【請求項6】
前記調整手段は、前記少なくとも1つの半導体素子の導通インピーダンスを、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど導通インピーダンスが高くなるように調整する、
ことを特徴とする請求項4記載の静電容量性負荷の駆動回路。
【請求項7】
前記各半導体素子を選択的にオン,オフするためのドライブ信号を出力する複数のバッファ回路、
をさらに備えることを特徴とする請求項4記載の静電容量性負荷の駆動回路。
【請求項8】
前記調整手段は、前記各バッファ回路のうち、前記少なくとも1つの半導体素子に対応するバッファ回路に配置され、その少なくとも1つの半導体素子をオンする際に出力するドライブ信号の電圧を、前記直流電源の出力電圧が高い場合は徐々に変化させて低い場合は速く変化させる、
ことを特徴とする請求項7記載の静電容量性負荷の駆動回路。
【請求項9】
前記調整手段は、前記各バッファ回路のうち、前記少なくとも1つの半導体素子に対応するバッファ回路に配置され、その少なくとも1つの半導体素子をオンする際に出力するドライブ信号の電圧を、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど小さくなるように調整する、
ことを特徴とする請求項7記載の静電容量性負荷の駆動回路。
【請求項10】
互いに直列接続されてその相互接続点がグラウンドに接続され、グラウンドに対して直流電圧Vaaを出力する第1直流電源およびグラウンドに対して第1直流電源と逆極性の直流電圧−Vaaを出力する第2直流電源と、
前記グラウンドに接続され、前記第1直流電源と同じ極性で値が大きい直流電圧Vccを出力する第3直流電源;と、
第1MOS型半導体素子および第2MOS型半導体素子の直列回路と、第3MOS型半導体素子とを含み、その第1MOS型半導体素子および第2MOS型半導体素子の直列回路は前記第1直流電源の直流電圧Vaaを出力する側と前記グラウンドとの間に接続され、前記第3MOS型半導体素子は前記第1MOS型半導体素子と前記第2MOS型半導体素子の相互接続点と前記第2直流電源の直流電圧−Vaaを出力する側との間に接続され、前記第1MOS型半導体素子のバックゲートは前記第3直流電源の直流電圧Vccを出力する側に接続され、前記第1MOS型半導体素子、前記第2MOS型半導体素子および前記第3MOS型半導体素子の相互接続点は出力端子として静電容量性負荷の一端に接続される第1スイッチ回路と、
第4MOS型半導体素子および第5MOS型半導体素子の直列回路と、第6MOS型半導体素子とを含み、その第4MOS型半導体素子および第5MOS型半導体素子の直列回路は前記第1直流電源の直流電圧Vaaを出力する側と前記グラウンドとの間に接続され、前記第6MOS型半導体素子は前記第4MOS型半導体素子と前記第5MOS型半導体素子の相互接続点と前記第2直流電源の直流電圧−Vaaを出力する側との間に接続され、前記第4MOS型半導体素子のバックゲートは前記第3直流電源の直流電圧Vccを出力する側に接続され、前記第4MOS型半導体素子、前記第5MOS型半導体素子および前記第6MOS型半導体素子の相互接続点は出力端子として前記静電容量性負荷の他端に接続される第2スイッチ回路と、
前記各半導体素子を選択的にオン,オフするためのドライブ信号を前記各半導体素子のゲートへ供給する複数のバッファ回路と、
前記各バッファ回路のうち前記第2および第5MOS型半導体素子に対応するバッファ回路にそれぞれ配置され、対応する第2および第5MOS型半導体素子をオンする際に出力するドライブ信号の電圧を調整する複数の調整手段と、
を備えることを特徴とする静電容量性負荷の駆動回路。
【請求項11】
前記調整手段は、前記第2および第5MOS型半導体素子をオンする際に出力するドライブ信号の立ち上がりを前記第1直流電源の出力電圧Vaaが高い場合に遅くして低い場合に速くする、
ことを特徴とする請求項10記載の静電容量性負荷の駆動回路。
【請求項12】
前記バッファ回路は、少なくとも3つの直列接続されたMOS型半導体素子を含み、
これらMOS型半導体素子のうち少なくとも1つのMOS型半導体素子は、前記調整手段を構成し、前記第1直流電源の出力電圧Vaaが高いほど導通インピーダンスが高くなるように制御される。
ことを特徴とする請求項11記載の静電容量性負荷の駆動回路。
【請求項13】
前記調整手段は、前記第2および第5MOS型半導体素子をオンする際に出力するドライブ信号の電圧を、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど低くなるように調整する、
ことを特徴とする請求項10記載の静電容量性負荷の駆動回路。
【請求項14】
前記バッファ回路は、少なくとも3つの直列接続されたMOS型半導体素子を含み、
これらMOS型半導体素子のうち少なくとも1つのMOS型半導体素子は、前記調整手段を構成し、静電容量性負荷を挟んで対向する端子の電圧が高いほど導通インピーダンスが高くなるように制御される、
ことを特徴とする請求項13記載の静電容量性負荷の駆動回路。
【請求項15】
前記静電容量性負荷は、2つあって、夫々の一端が共通に第1スイッチ回路に接続され、夫々の他端は各々独立した2つの第2スイッチ回路に接続されている、
ことを特徴とする請求項10記載の静電容量性負荷の駆動回路。
【請求項16】
前記調整手段は、前記第2および2つの第5MOS型半導体素子をオンする際に出力するドライブ信号の電圧を、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど低くなるように調整する、
ことを特徴とする請求項14記載の静電容量性負荷の駆動回路。
【請求項17】
前記バッファ回路は、少なくとも4つの直列接続されたMOS型半導体素子を含み、
これらMOS型半導体素子のうち少なくとも2つのMOS型半導体素子は、前記調整手段を構成し、静電容量性負荷を挟んで対向する端子の電圧が高いほど導通インピーダンスが高くなるように制御される、
ことを特徴とする請求項16記載の静電容量性負荷の駆動回路。
【請求項18】
静電容量性アクチュエータの充放電によりインクを吐出するインクジェットヘッドの駆動回路において、
前記静電容量性アクチュエータの充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性アクチュエータとの間に接続され、その静電容量性アクチュエータに対する充放電用の通電路を形成する複数のスイッチと、
前記静電容量性アクチュエータに充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも1つのスイッチのインピーダンスを調整する調整手段と、
を備えることを特徴とするインクジェットヘッドの駆動回路。
【請求項19】
前記放電のためにオン状態となる前記各スイッチは、順にオンする、
前記少なくとも1つのスイッチは、前記オンの順が後の方のスイッチである、
ことを特徴とする請求項18記載のインクジェットヘッドの駆動回路。
【請求項20】
前記少なくとも1つのスイッチは、前記放電の際に流れる放電電流の下流側に位置するスイッチである、
ことを特徴とする請求項18記載のインクジェットヘッドの駆動回路。
【請求項21】
前記各スイッチは、半導体素子である、
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各半導体素子のうち、少なくとも1つの半導体素子の導通インピーダンスを前記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる、
ことを特徴とする請求項18記載のインクジェットヘッドの駆動回路。
【請求項22】
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも1つのスイッチの導通インピーダンスを調整するべく、前記一対のスイッチを選択的にオンする、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項23】
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも1つのスイッチの導通インピーダンスを調整するべく、前記並列接続された一対のスイッチの一方をオンしその所定時間後に他方をオンする、
ことを特徴とする請求項22記載の静電容量性負荷の駆動回路。
【請求項24】
前記所定時間は、駆動の状態に応じて可変である、
ことを特徴とする請求項23記載の静電容量性負荷の駆動回路。
【請求項25】
前記直流電源は、互いに直列接続されるとともにその相互接続点がグラウンド接続された第1直流電源および第2直流電源である、
ことを特徴とする請求項1記載の静電容量性負荷の駆動回路。
【請求項26】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
を備え、
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記一対のスイッチは、所定時間を開けて順にオフする、
ことを特徴とする静電容量性負荷の駆動回路。
【請求項27】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
前記当該チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間は、前記隣接チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間と異なる、
ことを特徴とする請求項26記載の静電容量性負荷の駆動回路。
【請求項28】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
各順にオフする一対のスイッチのうち、先にオフする当該チャネルのスイッチのインピーダンスと、先にオフする隣接チャネルのスイッチのインピーダンスとは、大きさが互いに異なる、
ことを特徴とする請求項26記載の静電容量性負荷の駆動回路。
【請求項29】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
各順にオフする一対のスイッチのうち、後からオフする当該チャネルのスイッチのインピーダンスと、後からオフする隣接チャネルのスイッチのインピーダンスとは、大きさが互いに異なる、
ことを特徴とする請求項26記載の静電容量性負荷の駆動回路。
【請求項30】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
を備え、
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記一対のスイッチのうちどれをオンするかを駆動の状態に応じて設定可能である、
ことを特徴とする静電容量性負荷の駆動回路。
【請求項31】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
を備え、
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記一対のスイッチは、駆動の状態に応じて可変である所定時間を開けて順にオンする、
ことを特徴とする静電容量性負荷の駆動回路。
【請求項32】
前記所定時間は、前記静電容量性負荷の充電時と放電時とで異なる、
ことを特徴とする請求項31記載の静電容量性負荷の駆動回路。
【請求項33】
前記所定時間は、前記静電容量性負荷の放電が前記直流電源へ戻る向きである場合とそうでない場合とで異なる、
ことを特徴とする請求項31記載の静電容量性負荷の駆動回路。
【請求項34】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
前記当該チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間は、前記隣接チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間と異なる、
ことを特徴とする請求項31記載の静電容量性負荷の駆動回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【公開番号】特開2012−158173(P2012−158173A)
【公開日】平成24年8月23日(2012.8.23)
【国際特許分類】
【出願番号】特願2012−3102(P2012−3102)
【出願日】平成24年1月11日(2012.1.11)
【出願人】(000003562)東芝テック株式会社 (5,631)
【Fターム(参考)】
【公開日】平成24年8月23日(2012.8.23)
【国際特許分類】
【出願日】平成24年1月11日(2012.1.11)
【出願人】(000003562)東芝テック株式会社 (5,631)
【Fターム(参考)】
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