高周波回路
【課題】部品点数を低減することが可能な高周波回路を提供すること。
【解決手段】本実施形態による高周波回路は、板状の第１の誘電体基板１１と、第１の誘電体基板１１の表面に形成された、コンデンサ用の複数の表面電極１３と、第１の誘電体基板１１の裏面に形成された、コンデンサ用の裏面電極１４と、第１の誘電体基板１１上に積層され、複数の表面電極１３が露出する開口部１５を有する第２の誘電体基板１２と、第２の誘電体基板１２の表面に形成され、複数の表面電極１３が並列に複数の導体線１７により接続される伝送線路１６と、を具備する。
【解決手段】本実施形態による高周波回路は、板状の第１の誘電体基板１１と、第１の誘電体基板１１の表面に形成された、コンデンサ用の複数の表面電極１３と、第１の誘電体基板１１の裏面に形成された、コンデンサ用の裏面電極１４と、第１の誘電体基板１１上に積層され、複数の表面電極１３が露出する開口部１５を有する第２の誘電体基板１２と、第２の誘電体基板１２の表面に形成され、複数の表面電極１３が並列に複数の導体線１７により接続される伝送線路１６と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波回路に関する。
【背景技術】
【０００２】
従来の高周波パッケージ等の高周波半導体装置は、ＦＥＴ等の高周波半導体素子、および整合回路を有している。
【０００３】
整合回路は、整合回路用の伝送線路および複数のチップコンデンサを有する。伝送線路は誘電体基板の表面に設けられており、チップコンデンサは、他の誘電体基板と、この誘電体基板の表面および裏面にそれぞれ設けられた電極と、により構成される。そして、これらを一枚の金属プレート上に搭載し、伝送線路と各チップコンデンサとを、電気的に接続することにより、整合回路が構成される。なお、伝送線路が形成された誘電体基板、およびチップコンデンサは、金スズ（ＡｕＳｎ）により、金属プレート上に搭載される。
【０００４】
しかし、このような整合回路は、伝送線路が形成された誘電体基板とコンデンサとがそれぞれ別部品であるため、整合回路を構成するために必要な部品点数が多いという問題がある。
【０００５】
整合回路を構成する部品点数が多い場合、整合回路の製造時間が長くなる問題がある。すなわち、金スズ（ＡｕＳｎ）は、半田リフロー工程において各部品を仮固定するために用いられる接着剤よりも融点が高い。従って、複数の部品を半田リフローにより一括して金属プレート上に搭載することはできない。このため、複数の部品は、一つずつ別々に金属プレート上に搭載される必要がある。従って、整合回路の製造時間が長くなる。
【０００６】
なお、整合回路以外であっても、誘電体基板の表面に設けられた伝送線路と、複数のチップコンデンサと、を有する従来の高周波回路においては、部品点数が多いため、同様の問題が生ずる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１３５０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、この問題に鑑みてなされたものであり、部品点数を低減することが可能な高周波回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の実施形態に係る高周波回路は、板状の第１の誘電体基板と、この第１の誘電体基板の表面に形成された、コンデンサ用の複数の表面電極と、前記第１の誘電体基板の裏面に形成された、コンデンサ用の裏面電極と、前記第１の誘電体基板上に積層され、前記複数の表面電極が露出する開口部を有する第２の誘電体基板と、この第２の誘電体基板の表面に形成された、前記複数の表面電極が並列に電気的に接続される伝送線路と、を具備することを特徴とするものである。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る整合回路を模式的に示す斜視図である。
【図２】図１の整合回路の製造方法を説明するための斜視図であって、複数のコンデンサを形成する工程を示す図である。
【図３】同じく、図１の整合回路の製造方法を説明するための斜視図であって、伝送線路を形成する工程を示す図である。
【図４】本発明の第２の実施形態に係る整合回路を模式的に示す斜視図である。
【図５】図４の整合回路の製造方法を説明するための斜視図であって、第１の誘電体基板上に第２の誘電体基板を積層する工程を示す図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施形態に係る高周波回路について、図面を参照して詳細に説明する。なお、以下の説明においては、高周波回路の一例として、整合回路について説明する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係る整合回路を模式的に示す斜視図である。図１に示すように、本実施形態にかかる整合回路は、第１の誘電体基板１１と、この基板１１上に積層された第２の誘電体基板１２と、を有する。
【００１３】
第１の誘電体基板１１は、方形板状の誘電体からなる。この第１の誘電体基板１１の表面には、コンデンサ用の複数の表面電極１３が、互いに離間した位置に形成されている。また、第１の誘電体基板１１の裏面全面には、コンデンサ用の裏面電極１４が形成されている。
【００１４】
コンデンサは、表面電極１３、裏面電極１４、およびこれらの電極１３、１４間の第１の誘電体基板１１、によって構成される。すなわち、板状の第１の誘電体基板１１の表面に、複数の表面電極１３を互いに離間した位置に形成するとともに、第１の誘電体基板１１の裏面に裏面電極１４を形成することにより、複数のコンデンサが一体化される。
【００１５】
ここで、第１の誘電体基板１１は、できるだけ高い誘電率を有する誘電体により構成することが好ましい。これにより、各コンデンサの容量を大きくすることができる。若しくは、所望の容量を有するコンデンサを小型化することができる。
【００１６】
なお、このように複数のコンデンサを一体化するためには、第１の誘電体基板１１の裏面のうち、表面電極１３の下方に対応する位置に、表面電極１３の面積と同一の面積を有する複数の裏面電極（図示せず）が形成されてもよい。
【００１７】
一方で、第２の誘電体基板１２は、方形板状の誘電体の所望の位置に、方形の開口部１５が形成されたものである。この第２の誘電体基板１２は、コンデンサ用の複数の表面電極１３が開口部１５から露出するようにして、第１の誘電体基板１１の上に積層されている。なお、第２の誘電体基板１２は、第１の誘電体基板１１上に、半田、接着剤等（図示せず）により固定されることにより積層されている。
【００１８】
この第２の誘電体基板１２の表面には、高周波用の伝送線路１６が形成されている。この伝送線路１６は、第１の伝送線路１６−１、第２の伝送線路１６−２、および第３の伝送線路１６−３、からなるＨ状の伝送線路である。
【００１９】
第１の伝送線路１６−１は、第２の誘電体基板１２の一辺から、この一辺に対向する他の一辺に至るまで、第２の誘電体基板１２の表面を横切るように形成されている。
【００２０】
第２の伝送線路１６−２は、一端が第１の伝送線路１６−１に接し、他端が第３の伝送線路１６−３に接するように、第１の伝送線路１６−１に対して垂直に形成されている。
【００２１】
第３の伝送線路１６−３は、第２の誘電体基板１２に設けられた方形の開口部１５の近傍に、開口部１５の一辺に沿うように、かつ第１の伝送線路１６−１に対して略平行に形成されている。
【００２２】
ここで、第２の誘電体基板１２は、できるだけ低い誘電率、例えば第１の誘電体基板１１の誘電率より低い誘電率を有する誘電体により構成することが好ましい。これにより、伝送線路１６のインピーダンスを低下させることができる。若しくは、所望のインピーダンスを有する伝送線路１６の線路幅を、広くすることができる。
【００２３】
このような第２の誘電体基板１２の表面に形成された第３の伝送線路１６−３と、第１の誘電体基板１１の表面に形成されたそれぞれのコンデンサ用の表面電極１３とは、それぞれのコンデンサが第３の伝送線路１６−３に対して並列に電気的に接続されるように、複数の導体線１７により接続されている。これらの導体線１７は、例えば金ワイヤである。
【００２４】
このような整合回路は、例えば高周波パッケージの一部を構成する金属プレート上に、例えばＦＥＴチップ等とともに金スズ（ＡｕＳｎ）により搭載され、ＦＥＴチップの入力整合回路、またはＦＥＴチップの出力整合回路、として使用される。この場合、整合回路とＦＥＴチップとは、ＦＥＴチップの電極（ゲート電極またはドレイン電極）と、第１の伝送線路１６−１の一端と、の間を、導体線によって接続することにより、電気的に接続される。
【００２５】
なお、上述の整合回路を、このようにＦＥＴチップの入力整合回路若しくは出力整合回路として使用する場合、整合回路は、各コンデンサの容量、および伝送線路１６のインピーダンス、コンデンサと伝送線路１６とを接続する複数の導体線１７のインダクタンスにより決定される整合回路の特性インピーダンスが、ＦＥＴチップの特性インピーダンスに整合するように形成される。
【００２６】
次に、図１に示す第１の実施形態に係る整合回路の製造方法について、図２、図３を参照して説明する。図２は、第１の実施形態に係る整合回路の製造方法を説明するための斜視図であって、複数のコンデンサを形成する工程を示す図である。また、図３は、同じく、第１の実施形態に係る整合回路の製造方法を説明するための斜視図であって、伝送線路を形成する工程を示す図である。
【００２７】
まず、図２に示すように、方形板状の第１の誘電体基板１１の表面に、コンデンサ用の複数の表面電極１３を形成するとともに、第１の誘電体基板１１の裏面に、コンデンサ用の裏面電極１４を形成する。
【００２８】
複数の表面電極１３、および裏面電極１４は、例えば蒸着、スパッタリング等の方法により形成される。なお、裏面電極１４が、表面電極１３と同様に複数形成される場合にであっても、同様の方法により形成される。
【００２９】
一方で、方形板状の第２の誘電体基板１２には、予め方形の開口部１５を設けておき、このような第２の誘電体基板１２の表面に、Ｈ状の伝送線路１６を形成する。
【００３０】
伝送線路１６も同様に、例えば蒸着、スパッタリング等の方法により形成される。
【００３１】
次に、第１の誘電体基板１１上に第２の誘電体基板１２を積層し、固定する。この際、第２の誘電体基板１２は、この基板１２の開口部１５から、第１の誘電体基板１１に形成された複数の表面電極１３が露出するように積層され、固定される。なお、第１の誘電体基板１１と第２の誘電体基板１２とは、例えば半田、接着剤等（図示せず）、または焼結により固定される。
【００３２】
最後に、第２の誘電体基板１２の表面に形成された第３の伝送線路１６−３と、第１の誘電体基板１１の表面に形成されたそれぞれのコンデンサ用の各表面電極１３とを、それぞれのコンデンサが第３の伝送線路１６−３に対して並列に電気的に接続されるように、複数の導体線１７により接続する。
【００３３】
以上のようにして、図１に示す整合回路が製造される。
【００３４】
以上に示す第１の実施形態に係る整合回路は、伝送線路１６と複数のコンデンサとが一体化されている。従って、整合回路を構成する部品点数を従来よりも低減することができる。これにより、金属プレート上に整合回路を、金スズ（ＡｕＳｎ）を用いて一度に搭載することができる。
【００３５】
さらに、従来の整合回路は、複数の部品を１つずつ搭載することにより形成していた。従って、伝送線路に対する各コンデンサの位置、およびあるコンデンサに対する他のコンデンサの位置（コンデンサ間の位置）は、各部品の搭載精度に依存してばらついていた。これに対して本実施形態に係る整合回路によれば、伝送線路１６に対する各コンデンサ（各コンデンサの表面電極１３）の位置、および各コンデンサ間（各コンデンサの表面電極１３間）の位置のばらつきは、伝送線路１６およびコンデンサの表面電極１３を形成する際の位置精度に依存する。通常、部品の搭載精度と比較して、例えば蒸着またはスパッタリング等のパターニングの精度は高い。従って、本実施形態に係る整合回路は、従来の整合回路と比較して、伝送線路１６対する各コンデンサ（各コンデンサの表面電極１３）の位置、および各コンデンサ間（各コンデンサの表面電極１３間）の位置のばらつきが抑制される。
【００３６】
（第２の実施形態）
図４は、第２の実施形態に係る整合回路を模式的に示す斜視図である。図４に示すように、第２の実施形態に係る整合回路は、第１の実施形態に係る整合回路と比較して、第３の伝送線路１６−３と各コンデンサの表面電極１３との電気的な接続方法が異なっている。
【００３７】
すなわち、第２の実施形態に係る整合回路において、第３の伝送線路１６−３と各コンデンサの表面電極１３とは、それぞれ接続用の金属薄膜１８により接続されている。この接続用の金属薄膜１８は、第１の誘電体基板１１の表面、第２の誘電体基板１２の開口部１５の側壁、および第２の誘電体基板１２の表面に接するように形成されている。
【００３８】
なお、図４において、この接続用の金属薄膜１８は、第３の伝送線路１６−３を含む伝送線路１６、およびコンデンサ用の複数の表面電極１３と一体的に形成された一枚の金属薄膜からなる。しかし、伝送線路１６、各表面電極１３、および接続用の金属薄膜１８は、それぞれ異なる金属薄膜であってもよい。
【００３９】
なお、このような整合回路を、第１の実施形態に係る整合回路と同様に、ＦＥＴチップの入力整合回路若しくは出力整合回路として使用する場合、整合回路は、各コンデンサの容量、伝送線路１６のインピーダンス、および接続用の金属薄膜１８のインダクタンスにより決定される整合回路の特性インピーダンスが、ＦＥＴチップの特性インピーダンスに整合するように形成される。
【００４０】
次に、図４に示す第２の実施形態に係る整合回路の製造方法について、図５を参照して説明する。図５は、第２の実施形態に係る整合回路の製造方法を説明するための斜視図であって、第１の誘電体基板上に第２の誘電体基板を積層する工程を示す図である。
【００４１】
まず、図５に示すように、予め裏面に裏面電極１４が設けられた方形板状の第１の誘電体基板１１上に、予め方形の開口部１５が形成された方形板状の第２の誘電体基板１２を積層し、固定する。
【００４２】
次に、第１の誘電体基板１１上に第２の誘電体基板１２が積層された誘電体上に、伝送線路１６、コンデンサ用の複数の表面電極１３、およびこれらをそれぞれ電気的に接続する接続用の金属薄膜１８を、例えばメタライズにより一括して形成する。
【００４３】
以上のようにして、図４に示す整合回路が製造される。
【００４４】
以上に示す第２の実施形態に係る整合回路も、第１の実施形態に係る整合回路と同様に、伝送線路１６と複数のコンデンサとが一体化されている。従って、整合回路を構成する部品点数を従来よりも低減することができる。これにより、金属プレート上に整合回路を一度に搭載することができる。
【００４５】
また、第２の実施形態に係る整合回路は、第１の実施形態に係る整合回路と同様に、伝送線路１６対する各コンデンサ（各コンデンサの表面電極１３）の位置、およびコンデンサ間（コンデンサの表面電極１３間）の位置のばらつきが抑制される。
【００４６】
さらに、第２の実施形態に係る整合回路においては、伝送線路１６、コンデンサ用の複数の表面電極１３、および複数の接続用金属薄膜１８が、一括して形成される。したがって、第２の実施形態に係る整合回路は、第１の実施形態に係る整合回路と比較して、より短時間で製造することが可能である。
【００４７】
さらに、第２の実施形態に係る整合回路によれば、第１の実施形態に係る整合回路と比較して、伝送線路１６に対するコンデンサ（コンデンサの表面電極１３）全体の位置精度も向上する。
【００４８】
以上に、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４９】
例えば、上述の各実施形態に係る高周波回路として、整合回路を説明したが、本願発明は、伝送線路１６およびコンデンサを有する高周波回路であれば、同様に適用可能である。
【符号の説明】
【００５０】
１１・・・第１の誘電体基板
１２・・・第２の誘電体基板
１３・・・表面電極
１４・・・裏面電極
１５・・・開口部
１６・・・伝送線路
１６−１・・・第１の伝送線路
１６−２・・・第２の伝送線路
１６−３・・・第３の伝送線路
１７・・・導体線
１８・・・金属薄膜
【技術分野】
【０００１】
本発明の実施形態は、高周波回路に関する。
【背景技術】
【０００２】
従来の高周波パッケージ等の高周波半導体装置は、ＦＥＴ等の高周波半導体素子、および整合回路を有している。
【０００３】
整合回路は、整合回路用の伝送線路および複数のチップコンデンサを有する。伝送線路は誘電体基板の表面に設けられており、チップコンデンサは、他の誘電体基板と、この誘電体基板の表面および裏面にそれぞれ設けられた電極と、により構成される。そして、これらを一枚の金属プレート上に搭載し、伝送線路と各チップコンデンサとを、電気的に接続することにより、整合回路が構成される。なお、伝送線路が形成された誘電体基板、およびチップコンデンサは、金スズ（ＡｕＳｎ）により、金属プレート上に搭載される。
【０００４】
しかし、このような整合回路は、伝送線路が形成された誘電体基板とコンデンサとがそれぞれ別部品であるため、整合回路を構成するために必要な部品点数が多いという問題がある。
【０００５】
整合回路を構成する部品点数が多い場合、整合回路の製造時間が長くなる問題がある。すなわち、金スズ（ＡｕＳｎ）は、半田リフロー工程において各部品を仮固定するために用いられる接着剤よりも融点が高い。従って、複数の部品を半田リフローにより一括して金属プレート上に搭載することはできない。このため、複数の部品は、一つずつ別々に金属プレート上に搭載される必要がある。従って、整合回路の製造時間が長くなる。
【０００６】
なお、整合回路以外であっても、誘電体基板の表面に設けられた伝送線路と、複数のチップコンデンサと、を有する従来の高周波回路においては、部品点数が多いため、同様の問題が生ずる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１３５０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、この問題に鑑みてなされたものであり、部品点数を低減することが可能な高周波回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の実施形態に係る高周波回路は、板状の第１の誘電体基板と、この第１の誘電体基板の表面に形成された、コンデンサ用の複数の表面電極と、前記第１の誘電体基板の裏面に形成された、コンデンサ用の裏面電極と、前記第１の誘電体基板上に積層され、前記複数の表面電極が露出する開口部を有する第２の誘電体基板と、この第２の誘電体基板の表面に形成された、前記複数の表面電極が並列に電気的に接続される伝送線路と、を具備することを特徴とするものである。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る整合回路を模式的に示す斜視図である。
【図２】図１の整合回路の製造方法を説明するための斜視図であって、複数のコンデンサを形成する工程を示す図である。
【図３】同じく、図１の整合回路の製造方法を説明するための斜視図であって、伝送線路を形成する工程を示す図である。
【図４】本発明の第２の実施形態に係る整合回路を模式的に示す斜視図である。
【図５】図４の整合回路の製造方法を説明するための斜視図であって、第１の誘電体基板上に第２の誘電体基板を積層する工程を示す図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施形態に係る高周波回路について、図面を参照して詳細に説明する。なお、以下の説明においては、高周波回路の一例として、整合回路について説明する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係る整合回路を模式的に示す斜視図である。図１に示すように、本実施形態にかかる整合回路は、第１の誘電体基板１１と、この基板１１上に積層された第２の誘電体基板１２と、を有する。
【００１３】
第１の誘電体基板１１は、方形板状の誘電体からなる。この第１の誘電体基板１１の表面には、コンデンサ用の複数の表面電極１３が、互いに離間した位置に形成されている。また、第１の誘電体基板１１の裏面全面には、コンデンサ用の裏面電極１４が形成されている。
【００１４】
コンデンサは、表面電極１３、裏面電極１４、およびこれらの電極１３、１４間の第１の誘電体基板１１、によって構成される。すなわち、板状の第１の誘電体基板１１の表面に、複数の表面電極１３を互いに離間した位置に形成するとともに、第１の誘電体基板１１の裏面に裏面電極１４を形成することにより、複数のコンデンサが一体化される。
【００１５】
ここで、第１の誘電体基板１１は、できるだけ高い誘電率を有する誘電体により構成することが好ましい。これにより、各コンデンサの容量を大きくすることができる。若しくは、所望の容量を有するコンデンサを小型化することができる。
【００１６】
なお、このように複数のコンデンサを一体化するためには、第１の誘電体基板１１の裏面のうち、表面電極１３の下方に対応する位置に、表面電極１３の面積と同一の面積を有する複数の裏面電極（図示せず）が形成されてもよい。
【００１７】
一方で、第２の誘電体基板１２は、方形板状の誘電体の所望の位置に、方形の開口部１５が形成されたものである。この第２の誘電体基板１２は、コンデンサ用の複数の表面電極１３が開口部１５から露出するようにして、第１の誘電体基板１１の上に積層されている。なお、第２の誘電体基板１２は、第１の誘電体基板１１上に、半田、接着剤等（図示せず）により固定されることにより積層されている。
【００１８】
この第２の誘電体基板１２の表面には、高周波用の伝送線路１６が形成されている。この伝送線路１６は、第１の伝送線路１６−１、第２の伝送線路１６−２、および第３の伝送線路１６−３、からなるＨ状の伝送線路である。
【００１９】
第１の伝送線路１６−１は、第２の誘電体基板１２の一辺から、この一辺に対向する他の一辺に至るまで、第２の誘電体基板１２の表面を横切るように形成されている。
【００２０】
第２の伝送線路１６−２は、一端が第１の伝送線路１６−１に接し、他端が第３の伝送線路１６−３に接するように、第１の伝送線路１６−１に対して垂直に形成されている。
【００２１】
第３の伝送線路１６−３は、第２の誘電体基板１２に設けられた方形の開口部１５の近傍に、開口部１５の一辺に沿うように、かつ第１の伝送線路１６−１に対して略平行に形成されている。
【００２２】
ここで、第２の誘電体基板１２は、できるだけ低い誘電率、例えば第１の誘電体基板１１の誘電率より低い誘電率を有する誘電体により構成することが好ましい。これにより、伝送線路１６のインピーダンスを低下させることができる。若しくは、所望のインピーダンスを有する伝送線路１６の線路幅を、広くすることができる。
【００２３】
このような第２の誘電体基板１２の表面に形成された第３の伝送線路１６−３と、第１の誘電体基板１１の表面に形成されたそれぞれのコンデンサ用の表面電極１３とは、それぞれのコンデンサが第３の伝送線路１６−３に対して並列に電気的に接続されるように、複数の導体線１７により接続されている。これらの導体線１７は、例えば金ワイヤである。
【００２４】
このような整合回路は、例えば高周波パッケージの一部を構成する金属プレート上に、例えばＦＥＴチップ等とともに金スズ（ＡｕＳｎ）により搭載され、ＦＥＴチップの入力整合回路、またはＦＥＴチップの出力整合回路、として使用される。この場合、整合回路とＦＥＴチップとは、ＦＥＴチップの電極（ゲート電極またはドレイン電極）と、第１の伝送線路１６−１の一端と、の間を、導体線によって接続することにより、電気的に接続される。
【００２５】
なお、上述の整合回路を、このようにＦＥＴチップの入力整合回路若しくは出力整合回路として使用する場合、整合回路は、各コンデンサの容量、および伝送線路１６のインピーダンス、コンデンサと伝送線路１６とを接続する複数の導体線１７のインダクタンスにより決定される整合回路の特性インピーダンスが、ＦＥＴチップの特性インピーダンスに整合するように形成される。
【００２６】
次に、図１に示す第１の実施形態に係る整合回路の製造方法について、図２、図３を参照して説明する。図２は、第１の実施形態に係る整合回路の製造方法を説明するための斜視図であって、複数のコンデンサを形成する工程を示す図である。また、図３は、同じく、第１の実施形態に係る整合回路の製造方法を説明するための斜視図であって、伝送線路を形成する工程を示す図である。
【００２７】
まず、図２に示すように、方形板状の第１の誘電体基板１１の表面に、コンデンサ用の複数の表面電極１３を形成するとともに、第１の誘電体基板１１の裏面に、コンデンサ用の裏面電極１４を形成する。
【００２８】
複数の表面電極１３、および裏面電極１４は、例えば蒸着、スパッタリング等の方法により形成される。なお、裏面電極１４が、表面電極１３と同様に複数形成される場合にであっても、同様の方法により形成される。
【００２９】
一方で、方形板状の第２の誘電体基板１２には、予め方形の開口部１５を設けておき、このような第２の誘電体基板１２の表面に、Ｈ状の伝送線路１６を形成する。
【００３０】
伝送線路１６も同様に、例えば蒸着、スパッタリング等の方法により形成される。
【００３１】
次に、第１の誘電体基板１１上に第２の誘電体基板１２を積層し、固定する。この際、第２の誘電体基板１２は、この基板１２の開口部１５から、第１の誘電体基板１１に形成された複数の表面電極１３が露出するように積層され、固定される。なお、第１の誘電体基板１１と第２の誘電体基板１２とは、例えば半田、接着剤等（図示せず）、または焼結により固定される。
【００３２】
最後に、第２の誘電体基板１２の表面に形成された第３の伝送線路１６−３と、第１の誘電体基板１１の表面に形成されたそれぞれのコンデンサ用の各表面電極１３とを、それぞれのコンデンサが第３の伝送線路１６−３に対して並列に電気的に接続されるように、複数の導体線１７により接続する。
【００３３】
以上のようにして、図１に示す整合回路が製造される。
【００３４】
以上に示す第１の実施形態に係る整合回路は、伝送線路１６と複数のコンデンサとが一体化されている。従って、整合回路を構成する部品点数を従来よりも低減することができる。これにより、金属プレート上に整合回路を、金スズ（ＡｕＳｎ）を用いて一度に搭載することができる。
【００３５】
さらに、従来の整合回路は、複数の部品を１つずつ搭載することにより形成していた。従って、伝送線路に対する各コンデンサの位置、およびあるコンデンサに対する他のコンデンサの位置（コンデンサ間の位置）は、各部品の搭載精度に依存してばらついていた。これに対して本実施形態に係る整合回路によれば、伝送線路１６に対する各コンデンサ（各コンデンサの表面電極１３）の位置、および各コンデンサ間（各コンデンサの表面電極１３間）の位置のばらつきは、伝送線路１６およびコンデンサの表面電極１３を形成する際の位置精度に依存する。通常、部品の搭載精度と比較して、例えば蒸着またはスパッタリング等のパターニングの精度は高い。従って、本実施形態に係る整合回路は、従来の整合回路と比較して、伝送線路１６対する各コンデンサ（各コンデンサの表面電極１３）の位置、および各コンデンサ間（各コンデンサの表面電極１３間）の位置のばらつきが抑制される。
【００３６】
（第２の実施形態）
図４は、第２の実施形態に係る整合回路を模式的に示す斜視図である。図４に示すように、第２の実施形態に係る整合回路は、第１の実施形態に係る整合回路と比較して、第３の伝送線路１６−３と各コンデンサの表面電極１３との電気的な接続方法が異なっている。
【００３７】
すなわち、第２の実施形態に係る整合回路において、第３の伝送線路１６−３と各コンデンサの表面電極１３とは、それぞれ接続用の金属薄膜１８により接続されている。この接続用の金属薄膜１８は、第１の誘電体基板１１の表面、第２の誘電体基板１２の開口部１５の側壁、および第２の誘電体基板１２の表面に接するように形成されている。
【００３８】
なお、図４において、この接続用の金属薄膜１８は、第３の伝送線路１６−３を含む伝送線路１６、およびコンデンサ用の複数の表面電極１３と一体的に形成された一枚の金属薄膜からなる。しかし、伝送線路１６、各表面電極１３、および接続用の金属薄膜１８は、それぞれ異なる金属薄膜であってもよい。
【００３９】
なお、このような整合回路を、第１の実施形態に係る整合回路と同様に、ＦＥＴチップの入力整合回路若しくは出力整合回路として使用する場合、整合回路は、各コンデンサの容量、伝送線路１６のインピーダンス、および接続用の金属薄膜１８のインダクタンスにより決定される整合回路の特性インピーダンスが、ＦＥＴチップの特性インピーダンスに整合するように形成される。
【００４０】
次に、図４に示す第２の実施形態に係る整合回路の製造方法について、図５を参照して説明する。図５は、第２の実施形態に係る整合回路の製造方法を説明するための斜視図であって、第１の誘電体基板上に第２の誘電体基板を積層する工程を示す図である。
【００４１】
まず、図５に示すように、予め裏面に裏面電極１４が設けられた方形板状の第１の誘電体基板１１上に、予め方形の開口部１５が形成された方形板状の第２の誘電体基板１２を積層し、固定する。
【００４２】
次に、第１の誘電体基板１１上に第２の誘電体基板１２が積層された誘電体上に、伝送線路１６、コンデンサ用の複数の表面電極１３、およびこれらをそれぞれ電気的に接続する接続用の金属薄膜１８を、例えばメタライズにより一括して形成する。
【００４３】
以上のようにして、図４に示す整合回路が製造される。
【００４４】
以上に示す第２の実施形態に係る整合回路も、第１の実施形態に係る整合回路と同様に、伝送線路１６と複数のコンデンサとが一体化されている。従って、整合回路を構成する部品点数を従来よりも低減することができる。これにより、金属プレート上に整合回路を一度に搭載することができる。
【００４５】
また、第２の実施形態に係る整合回路は、第１の実施形態に係る整合回路と同様に、伝送線路１６対する各コンデンサ（各コンデンサの表面電極１３）の位置、およびコンデンサ間（コンデンサの表面電極１３間）の位置のばらつきが抑制される。
【００４６】
さらに、第２の実施形態に係る整合回路においては、伝送線路１６、コンデンサ用の複数の表面電極１３、および複数の接続用金属薄膜１８が、一括して形成される。したがって、第２の実施形態に係る整合回路は、第１の実施形態に係る整合回路と比較して、より短時間で製造することが可能である。
【００４７】
さらに、第２の実施形態に係る整合回路によれば、第１の実施形態に係る整合回路と比較して、伝送線路１６に対するコンデンサ（コンデンサの表面電極１３）全体の位置精度も向上する。
【００４８】
以上に、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４９】
例えば、上述の各実施形態に係る高周波回路として、整合回路を説明したが、本願発明は、伝送線路１６およびコンデンサを有する高周波回路であれば、同様に適用可能である。
【符号の説明】
【００５０】
１１・・・第１の誘電体基板
１２・・・第２の誘電体基板
１３・・・表面電極
１４・・・裏面電極
１５・・・開口部
１６・・・伝送線路
１６−１・・・第１の伝送線路
１６−２・・・第２の伝送線路
１６−３・・・第３の伝送線路
１７・・・導体線
１８・・・金属薄膜
【特許請求の範囲】
【請求項１】
板状の第１の誘電体基板と、
この第１の誘電体基板の表面に形成された、コンデンサ用の複数の表面電極と、
前記第１の誘電体基板の裏面に形成された、コンデンサ用の裏面電極と、
前記第１の誘電体基板上に積層され、前記複数の表面電極が露出する開口部を有する第２の誘電体基板と、
この第２の誘電体基板の表面に形成された、前記複数の表面電極が並列に電気的に接続される伝送線路と、
を具備することを特徴とする高周波回路。
【請求項２】
前記第１の誘電体基板は、前記第２の誘電体基板の誘電率よりも低い誘電率を有する誘電体からなる基板であることを特徴とする請求項１に記載の高周波回路。
【請求項３】
前記複数の表面電極と前記伝送線路とは、それぞれ導体線により電気的に接続されたことを特徴とする請求項１または２に記載の高周波回路。
【請求項４】
前記複数の表面電極と前記伝送線路とは、それぞれ金属薄膜により電気的に接続されたことを特徴とする請求項１または２に記載の高周波回路。
【請求項５】
前記複数の表面電極、前記伝送線路、および前記金属薄膜は、一体的に形成された一枚の金属薄膜からなることを特徴とする請求項４に記載の高周波回路。
【請求項１】
板状の第１の誘電体基板と、
この第１の誘電体基板の表面に形成された、コンデンサ用の複数の表面電極と、
前記第１の誘電体基板の裏面に形成された、コンデンサ用の裏面電極と、
前記第１の誘電体基板上に積層され、前記複数の表面電極が露出する開口部を有する第２の誘電体基板と、
この第２の誘電体基板の表面に形成された、前記複数の表面電極が並列に電気的に接続される伝送線路と、
を具備することを特徴とする高周波回路。
【請求項２】
前記第１の誘電体基板は、前記第２の誘電体基板の誘電率よりも低い誘電率を有する誘電体からなる基板であることを特徴とする請求項１に記載の高周波回路。
【請求項３】
前記複数の表面電極と前記伝送線路とは、それぞれ導体線により電気的に接続されたことを特徴とする請求項１または２に記載の高周波回路。
【請求項４】
前記複数の表面電極と前記伝送線路とは、それぞれ金属薄膜により電気的に接続されたことを特徴とする請求項１または２に記載の高周波回路。
【請求項５】
前記複数の表面電極、前記伝送線路、および前記金属薄膜は、一体的に形成された一枚の金属薄膜からなることを特徴とする請求項４に記載の高周波回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１０９５０２（Ｐ２０１２−１０９５０２Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５９００５（Ｐ２０１０−２５９００５）
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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