高速ランダムビットストリームの生成
第１の低クロック周波数で生成される擬似ランダム入力ビットストリーム（ＰＲＢＳ（Ｔ1 ））を、出力ビットストリームをサンプリングし、サンプリングされたストリームを所定値（ｔ）分遅延させ、遅延させたストリームを入力ビットストリームと結合することにより第２の高クロック周波数での同一の出力ビットストリーム（ＰＲＢＳ（Ｔ0 ））に加速するための方法及び回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はランダムビットストリームの生成に関する。本発明はさらに詳細には（毎秒１０ギガビットより速い）高速ランダムビットストリームの生成に関し、さらに詳細には任意の種類の通信接続または通信ネットワーク上での高速伝送への適用に関する。
【背景技術】
【０００２】
図１は本発明の第１の応用例をブロック形式で概略して描いている。それは送信機２（Ｔｘ）と受信機３（Ｒｘ）の間の通信の接続１の試験である。該接続は電気リンク、光リンクまたはマイクロ波リンクであってよい。通信規格は接続上でのトラフィックのシミュレーションに標準化された試験を提供する。このような試験は、送信機２の代わりに接続される特殊な装置４（ＴＥＳＴ−ＲＮＧ）によって実行される。この試験装置は擬似ランダムビットシーケンスＰＲＢＳを伝送回線上で送信する。試験応用例では、電気的な装置、光学装置、無線装置、ｏｐｔｏ−ｅｌｅｃｔｒｉｃ装置、または電気光学装置（例えば、該受信機または該接続のクロック修復装置）も直接的に試験されてよい。擬似ランダムビットシーケンスは、例えば規格ＩＴＱ ０．１５１によって決定される。
【０００３】
図２は本発明の第２の応用例をブロック形式で非常に簡略に描いている。その一例は伝送をスクランブルする、またはコーディングする、あるいは伝送されたデータを隠すために信号特性を平均化する、または接続上でトラフィックを均衡させることである。
【０００４】
図２は接続１に接続されている送信機２（Ｔｘ）を示している。送信機２は、局所発振器から生じるキャリヤＯＬ上での考えられる変調（変調器２２）の後にその伝送のためのデータＤを処理し、送信増幅器２３（ＬＮＡ）を通過するためのデジタル回路２１（μＴｘ）を備える。スクランブラまたはコーダ２４は要素２２による変調の前に回路２１の出力に設けられる。このスクランブラ（ＳＣＲＡＭＢ−ＲＮＧ）は擬似ランダムビットシーケンスによって送信されたデータの特性を修正することを目的とする。
【０００５】
本発明は光伝送にも適用する。例えば、スクランブラは電気光学変換の上流に置かれてよく、該局所発振器は例えばレーザ等の光源である。
【０００６】
擬似ランダム生成はエラー訂正符号応用例、「符号分割多元接続」型（ＣＤＭＡ）、暗号化等でも使用される。
【０００７】
図３は、前述された応用例で使用される種別の擬似ランダムビットシーケンス（ＰＲＢＳ）の生成器の従来の例を示す。このような生成器は、リング接続されたシフトレジスタの使用に基づいている。複数のフリップフロップ３０（Ｂ１、Ｂｉ、Ｂｎ）が級数で関連付けられている（ｓｅｒｉｅｓ−ａｓｓｏｃｉａｔｅｄ）。すなわち、フリップフロップＢ1のＱ出力は、最後から２番目のフリップフロップのＱ出力がｎ番目のフリップフロップの入力Ｄに接続されるまで、第２のフリップフロップのＤデータ入力等に接続される。最後のフリップフロップＢｎの出力は、ＸＯＲ−型ゲート３１を介して第１のフリップフロップのＤ入力上にループバックされる。ゲート３１の第２の入力は、級数関連（ｓｅｒｉｅｓ ａｓｓｏｃｉａｔｉｏｎ）の中間フリップフロップＢｉの出力に接続される。
【０００８】
フリップフロップの数は擬似ランダムビットシーケンスに所望される電力、すなわち０また１を取得する確率が尊重されるビット数に依存する。シーケンスが長ければ長いほど、フリップフロップの数ｎは大きくなり、生成されるＰＲＢＳシーケンスの無作為な文字はさらによくなる。実際に、シーケンス長は２n −１に等しい。例えば、７個のフリップフロップを使用することにより、１２７ビットのシーケンスが得られる。
【０００９】
級数関連での中間フリップフロップＢｉの位置の選択は度ｎの既約多項式の取得に関連付けられるため、段の数に依存している。生成されたビットシーケンスはここで「ｍシーケンス」と呼ばれ、原始多項式特性による線形回帰を尊重する。このようなシーケンスは例えば、１９９５年にクルワーアカデミック出版社（Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ）により出版されたＲｏｂｅｒｔ Ｊ．Ｍｃ Ｅｌｉｅｃｅ（ロバート ジェイ． マッケリース）の研究「コンピュータ科学者及びエンジニアのための有限フィールド（Ｆｉｎｉｔｅ Ｆｉｅｌｄ Ｆｏｒ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｔｉｓｔｓ Ａｎｄ Ｅｎｇｉｎｅｅｒｓ）」に説明されている。
【００１０】
現在のＰＲＢＳ電気信号発生器の不利な点は高ビットレート応用例、つまり毎秒数十ギガビットでの応用例に結びついている。論理回路、及び特に高速フリップフロップの形成は特に高価な技術を必要とする。実際には毎秒１０ギガビットから２０ギガビットを超えて、所望される加速係数に結び付けられる多くの入力（したがって複雑度）を有するマルチプレクサがＥＴＤＭ（電気時分割多重化）技法に従って位相シフト信号を混合させるために使用されなければならない。この解決策はさらにすべての位相シフト信号を並列で生成することを要求する。
【００１１】
光学インプリメンテーションでは、所望される加速計数に結びついた数のＯＴＤＭ型（光学時分割多重化）のマルチプレクサが使用されない限り、いま毎秒４８ギガビットを超える速度を達成することを可能にする装置は存在しない。
【非特許文献１】ロバート ジェイ． マッケリース、“コンピュータ科学者及びエンジニアのための有限フィールド”、１９９５年、クルワーアカデミック出版社
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、高ビットレートを達成することを可能にする無作為ビットトレインを生成するための新規の技法を提供することを目的とする。第１の態様に従って、本発明はフロー生成のために使用される電子的要素の数を減らすことを目的とする。本発明は特にシフトレジスタジェネレータの高速成分の数の減少、つまり単純な２入力マルチプレクサの使用を可能にすることを目的とする。
【００１３】
本発明は電子及び／または光学生成と互換性のある解決策を提供することも目的とする。
【００１４】
米国特許第４５４５０２４号明細書は、遅延された出力ビットフローが入力ビットフローと結合される乱数発生器を説明する。２つのフローは同一ではない。出力フローの周波数は入力フローの周波数より低い、または等しい。さらに、この文献は擬似ランダムビットフローの使用を排除する。
【課題を解決するための手段】
【００１５】
これらの目的及び他の目的を達成するために、本発明は第１の相対的に低いクロック周波数で生成される擬似ランダム入力ビットフローを、第２の相対的に高いクロック周波数での同一の出力ビットフローに加速する方法を提供し、
前記出力ビットフローを収集するステップと、
所定値（τ）分、収集されたフローを遅延するステップと、
前記入力ビットフローと遅延されたフローを結合するステップと
を備える。
【００１６】
本発明の実施形態に従って、遅延τは以下の関係を満たすように選択され、
τ＝２l Ｔ1 −Ｔ0
ここではＴ1 は入力ビットフローのクロック期間を表し、Ｔ0 は出力ビットフローのクロック期間を表し、ｌはデシメーションパラメータを設定する整数である。
【００１７】
本発明の実施形態に従って、遅延τは以下の関係を満たすように選択され、
τ＝（２ｋ＋１）＊（２n −１）＊Ｔ0
ここではｋは任意の整数を表し、ｎはランダムシーケンスの既約多項式の度数を表す。
【００１８】
本発明の実施形態に従って、数ｋとｌは以下の関係を満たし、
（２ｋ＋１）＊（２n −１）＋１＝ｐ２l
ここではｐは所望される加速計数である。
【００１９】
本発明は第１の相対的に低い周波数で生成される初期ビットフローを、第２の相対的に高い周波数での同一の加速されたビットフローに加速するための回路も提供し、該初期ビットフローを受信する第１の入力を有し、加速されたフローを提供する出力を有するコンバイナを備え、該コンバイナの第２の入力はコンバイナ出力に遅延要素によって接続される。
【００２０】
本発明の実施形態に従って、高周波数の再生要素が前記コンバイナ出力で提供される。
【００２１】
本発明の実施形態に従って、元の擬似ランダムビットシーケンスの発生器と前記コンバイナの間に、位相シフト要素がさらに提供される。
【００２２】
本発明の実施形態に従って、初期ビットフローはフリップフロップ発生器によって取得される。
【００２３】
本発明の実施形態に従って、回路は光学的な手段及び／または電子的な手段によって形成される。
【発明を実施するための最良の形態】
【００２４】
他だけではなく本発明の前記目的、特徴及び優位点も添付図面と関連して特定の実施形態の以下の制限しない説明で詳しく説明される。
さまざまな図で同じ要素には同じ参照番号が指定されている。明確にするために、図中には本発明の理解に必要であるそれらの要素のみを示し、以下に説明する。特に、本発明によって利用される電子回路の実際的な構成は、それ自体公知の装置を構成するはずである場合、詳述しない。さらに本発明は以後電子装置に対する応用例に関して説明されるが、それは光学装置、電気光学装置、またはオプトエレクトロニック素子にも適用する。
【００２５】
本発明の特徴は、所望されるクロック周波数より低い第１のクロック周波数で擬似ランダムビットフローを生成し、出力でさらに高い周波数のフローを取得するために、この初期フローを、所望される量遅延された出力フローと結合することである。
【００２６】
出力ビットフローを低速で生成されたビットフローと再結合するために選択される遅延は、高速クロック期間で、及び任意の奇数の整数で乗算される目的とされる周波数（２n −１）の総長に一致するように選択される。言い換えると、着信ビットフローとの結合の前に発信ビットフローを遅延させる線路により生じる遅延τ、目的とされるランダムシーケンスに相当する約既多項式の度数ｎ、高速クロック期間Ｔ0 、及び入信低速クロック期間Ｔ1 を注記すると、遅延τは以下の式を尊重するように選択され、
τ＝（２ｋ＋１）＊（２n −１）＊Ｔ0
ここではｋは任意の整数を表し、（２n −１）はランダムシーケンスのビット数に相当する。
【００２７】
図４は、本発明による加速回路の実施形態をブロック形式で非常に概略的に描いている。このような回路はその入力で第１の相対的に低い周波数でランダムビットフローＰＲＢＳ（Ｔ1 ）を利用し、相対的に高い周波数で擬似ランダムビットフローＰＲＢＳ（Ｔ0 ）を提供することを担当する。加速計数は以後ｐ（ｐ＝Ｔ1 ／Ｔ0 ）として示されるであろう。コンバイナ４０（ＣＯＭＢ）は、それが値τの遅延線路４１を交差した後に、その入力で低周波フローと出力ビットフローを受信する。
【００２８】
本発明は、相対的に低い速度でフローを生成し、さらに高速の擬似ランダムビットトレインを取得するために適切な期間、遅延される同じフローとこのフローを結合することが可能であるという事実を利用する。したがって、初期フローＰＲＢＳ（Ｔ1 ）を取得するために、したがってより安価であるより低速度の発生器を使用することが可能である。
【００２９】
本発明に従って高速で動作しなければならない唯一の要素がコンバイナ４０（及び考えられる下流要素）である。
【００３０】
本発明は、高状態が出力フローのビットの持続時間、つまり期間Ｔ0 より短くなる、または等しくなるように入力ビットットレインパルスのデューティサイクルが選択されるという条件で論理ゲート回路により実現されてよい。事実上、この高状態期間が前述された条件より短い場合、ＲＺ型出力を、つまりゼロ復帰で生成できる。高状態持続時間（幅）が最終的なビット時間に等しい場合には、出力はＮＲＺ型、つまりゼロ復帰なしとなる。
【００３１】
図５は本発明による加速器の動作を描いている。この図は、本発明の加速方法の適用後にタイミング図の形式で、初期ビットフロー５１及び最終ビットフロー５２を示す。度数ｎ＝３の約既多項式ｘ3 ＋ｘ＋１の長さ２n −１の初期フローＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧがここで仮定される。線路４１により生じる遅延はｌ＝２で２l Ｔ1 −Ｔ0 に相当するように選択される。
【００３２】
パラメータｌは、以下の関係により加速計数（ｐ）に結び付けられ、
（２ｋ＋１）＊（２n −１）＋１＝ｐ２l 、選択されたデシメーションパラメータ（２l ）を決定する。このパラメータの選択についてはＲｏｂｅｒｔ Ｊ．Ｍｃ Ｅｌｉｅｃｅの前述された研究を参照してよい。
【００３３】
遅延τに相当する期間の最後では、加速器出力に存在するランダムビットフロー５２が、初期フロー５１の周波数の二倍である周波数を有するフローに一致する。
【００３４】
さらにフローは同一である、つまり出力シーケンスは入力シーケンスに等しい。例えば、入力シーケンス＜ＡＢＣＤＥＦＧ＞が＜１１１０１００＞に等しいと仮定すると、出力シーケンス＜ＡＥＢＦＣＧＤ＞が実質的に＜１１１０１００＞に等しいことがわかる。
【００３５】
図５の例は周波数二重化のための簡略された様式である。ただし、数ｐが初期フローに関して２より大きい期間倍数を有するビットフローを与えるために選択されてよいことが注記されなければならない。履行しなければならない唯一の条件は、（速度を除き）入力シーケンスに同一の、Ｔ0 より短いまたは等しい持続時間の高状態パルスを有する出力シーケンスを取得するために、遅延τが期間Ｔ0 の整数倍数に、つまり値２l Ｔ1 −Ｔ0 に一致する。
【００３６】
図６は、擬似ランダムフロー発生器と関連付けられる本発明による加速器の実施形態を描く。
【００３７】
発生器６０は周波数ｆ１のクロック信号により制御される相対的に低速度で変調されたパルスの発生器である。この発生器の出力は、それが出力フローＰＲＢＳ（Ｔ0 ）で収集する信号に遅延τをもたらす、遅延線路４１の出力を受信するその他の入力を有するコンバイナ４０（ＣＯＭＢ）の入力Ｅ２に送られる。フローＰＲＢＳ（Ｔ0 ）は、周波数ｆ０＞ｆ１でコンバイナ４０の出力を整形することを担当する再生回路４２（ＲＥＧＥＮ）によって実質的に提供されてよい。言うまでもなく、周波数ｆ１とｆ０は（例えば、回路６１（ＳＹＮＣＨ）によって）同期する。
【００３８】
別の実施形態に従って、２入力マルチプレクサはコンバイナ（４０）として使用される。その２つのデータ入力はそれぞれ遅延線路（４１）と一定の高レベルの出力を受信するが、低速入力信号ＰＲＢＳ（Ｔ1 ）は、次にマルチプレクサの選択入力で適用される。
【００３９】
入力信号の遅延されたレプリカを使用する従来のＥＴＤＭ技法またはＯＴＤＭ技法とは異なり、本発明が、遅延が出力で収集される信号に適用される再循環ループを形成することが注記されなければならない。
【００４０】
実際にはコンバイナの入力Ｅ１とＥ２は同期している信号を受信する。例えば、移相器型（好ましくは調整可能）が、入力Ｅ１とＥ２に適用される信号を段階的に行う（ｐｈａｓｅ）ために、発生器６０とコンバイナ４０の間に設けられる（または後者に統合される）。
【００４１】
上記説明は電子回路インプリメンテーションに関して行われた。しかしながら、本発明の完全にまたは部分的に光学的なインプリメンテーションが可能であることが注記されなければならない。例えば、本発明に従って加速器に提示される毎秒数ギガビット、あるいは毎秒数十ギガビットもの光学ソースが使用されてよい。このような加速器は初期ビットフローを分離器を用いて分離することにより取得されてよく、電子バージョンに関しては、経路の１つには選択された遅延が割り当てられる。
【００４２】
言うまでもなく、本発明は当業者が容易に気が付くであろう多様な改変、変形、及び改良を有する可能性がある。特に、本発明を実施するための遅延線路の実際的な形成は、それが電子的な技術によるのか、あるいは光学的な技術によるのかに関係なく、前述された機能的な表示に基づいて当業者の能力の範囲内にある。例えば、光学的な技法及び／または電子的な技法は、加速器回路（電子的に制御された光学変調器、レーザと関連付けられるフォトダイオード等）の範囲内で使用されてよい。さらに、本発明により生成される高ビットレートフローの利用はすべての従来の応用例と互換性がある。
【図面の簡単な説明】
【００４３】
【図１】従来技術及び解決すべき問題を示す。
【図２】従来技術及び解決すべき問題を示す。
【図３】従来技術及び解決すべき問題を示す。
【図４】本発明に係るランダムビットフローの速度を加速するための装置の実施形態をブロック形式で略示する。
【図５】本発明に係る速度加速装置の作動状態を示す。
【図６】本発明に係る高速発生器の実施形態をブロック形式で略示する。
【技術分野】
【０００１】
本発明はランダムビットストリームの生成に関する。本発明はさらに詳細には（毎秒１０ギガビットより速い）高速ランダムビットストリームの生成に関し、さらに詳細には任意の種類の通信接続または通信ネットワーク上での高速伝送への適用に関する。
【背景技術】
【０００２】
図１は本発明の第１の応用例をブロック形式で概略して描いている。それは送信機２（Ｔｘ）と受信機３（Ｒｘ）の間の通信の接続１の試験である。該接続は電気リンク、光リンクまたはマイクロ波リンクであってよい。通信規格は接続上でのトラフィックのシミュレーションに標準化された試験を提供する。このような試験は、送信機２の代わりに接続される特殊な装置４（ＴＥＳＴ−ＲＮＧ）によって実行される。この試験装置は擬似ランダムビットシーケンスＰＲＢＳを伝送回線上で送信する。試験応用例では、電気的な装置、光学装置、無線装置、ｏｐｔｏ−ｅｌｅｃｔｒｉｃ装置、または電気光学装置（例えば、該受信機または該接続のクロック修復装置）も直接的に試験されてよい。擬似ランダムビットシーケンスは、例えば規格ＩＴＱ ０．１５１によって決定される。
【０００３】
図２は本発明の第２の応用例をブロック形式で非常に簡略に描いている。その一例は伝送をスクランブルする、またはコーディングする、あるいは伝送されたデータを隠すために信号特性を平均化する、または接続上でトラフィックを均衡させることである。
【０００４】
図２は接続１に接続されている送信機２（Ｔｘ）を示している。送信機２は、局所発振器から生じるキャリヤＯＬ上での考えられる変調（変調器２２）の後にその伝送のためのデータＤを処理し、送信増幅器２３（ＬＮＡ）を通過するためのデジタル回路２１（μＴｘ）を備える。スクランブラまたはコーダ２４は要素２２による変調の前に回路２１の出力に設けられる。このスクランブラ（ＳＣＲＡＭＢ−ＲＮＧ）は擬似ランダムビットシーケンスによって送信されたデータの特性を修正することを目的とする。
【０００５】
本発明は光伝送にも適用する。例えば、スクランブラは電気光学変換の上流に置かれてよく、該局所発振器は例えばレーザ等の光源である。
【０００６】
擬似ランダム生成はエラー訂正符号応用例、「符号分割多元接続」型（ＣＤＭＡ）、暗号化等でも使用される。
【０００７】
図３は、前述された応用例で使用される種別の擬似ランダムビットシーケンス（ＰＲＢＳ）の生成器の従来の例を示す。このような生成器は、リング接続されたシフトレジスタの使用に基づいている。複数のフリップフロップ３０（Ｂ１、Ｂｉ、Ｂｎ）が級数で関連付けられている（ｓｅｒｉｅｓ−ａｓｓｏｃｉａｔｅｄ）。すなわち、フリップフロップＢ1のＱ出力は、最後から２番目のフリップフロップのＱ出力がｎ番目のフリップフロップの入力Ｄに接続されるまで、第２のフリップフロップのＤデータ入力等に接続される。最後のフリップフロップＢｎの出力は、ＸＯＲ−型ゲート３１を介して第１のフリップフロップのＤ入力上にループバックされる。ゲート３１の第２の入力は、級数関連（ｓｅｒｉｅｓ ａｓｓｏｃｉａｔｉｏｎ）の中間フリップフロップＢｉの出力に接続される。
【０００８】
フリップフロップの数は擬似ランダムビットシーケンスに所望される電力、すなわち０また１を取得する確率が尊重されるビット数に依存する。シーケンスが長ければ長いほど、フリップフロップの数ｎは大きくなり、生成されるＰＲＢＳシーケンスの無作為な文字はさらによくなる。実際に、シーケンス長は２n −１に等しい。例えば、７個のフリップフロップを使用することにより、１２７ビットのシーケンスが得られる。
【０００９】
級数関連での中間フリップフロップＢｉの位置の選択は度ｎの既約多項式の取得に関連付けられるため、段の数に依存している。生成されたビットシーケンスはここで「ｍシーケンス」と呼ばれ、原始多項式特性による線形回帰を尊重する。このようなシーケンスは例えば、１９９５年にクルワーアカデミック出版社（Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ）により出版されたＲｏｂｅｒｔ Ｊ．Ｍｃ Ｅｌｉｅｃｅ（ロバート ジェイ． マッケリース）の研究「コンピュータ科学者及びエンジニアのための有限フィールド（Ｆｉｎｉｔｅ Ｆｉｅｌｄ Ｆｏｒ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｔｉｓｔｓ Ａｎｄ Ｅｎｇｉｎｅｅｒｓ）」に説明されている。
【００１０】
現在のＰＲＢＳ電気信号発生器の不利な点は高ビットレート応用例、つまり毎秒数十ギガビットでの応用例に結びついている。論理回路、及び特に高速フリップフロップの形成は特に高価な技術を必要とする。実際には毎秒１０ギガビットから２０ギガビットを超えて、所望される加速係数に結び付けられる多くの入力（したがって複雑度）を有するマルチプレクサがＥＴＤＭ（電気時分割多重化）技法に従って位相シフト信号を混合させるために使用されなければならない。この解決策はさらにすべての位相シフト信号を並列で生成することを要求する。
【００１１】
光学インプリメンテーションでは、所望される加速計数に結びついた数のＯＴＤＭ型（光学時分割多重化）のマルチプレクサが使用されない限り、いま毎秒４８ギガビットを超える速度を達成することを可能にする装置は存在しない。
【非特許文献１】ロバート ジェイ． マッケリース、“コンピュータ科学者及びエンジニアのための有限フィールド”、１９９５年、クルワーアカデミック出版社
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、高ビットレートを達成することを可能にする無作為ビットトレインを生成するための新規の技法を提供することを目的とする。第１の態様に従って、本発明はフロー生成のために使用される電子的要素の数を減らすことを目的とする。本発明は特にシフトレジスタジェネレータの高速成分の数の減少、つまり単純な２入力マルチプレクサの使用を可能にすることを目的とする。
【００１３】
本発明は電子及び／または光学生成と互換性のある解決策を提供することも目的とする。
【００１４】
米国特許第４５４５０２４号明細書は、遅延された出力ビットフローが入力ビットフローと結合される乱数発生器を説明する。２つのフローは同一ではない。出力フローの周波数は入力フローの周波数より低い、または等しい。さらに、この文献は擬似ランダムビットフローの使用を排除する。
【課題を解決するための手段】
【００１５】
これらの目的及び他の目的を達成するために、本発明は第１の相対的に低いクロック周波数で生成される擬似ランダム入力ビットフローを、第２の相対的に高いクロック周波数での同一の出力ビットフローに加速する方法を提供し、
前記出力ビットフローを収集するステップと、
所定値（τ）分、収集されたフローを遅延するステップと、
前記入力ビットフローと遅延されたフローを結合するステップと
を備える。
【００１６】
本発明の実施形態に従って、遅延τは以下の関係を満たすように選択され、
τ＝２l Ｔ1 −Ｔ0
ここではＴ1 は入力ビットフローのクロック期間を表し、Ｔ0 は出力ビットフローのクロック期間を表し、ｌはデシメーションパラメータを設定する整数である。
【００１７】
本発明の実施形態に従って、遅延τは以下の関係を満たすように選択され、
τ＝（２ｋ＋１）＊（２n −１）＊Ｔ0
ここではｋは任意の整数を表し、ｎはランダムシーケンスの既約多項式の度数を表す。
【００１８】
本発明の実施形態に従って、数ｋとｌは以下の関係を満たし、
（２ｋ＋１）＊（２n −１）＋１＝ｐ２l
ここではｐは所望される加速計数である。
【００１９】
本発明は第１の相対的に低い周波数で生成される初期ビットフローを、第２の相対的に高い周波数での同一の加速されたビットフローに加速するための回路も提供し、該初期ビットフローを受信する第１の入力を有し、加速されたフローを提供する出力を有するコンバイナを備え、該コンバイナの第２の入力はコンバイナ出力に遅延要素によって接続される。
【００２０】
本発明の実施形態に従って、高周波数の再生要素が前記コンバイナ出力で提供される。
【００２１】
本発明の実施形態に従って、元の擬似ランダムビットシーケンスの発生器と前記コンバイナの間に、位相シフト要素がさらに提供される。
【００２２】
本発明の実施形態に従って、初期ビットフローはフリップフロップ発生器によって取得される。
【００２３】
本発明の実施形態に従って、回路は光学的な手段及び／または電子的な手段によって形成される。
【発明を実施するための最良の形態】
【００２４】
他だけではなく本発明の前記目的、特徴及び優位点も添付図面と関連して特定の実施形態の以下の制限しない説明で詳しく説明される。
さまざまな図で同じ要素には同じ参照番号が指定されている。明確にするために、図中には本発明の理解に必要であるそれらの要素のみを示し、以下に説明する。特に、本発明によって利用される電子回路の実際的な構成は、それ自体公知の装置を構成するはずである場合、詳述しない。さらに本発明は以後電子装置に対する応用例に関して説明されるが、それは光学装置、電気光学装置、またはオプトエレクトロニック素子にも適用する。
【００２５】
本発明の特徴は、所望されるクロック周波数より低い第１のクロック周波数で擬似ランダムビットフローを生成し、出力でさらに高い周波数のフローを取得するために、この初期フローを、所望される量遅延された出力フローと結合することである。
【００２６】
出力ビットフローを低速で生成されたビットフローと再結合するために選択される遅延は、高速クロック期間で、及び任意の奇数の整数で乗算される目的とされる周波数（２n −１）の総長に一致するように選択される。言い換えると、着信ビットフローとの結合の前に発信ビットフローを遅延させる線路により生じる遅延τ、目的とされるランダムシーケンスに相当する約既多項式の度数ｎ、高速クロック期間Ｔ0 、及び入信低速クロック期間Ｔ1 を注記すると、遅延τは以下の式を尊重するように選択され、
τ＝（２ｋ＋１）＊（２n −１）＊Ｔ0
ここではｋは任意の整数を表し、（２n −１）はランダムシーケンスのビット数に相当する。
【００２７】
図４は、本発明による加速回路の実施形態をブロック形式で非常に概略的に描いている。このような回路はその入力で第１の相対的に低い周波数でランダムビットフローＰＲＢＳ（Ｔ1 ）を利用し、相対的に高い周波数で擬似ランダムビットフローＰＲＢＳ（Ｔ0 ）を提供することを担当する。加速計数は以後ｐ（ｐ＝Ｔ1 ／Ｔ0 ）として示されるであろう。コンバイナ４０（ＣＯＭＢ）は、それが値τの遅延線路４１を交差した後に、その入力で低周波フローと出力ビットフローを受信する。
【００２８】
本発明は、相対的に低い速度でフローを生成し、さらに高速の擬似ランダムビットトレインを取得するために適切な期間、遅延される同じフローとこのフローを結合することが可能であるという事実を利用する。したがって、初期フローＰＲＢＳ（Ｔ1 ）を取得するために、したがってより安価であるより低速度の発生器を使用することが可能である。
【００２９】
本発明に従って高速で動作しなければならない唯一の要素がコンバイナ４０（及び考えられる下流要素）である。
【００３０】
本発明は、高状態が出力フローのビットの持続時間、つまり期間Ｔ0 より短くなる、または等しくなるように入力ビットットレインパルスのデューティサイクルが選択されるという条件で論理ゲート回路により実現されてよい。事実上、この高状態期間が前述された条件より短い場合、ＲＺ型出力を、つまりゼロ復帰で生成できる。高状態持続時間（幅）が最終的なビット時間に等しい場合には、出力はＮＲＺ型、つまりゼロ復帰なしとなる。
【００３１】
図５は本発明による加速器の動作を描いている。この図は、本発明の加速方法の適用後にタイミング図の形式で、初期ビットフロー５１及び最終ビットフロー５２を示す。度数ｎ＝３の約既多項式ｘ3 ＋ｘ＋１の長さ２n −１の初期フローＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧがここで仮定される。線路４１により生じる遅延はｌ＝２で２l Ｔ1 −Ｔ0 に相当するように選択される。
【００３２】
パラメータｌは、以下の関係により加速計数（ｐ）に結び付けられ、
（２ｋ＋１）＊（２n −１）＋１＝ｐ２l 、選択されたデシメーションパラメータ（２l ）を決定する。このパラメータの選択についてはＲｏｂｅｒｔ Ｊ．Ｍｃ Ｅｌｉｅｃｅの前述された研究を参照してよい。
【００３３】
遅延τに相当する期間の最後では、加速器出力に存在するランダムビットフロー５２が、初期フロー５１の周波数の二倍である周波数を有するフローに一致する。
【００３４】
さらにフローは同一である、つまり出力シーケンスは入力シーケンスに等しい。例えば、入力シーケンス＜ＡＢＣＤＥＦＧ＞が＜１１１０１００＞に等しいと仮定すると、出力シーケンス＜ＡＥＢＦＣＧＤ＞が実質的に＜１１１０１００＞に等しいことがわかる。
【００３５】
図５の例は周波数二重化のための簡略された様式である。ただし、数ｐが初期フローに関して２より大きい期間倍数を有するビットフローを与えるために選択されてよいことが注記されなければならない。履行しなければならない唯一の条件は、（速度を除き）入力シーケンスに同一の、Ｔ0 より短いまたは等しい持続時間の高状態パルスを有する出力シーケンスを取得するために、遅延τが期間Ｔ0 の整数倍数に、つまり値２l Ｔ1 −Ｔ0 に一致する。
【００３６】
図６は、擬似ランダムフロー発生器と関連付けられる本発明による加速器の実施形態を描く。
【００３７】
発生器６０は周波数ｆ１のクロック信号により制御される相対的に低速度で変調されたパルスの発生器である。この発生器の出力は、それが出力フローＰＲＢＳ（Ｔ0 ）で収集する信号に遅延τをもたらす、遅延線路４１の出力を受信するその他の入力を有するコンバイナ４０（ＣＯＭＢ）の入力Ｅ２に送られる。フローＰＲＢＳ（Ｔ0 ）は、周波数ｆ０＞ｆ１でコンバイナ４０の出力を整形することを担当する再生回路４２（ＲＥＧＥＮ）によって実質的に提供されてよい。言うまでもなく、周波数ｆ１とｆ０は（例えば、回路６１（ＳＹＮＣＨ）によって）同期する。
【００３８】
別の実施形態に従って、２入力マルチプレクサはコンバイナ（４０）として使用される。その２つのデータ入力はそれぞれ遅延線路（４１）と一定の高レベルの出力を受信するが、低速入力信号ＰＲＢＳ（Ｔ1 ）は、次にマルチプレクサの選択入力で適用される。
【００３９】
入力信号の遅延されたレプリカを使用する従来のＥＴＤＭ技法またはＯＴＤＭ技法とは異なり、本発明が、遅延が出力で収集される信号に適用される再循環ループを形成することが注記されなければならない。
【００４０】
実際にはコンバイナの入力Ｅ１とＥ２は同期している信号を受信する。例えば、移相器型（好ましくは調整可能）が、入力Ｅ１とＥ２に適用される信号を段階的に行う（ｐｈａｓｅ）ために、発生器６０とコンバイナ４０の間に設けられる（または後者に統合される）。
【００４１】
上記説明は電子回路インプリメンテーションに関して行われた。しかしながら、本発明の完全にまたは部分的に光学的なインプリメンテーションが可能であることが注記されなければならない。例えば、本発明に従って加速器に提示される毎秒数ギガビット、あるいは毎秒数十ギガビットもの光学ソースが使用されてよい。このような加速器は初期ビットフローを分離器を用いて分離することにより取得されてよく、電子バージョンに関しては、経路の１つには選択された遅延が割り当てられる。
【００４２】
言うまでもなく、本発明は当業者が容易に気が付くであろう多様な改変、変形、及び改良を有する可能性がある。特に、本発明を実施するための遅延線路の実際的な形成は、それが電子的な技術によるのか、あるいは光学的な技術によるのかに関係なく、前述された機能的な表示に基づいて当業者の能力の範囲内にある。例えば、光学的な技法及び／または電子的な技法は、加速器回路（電子的に制御された光学変調器、レーザと関連付けられるフォトダイオード等）の範囲内で使用されてよい。さらに、本発明により生成される高ビットレートフローの利用はすべての従来の応用例と互換性がある。
【図面の簡単な説明】
【００４３】
【図１】従来技術及び解決すべき問題を示す。
【図２】従来技術及び解決すべき問題を示す。
【図３】従来技術及び解決すべき問題を示す。
【図４】本発明に係るランダムビットフローの速度を加速するための装置の実施形態をブロック形式で略示する。
【図５】本発明に係る速度加速装置の作動状態を示す。
【図６】本発明に係る高速発生器の実施形態をブロック形式で略示する。
【特許請求の範囲】
【請求項１】
第１の相対的に低いクロック周波数（ｆ１）で生成される擬似ランダム入力ビットフロー（ＰＲＢＳ（Ｔ1 ））を、第２の相対的に高クロック周波数（ｆ０）での同一の出力ビットフロー（ＰＲＢＳ（Ｔ0 ））に加速するための方法であって、それが
該出力ビットフローを収集することと、
所定の値（τ）分、該収集されたフローを遅延させることと、
該入力ビットフローと該遅延させたフローとを結合することと
を備えることを特徴とする方法。
【請求項２】
遅延τは、以下の関係を満たすように選択され、
τ＝２l Ｔ1 −Ｔ0
ここでＴ1 は該入力ビットフローの該クロック期間であり、Ｔ0 は該出力ビットフローの該クロック期間であり、ｌはデシメーションパラメータを設定する整数である、請求項１に記載の方法。
【請求項３】
遅延τは以下の関係を満たすように選択され、
τ＝（２ｋ＋１）＊（２n −１）＊Ｔ0
ここでｋは任意の整数を表し、ｎはランダムシーケンスの既約多項式の度数を表す、請求項１または２に記載の方法。
【請求項４】
数ｋ及びｌが以下の関係を満たし、
（２ｋ＋１）＊（２n −１）＋１＝ｐ２l
ここでｐは所望される加速計数である、請求項２及び３に記載の方法。
【請求項５】
第１の相対的に低い周波数（ｆ１）で生成される初期擬似ランダムビットフロー（ＰＲＢＳ（Ｔ1 ））を、第２の相対的に高い周波数（ｆ０）の同一の加速されたビットフロー（ＰＲＢＳ（Ｔ0 ））に加速するための回路であって、該初期ビットフローを受信する第１の入力を有し、該加速されたフローを提供する出力を有するコンバイナ（４０）を備え、該コンバイナの第２の入力が該コンバイナ出力に遅延要素（４１）によって接続されている回路。
【請求項６】
高周波での再生要素（４２）が該コンバイナ出力で提供される請求項５に記載の回路。
【請求項７】
元の擬似ランダムビットシーケンスの発生器と該コンバイナ（４２）の間に、位相シフト要素がさらに提供される請求項５または６に記載の回路。
【請求項８】
該初期ビットフローがフリップフロップ発生器により取得される請求項５乃至７のいずれかに記載の回路。
【請求項９】
光学的な手段及び／または電子的な手段によって形成される請求項５乃至７のいずれかに記載の回路。
【請求項１０】
前記遅延要素（４１）によって適用される遅延が、請求項２乃至４のいずれかに記載の方法の実施により選択される請求項５から９のいずれかに記載の回路。
【請求項１】
第１の相対的に低いクロック周波数（ｆ１）で生成される擬似ランダム入力ビットフロー（ＰＲＢＳ（Ｔ1 ））を、第２の相対的に高クロック周波数（ｆ０）での同一の出力ビットフロー（ＰＲＢＳ（Ｔ0 ））に加速するための方法であって、それが
該出力ビットフローを収集することと、
所定の値（τ）分、該収集されたフローを遅延させることと、
該入力ビットフローと該遅延させたフローとを結合することと
を備えることを特徴とする方法。
【請求項２】
遅延τは、以下の関係を満たすように選択され、
τ＝２l Ｔ1 −Ｔ0
ここでＴ1 は該入力ビットフローの該クロック期間であり、Ｔ0 は該出力ビットフローの該クロック期間であり、ｌはデシメーションパラメータを設定する整数である、請求項１に記載の方法。
【請求項３】
遅延τは以下の関係を満たすように選択され、
τ＝（２ｋ＋１）＊（２n −１）＊Ｔ0
ここでｋは任意の整数を表し、ｎはランダムシーケンスの既約多項式の度数を表す、請求項１または２に記載の方法。
【請求項４】
数ｋ及びｌが以下の関係を満たし、
（２ｋ＋１）＊（２n −１）＋１＝ｐ２l
ここでｐは所望される加速計数である、請求項２及び３に記載の方法。
【請求項５】
第１の相対的に低い周波数（ｆ１）で生成される初期擬似ランダムビットフロー（ＰＲＢＳ（Ｔ1 ））を、第２の相対的に高い周波数（ｆ０）の同一の加速されたビットフロー（ＰＲＢＳ（Ｔ0 ））に加速するための回路であって、該初期ビットフローを受信する第１の入力を有し、該加速されたフローを提供する出力を有するコンバイナ（４０）を備え、該コンバイナの第２の入力が該コンバイナ出力に遅延要素（４１）によって接続されている回路。
【請求項６】
高周波での再生要素（４２）が該コンバイナ出力で提供される請求項５に記載の回路。
【請求項７】
元の擬似ランダムビットシーケンスの発生器と該コンバイナ（４２）の間に、位相シフト要素がさらに提供される請求項５または６に記載の回路。
【請求項８】
該初期ビットフローがフリップフロップ発生器により取得される請求項５乃至７のいずれかに記載の回路。
【請求項９】
光学的な手段及び／または電子的な手段によって形成される請求項５乃至７のいずれかに記載の回路。
【請求項１０】
前記遅延要素（４１）によって適用される遅延が、請求項２乃至４のいずれかに記載の方法の実施により選択される請求項５から９のいずれかに記載の回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００７−５２０１３３（Ｐ２００７−５２０１３３Ａ）
【公表日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願番号】特願２００６−５５０２６５（Ｐ２００６−５５０２６５）
【出願日】平成１７年１月３１日（２００５．１．３１）
【国際出願番号】ＰＣＴ／ＦＲ２００５／０５００５８
【国際公開番号】ＷＯ２００５／０７８９２６
【国際公開日】平成１７年８月２５日（２００５．８．２５）
【出願人】（５００５３１１４１）セントレ・ナショナル・デ・ラ・レシェルシェ・サイエンティフィーク (84)
【Ｆターム（参考）】
【公表日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願日】平成１７年１月３１日（２００５．１．３１）
【国際出願番号】ＰＣＴ／ＦＲ２００５／０５００５８
【国際公開番号】ＷＯ２００５／０７８９２６
【国際公開日】平成１７年８月２５日（２００５．８．２５）
【出願人】（５００５３１１４１）セントレ・ナショナル・デ・ラ・レシェルシェ・サイエンティフィーク (84)
【Ｆターム（参考）】
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