【課題】レート信号が高速になった場合でも、タイミングエッジ発生回路のタイムラグの影響を抑制して、試験速度の高速化を図ることを目的とする。
【解決手段】ＤＵＴの試験を行うための波形を発生させる半導体試験装置１は、それぞれ異なるタイミングをタイミングデータとして記憶し、１周期の間に波形を変化させる最大回数分の個数を設けた複数のタイミングメモリ１０と、レート信号を基準としてタイミングデータのタイミングでタイミングエッジを発生し、タイミングメモリよりも多くの個数を設けた複数のタイミングエッジ発生回路１１と、任意のタイミングメモリから任意のタイミングエッジ発生回路１１にタイミングデータを入力させるマトリクス回路５と、タイミングエッジ発生回路１１が発生したタイミングエッジに基づいて波形を出力する波形出力部６と、を備えている。 （もっと読む）

【課題】乱数発生器を提供する。
【解決手段】
乱数発生器は出力信号提供部、サンプリング部及びクロック生成部を有する。前記出力信号提供部はエントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子を含み、第１クロック信号に応答して発振する出力信号を提供する。前記サンプリング部は、第２制御クロック信号に同期して前記発振する出力信号をサンプリングしてランダムビットで提供する。前記制御クロック生成部は、前記第１制御クロック信号と前記第２制御クロック信号を生成する。 （もっと読む）

【課題】信号発振源からの通信の開始が明確でなく、ランダムに信号が送られてくるような通信システムで利用する場合であっても、良好に判別可能な信号系列を多量に生成できる信号系列生成回路を提供する。
【解決手段】信号系列生成回路１Ａは、複数のＭ系列から２個のＭ系列を取り出して見た場合に全ての組み合わせが互いにプリファードペアになる複数のＭ系列を生成し、生成した複数のＭ系列にそれぞれ、遅延量を付与し、遅延量を付与した複数のＭ系列に排他的論理和演算を施し、演算後の信号系列を出力する。遅延付与手段１Ｂは、複数のＭ系列の組み合わせが同一のものからなる複数の信号系列を生成する際、前記複数の信号系列から取り出された任意の２つの信号系列からなる組み合わせが全て、同一のＭ系列に付与する遅延量同士の各差のうち少なくとも１つが他と異なる関係になるように遅延量を付与する。 （もっと読む）

【課題】不要波成分を確実に抑圧することのできる周波数シンセサイザを得る。
【解決手段】クロック信号源１と、クロック信号Ｃのクロック周波数において互いに９０度位相差となる第１および第２のクロック信号Ｃ_１、Ｃ_２に電力分配する９０度電力分配回路１２と、クロック信号Ｃに同期して、外部からの制御信号ｋに応じた第１および第２のデジタル信号Ａ_１、Ａ_１を生成するデジタル振幅データ生成回路５０と、第１のクロック信号Ｃ_１に同期して、第１のデジタル信号Ａ_１に応じた第１のアナログ信号Ｂ_１を生成するＤＡＣ１０と、第２のクロック信号Ｃ_２に同期して、第２のデジタル信号Ａ_２に応じた第２のアナログ信号Ｂ_２を生成するＤＡＣ１１と、第１および第２のアナログ信号Ｂ_１、Ｂ_２を合成する合成回路１３とを備えている。 （もっと読む）

【課題】電源電圧の変動しやすい容量の小さい電源である環境下でも、安定したパルス信号を生成できるようにする。
【解決手段】タイミング制御回路１−１，１−２と論理回路２−１とを設ける。タイミング制御回路１−１，１−２は、放電制御端子Ｓ１₁，Ｓ２₁と充電制御端子Ｓ１₂，Ｓ２₂，と信号出力端子Ｔ１，Ｔ２を有し、内部に時定数素子を備えている。先ず、充電制御端子Ｓ１₂，Ｓ２₂へ充電の開始を指示し、端子Ｔ１，Ｔ２から出力される電圧ＶＴ１，ＶＴ２を「Ｈ」レベルとする。次に、放電制御端子Ｓ１₁へ放電の開始を指示し、遅延時間τ１経過後に電圧ＶＴ１を「Ｌ」レベルとし、タイミング制御回路１−２での放電を開始させ、遅延時間τ２経過後に電圧ＶＴ２を「Ｌ」レベルとする。このタイミング制御回路１−１，１−２からの電圧ＶＴ１，ＶＴ２を論理回路２−１へ与え、論理回路２−１よりタイミング制御回路１−２での遅延時間τ２をパルス幅とするパルス信号ＰＳ１を得る。 （もっと読む）

【課題】従来よりも簡便な乱数発生技術を提供する。
【解決手段】本発明の一態様による乱数発生装置は、増幅自然放出光を出力する光源と、光源からの光を分岐する分岐手段と、分岐した光の間に時間差を与える遅延手段と、時間差を与えられた光を合波する合波手段と、合波された光の強度を検出する検出手段と、検出された光の強度を閾値と比較して乱数を生成する閾値手段とを備える。これにより、電気雑音を利用する従来技術より３桁以上大きな揺らぎを持つ雑音信号を得ることができる。また、ＡＳＥ光源の光周波数帯域は１ＴＨｚ以上と広く、これにより、速い生成速度の乱数発生が可能となる。 （もっと読む）

【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。
【解決手段】パルス発生装置１００を、遅延回路１０と、バッファー回路２０と、パルス発生回路３０とを含んだ構成とし、遅延回路１０を、Ｍ（Ｍは３以上の整数）個のインバーターＩ１〜ＩＭを縦続接続した構成とし、バッファー回路２０を、遅延回路１０の各接続部から出力される遅延信号にそれぞれ対応するＭ個のバッファーＢ１〜ＢＭを含み、バッファーＢ１〜ＢＭによって遅延回路１０からの遅延信号をバッファリングする構成とし、パルス発生回路３０を、Ｎ（Ｎは１≦Ｎ＜Ｍの整数）個の単位パルス発生回路３１＿１〜３１＿Ｎを含んだ構成とし、各単位パルス発生回路において、バッファー回路２０を介して入力される複数の遅延信号に基づき、１つのパルス信号を構成する複数の単位パルス信号のうち２以上の単位パルス信号を発生するようにした。 （もっと読む）

【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。
【解決手段】パルス発生装置１００を、起動開始信号Ｄ０の入力に応じて単位パルス信号を発生する、各々の信号出力部が独立した単位パルス発生回路２０＿１〜２０＿Ｎと、単位パルス発生回路２０＿１〜２０＿Ｎのうち単位パルス信号を出力する予定の一部の回路の信号出力端子を順次選択して、該選択した信号出力端子を共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続し、残りの単位パルス発生回路の信号出力端子を共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断するスイッチ制御回路３０及び選択スイッチ４０とを含む構成とした。 （もっと読む）

【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を
提供する。
【解決手段】パルス発生装置１００を、ＣＬＫ信号の入力に応じて起動開始信号Ｄ０と、
Ｄ０を反転したＸＤ０とを出力する起動開始信号生成回路２０と、起動開始信号の入力に
応じてパルス信号を発生する、各々の信号出力部が独立した第１〜第Ｎのパルス発生回路
２１＿１〜２１＿Ｎと、第１〜第Ｎのパルス発生回路２１＿１〜２１＿Ｎのうちパルス信
号を出力する予定の一部の回路の信号出力部を順次選択して、該選択した信号出力部を共
通の信号出力線に接続し、残りのパルス発生回路の信号出力部を共通の信号出力線から電
気的に切断する選択回路２２とを含む構成とした。 （もっと読む）

【課題】簡単な回路でかつ低消費電力で帯域制限された正確な短パルスの発生回路を具現し、フィルタを使用せずに目的のパルスを得る。
【解決手段】起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路において、起動信号の位相が変化した時点から所定量の時間差で位相が順次変化するｎ＋１個の信号（ｎは２以上の整数）を発生するタイミング発生回路と、所定の電位を供給する第１の電源及び第２の電源と、ｎ個のインピーダンス素子と、ｎ＋１個の信号に基づく論理関数値によって所定順序で出力端子と第１の電源または第２の電源とをインピーダンス素子を介して交互に切り替えて接続するスイッチ回路と、を含むパルス発生回路。 （もっと読む）

【課題】標準のドリフト発振器に加えて標準の論理部品を使用可能であり、サンプルされるリング発振器より数桁倍高速であって、ジッタ信号によりサンプルされる高速発振器より数倍高速であって、さらに異なる発振器間での相互相関の問題もなく、かつ多数の発振期間後の位相ドリフトのサンプリングより強力な外乱に対してより敏感ではない乱数発生器を提供する。
【解決手段】本装置は、発振器、パルスをカウントするカウンタ、発振器の出力の論理レベルの変化に応答してカウンタからのカウントをラッチするラッチを含む。本装置は、発振器の出力の論理レベルの変動に応答してラッチ信号を発生するエッジ検出器をさらに含む。 （もっと読む）

【課題】良質な乱数を高速に発生させることができる高性能の乱数生成装置を提供することを可能にする。
【解決手段】振幅２６ｍＶ以上のパルス波形電圧を発生するパルス電圧発生器７０と、半導体基板上に離間して形成されたソースおよびドレイン領域と、ソース領域とドレイン領域との間のチャネル領域となる半導体基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成されパルス電圧発生器からのパルス電圧が印加されるゲート電極とを有し、ソース領域とドレイン領域間に流れる電流にランダムノイズが含まれるランダムノイズ生成素子１０ａと、ランダムノイズ生成素子から発生されるランダムノイズの大きさに基づいて乱数信号を生成する乱数生成部３０と、を備える。 （もっと読む）

【課題】複数の周波数帯域に対応する複数のパルス波形を低消費電力で生成可能とする。
【解決手段】ＰＬＬ回路１０２内のＶＣＯの発振周波数を所定の値にすることにより、所定の遅延時間に調整が可能な遅延器を複数個直列に接続し、初段の遅延器に入力するデジタル信号ＴＱをパルス波形生成を開始したいタイミングで反転させることにより、各遅延器が出力するデジタル信号ＴＱを所定の遅延時間で順次遅延させた複数の遅延信号ＤＬｎを出力する遅延回路１０３と、前記遅延器から出力される所定の時間間隔となる２つの遅延信号を順次合成することにより、所定の時間間隔の幅を持つ方形波を発生させる方形波発生回路１０４と、前記方形波によって出力電圧を選択する出力電圧選択回路１０５とを備え、前記遅延器における所定の遅延時間と出力電圧選択回路１０５における出力電圧の選択内容とを変更することにより、複数の特定波形を出力する。 （もっと読む）

【課題】低消費電力で、複数の周波数帯域に対応するパルスを生成するパルス生成器を提供する。
【解決手段】本発明に係るパルス生成器１０は、遅延部３から出力された遅延信号ＤＬ０〜ＤＬ１５に基づいて基準パルスＳＱＡ１〜ＳＱＡ７と基準パルスＳＱＢ１〜ＳＱＢ５とをそれぞれ生成し、基準パルスＳＱＡ１〜ＳＱＡ７を列とした送信パルスＡと基準パルスＳＱＢ１〜ＳＱＢ５を列とした送信パルスＢをそれぞれ生成する。基準パルスＳＱＡ，ＳＱＢは、パルス幅がそれぞれ異なるため、送信パルスＡ，Ｂの時間幅もそれぞれ異なり、複数の周波数帯域に対応するパルスを生成することができる。 （もっと読む）

【課題】広帯域で周波数密度が一定の雑音信号を短い処理時間で発生させる。
【解決手段】所望の雑音信号のスペクトラムをその上限周波数Ｆ_ＭＡＸの１／Ｍとなる境界周波数Ｆａで低域側と高域側に分け、各帯域について所望周波数分解能ΔＦのＭ倍の値で上限周波数Ｆ_ＭＡＸを除して得られる値をポイント数Ｎとするスペクトラムデータを生成して逆フーリエ変換を行い、得られた低域側の時間波形データＤａ（ｋ）に対し、倍率Ｍの補間処理と境界周波数Ｆａの低域通過フィルタ処理して所望周波数分解能に対応した時間波形データＤａ（ｋ）″を生成し、得られた高域側の時間波形データＤｂ（ｋ）に対し、Ｍ通りの異なる遅延時間を与えて所望周波数分解能に等しい周波数差のあるキャリア周波数で境界周波数以上の高域帯へ周波数変換して複数Ｍの時間波形データＤｂ１（ｋ）〜ＤｂＭ（ｋ）に変換し、低域側の時間波形データと合成して所望の雑音信号を得ている。 （もっと読む）

【課題】パルスの休止期間における貫通連流の値をも極小にして極限まで低消費電力化を
図ったパルス発生回路を提供する。
【解決手段】パルス発生回路を、所定段数縦続接続されたインバータ回路１０１〜１０９
と、これらインバータ回路１０１〜１０９の各段の手段によって論理反転動作を行う論理
回路１１０〜１２５を備え、論理回路１１０〜１２５の出力に応じて出力端を第１の電位
レベルＶ１か又は第２の電位レベルＶ２かに選択的に接続して出力端１３１に出力パルス
Ｐoutを得るようにし、該出力パルスＰoutの中間の基準レベルとしてＶ１〜Ｖ２を分圧回
路１１によって分圧した第３のレベルＶ３に設定するが、パルスの休止期間では、オンオ
フ制御信号生成回路１５００の制御下で開閉手段１５０をオフにして分圧回路１１への給
電を断ち貫通電流が流れないようにする。 （もっと読む）

【課題】ジッタが印加された出力信号を生成する信号発生回路２００。
【解決手段】ジッタが印加された出力信号を生成する信号発生回路であって、周波数の異なる第１ジッタ信号及び第２ジッタ信号を出力するジッタ出力部と、第１ジッタ信号及び第２ジッタ信号の略中間の周波数のキャリア信号を出力するキャリア出力部と、第１ジッタ信号、第２ジッタ信号、及びキャリア信号を加算して、出力信号を生成する加算部とを備える信号発生回路。 （もっと読む）

【課題】真にランダムな出力値を生成するのは困難であるがその１つの手段を提供する。
【解決手段】双安定回路（３０）であって、０または１を出力する２つの安定状態を有し、また０と１の間の浮動値を出力する平衡準安定状態を有し、スイッチ・オンすると前記準安定状態から前記安定状態の一方に転換し、前記状態は双安定回路（３０）のポートの電圧レベルに依存する双安定回路（３０）と、双安定回路（３０）の前記ポートの電圧レベルを制御するための電圧レベル制御回路（８０）と、スイッチ・オンの後で双安定回路（３０）が前記準安定状態から前記安定状態の一方に切り換わるのに要する切換え時間を測定するための時間測定回路（５０）と、ランダム出力値を出力するシーケンスを実行する制御論理とを含む、真にランダムな出力値を生成する回路（５）。 （もっと読む）

【課題】論理回路の動作の遷移時間程度に細いパルスを発生しようとするときに論理回路が誤動作し細いスパイク状のノイズが発生することを排除し、安定で誤動作のない短パルスの発生回路を実現させる。
【解決手段】縦続接続されたＭ段（Ｍは正の偶数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｍの偶数）段目の出力Ｄ_iおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤ_i-1の論理積をとる論理積回路と、前記論理積回路出力の論理和を取る論理和回路と前記遅延回路の初段目の出力Ｄ₁の否定論理ＸＤ₁および前記遅延回路の最終段目の出力Ｄ_Mの論理積ＸＤ₁Ｄ_Mが偽の間の所定のタイミングに信号を出力する論理回路と前記論理回路出力が真のとき前記論理積回路または前記論理和回路の少なくとも一方を非活性にする手段とを備えて構成する。 （もっと読む）

【課題】チップ温度が著しく低下しても高い乱数性を維持した乱数を発生することにより高いセキュリティーを維持すること。
【解決手段】乱数発生器ＲＮＧは、被サンプリング信号ＲＮＧＶＣＯを生成する第１発振器ＶＣＯ１とサンプリング信号ＲＮＧＯＳＣを生成する第２発振器ＶＣＯ２とを含む発振ユニットＲＮＧＯと、ＲＮＧＶＣＯをＲＮＧＯＳＣによってサンプリングすることにより乱数ＲＮを生成する論理ユニットＲＮＧＬとを含む。発振ユニットＲＮＧＯは、ＶＣＯ１の発振周波数を決定する第１バイアス電流とＶＣＯ２の発振周波数を決定する第２バイアス電流とのいずれかのバイアス電流の値を制御する複数ビット制御信号ｌｓｆｒ１［３：０］、ｌｓｆｒ２［１：０］を生成する制御ユニットＬＦＳＲ１、ＬＦＳＲ２を更に含む。 （もっと読む）