パルス発生装置
【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。
【解決手段】パルス発生装置100を、起動開始信号D0の入力に応じて単位パルス信号を発生する、各々の信号出力部が独立した単位パルス発生回路20_1〜20_Nと、単位パルス発生回路20_1〜20_Nのうち単位パルス信号を出力する予定の一部の回路の信号出力端子を順次選択して、該選択した信号出力端子を共通の信号出力線Pu_Coutに電気的に接続し、残りの単位パルス発生回路の信号出力端子を共通の信号出力線Pu_Coutから電気的に切断するスイッチ制御回路30及び選択スイッチ40とを含む構成とした。
【解決手段】パルス発生装置100を、起動開始信号D0の入力に応じて単位パルス信号を発生する、各々の信号出力部が独立した単位パルス発生回路20_1〜20_Nと、単位パルス発生回路20_1〜20_Nのうち単位パルス信号を出力する予定の一部の回路の信号出力端子を順次選択して、該選択した信号出力端子を共通の信号出力線Pu_Coutに電気的に接続し、残りの単位パルス発生回路の信号出力端子を共通の信号出力線Pu_Coutから電気的に切断するスイッチ制御回路30及び選択スイッチ40とを含む構成とした。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、所望の信号レベルのパルス信号を発生するのに好適なパルス発生装置に関する。
【背景技術】
【0002】
近年、携帯電話や無線LAN等の無線端末装置が著しく普及し、利用する周波数帯もギガヘルツ(GHz)帯に及んできている。そのため、新しい周波数帯を通信に利用することが困難な状況にある。
そのような中で、パルス幅が極めて狭いインパルス状のパルス列(例えば、パルス幅が1[ns]近辺のパルス列)を用いる通信方式が周波数資源の新しい利用方法として注目されるようになってきた。そのようなパルス列を用いる通信方式として、例えば、ウルトラワイドバンド(UWB)通信方式が知られている。UWB通信方式については、例えば、特許文献1に詳しい説明がある。
【0003】
これらのパルス列を用いた通信方式では、通常の連続波を用いた信号伝送とは異なり、断続的なエネルギーの送受信によって情報の伝送が行われる。
UWB通信は低消費電力であり、且つ送受信機の小型化が可能であるため、携帯電話等のモバイル機器に適している。
また、従来のパルス発生回路として、例えば、特許文献2に記載のパルス発生器がある。
かかるパルス発生器は、遅延段の入力信号の立上がりまたは立下がりの一方でパルス信号を発生する回路である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表平10−508725号公報
【特許文献2】特開2006−229677号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記特許文献2のパルス発生回路は、単位パルス信号を発生する複数の単位パルス発生回路の出力を全て短絡させて(ワイヤード・OR接続して)重ね合わせることで出力するパルス信号を生成している。
そのため、単位パルス信号を発生する単位パルス発生回路の数が増加するにつれて、単位パルス信号の出力ノードにつながるトランジスタなどの回路素子の数が増え、それらが負荷(主に容量)となって、単位パルス信号の振幅が小さくなるという問題があった。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、所望の信号レベルのパルス信号を発生するのに好適なパルス発生装置を提供することを目的としている。
【課題を解決するための手段】
【0006】
〔形態1〕 上記目的を達成するために、形態1のパルス発生装置は、複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路と、
前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を連続して順次発生するN個(Nは2以上の整数)の単位パルス発生回路と、
前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記N個の単位パルス発生回路のうちM(Mは1≦M<Nの整数)個の単位パルス発生回路の信号出力部を順次、前記N個の単位パルス発生回路に共通の信号出力線に電気的に接続すると共に、前記N個の単位パルス発生回路のうち残り(N−M)個の単位パルス発生回路の信号出力部を前記共通の信号出力線から電気的に切断する出力切替手段と、を備える。
【0007】
このような構成であれば、出力切替手段によって、各単位パルス発生回路の単位パルス信号の発生タイミングに合わせて、N個の単位パルス発生回路の信号出力部のうちM個の信号出力部を順次、共通の信号出力線に電気的に接続し、残りの(N−M)個の信号出力部を順次、共通の信号出力線から電気的に切断することが可能である。
ここで、例えば、N個の単位パルス発生回路の信号出力部をワイヤード・ORによって共通の信号出力線に全て接続する構成とした場合に、単位パルス信号を発生している単位パルス発生回路に対して、残りの単位パルス発生回路が全て容量負荷となり、単位パルス信号の振幅レベルを低下させる。
【0008】
一方、本形態の構成であれば、各単位パルス発生回路の単位パルス信号の発生タイミングに合わせて、N個の単位パルス発生回路のそれぞれ独立した信号出力部のうちM個の信号出力部を共通の信号出力線に順次接続し、残りの信号出力部を共通の信号出力線から順次切断することができるので、全てをワイヤード・ORで接続した場合と比較して、容量負荷によって低下する振幅のレベルを低減することができるという効果が得られる。
特に、各単位パルス発生回路のパルス信号の発生タイミングに合わせて、単位パルス信号を発生するタイミングにある1つの単位パルス発生回路のみを順次接続し、単位パルス信号を発生するタイミングにない残りの単位パルス発生回路を順次切断することで、容量負荷による振幅レベルの低下が発生すること自体を防ぐことができる。
更に、連続して単位パルス信号を発生する複数の単位パルス発生回路の信号出力部を順次、共通の信号出力線に電気的に接続することで、接続の切替を余裕を持って行うことができるという効果も得られる。
【0009】
ここで、上記「所定の接続部」は、単位パルス信号を生成するパルス生成部の構成に応じた数の接続部であり、パルス生成部毎に異なる複数の接続部の組み合わせなどが該当する。以下、形態5において同じである。
また、上記「単位パルス発生回路」は、遅延された基準信号(クロック信号)を入力とし、所定の論理演算によってハイレベル又はローレベルとなる出力信号(単位パルス信号)を生成する論理回路などから構成される。以下、形態5において同じである。
また、上記「単位パルス信号」は、単周期のモノサイクルパルス信号などの単位パルス信号列を形成する最小単位のパルス信号が該当する。以下、形態5において同じである。
【0010】
〔形態2〕 更に、形態2のパルス発生装置は、形態1のパルス発生装置において、前記出力切替手段は、前記共通の信号出力線に順次接続される前記信号出力部の同時接続数がM個で一定となるタイミングで前記共通の信号出力線に対する前記信号出力部の電気的な接続及び切断の切替処理を行う。
このような構成であれば、共通の信号出力線に対して、常に一定数の信号出力部が電気的に接続及び切断されるので、発生する容量負荷を一定とすることができる。
これにより、出力するパルス信号列の振幅レベルを一定レベルで安定化することができるという効果が得られる。
【0011】
〔形態3〕 更に、形態3のパルス発生装置は、形態1又は2のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次増加させ、N個まで増加させた後にm(mは1≦m<Nの整数)個ずつ順次減少させる切替処理を繰り返し行う。
このような構成であれば、単位パルス信号を発生する順番に、各単位パルス発生回路の信号出力部をn個ずつ共通の信号出力線に順次、接続数を増加させながら(前の接続を残したまま)電気的に接続することができる。更に、最大接続数となるN個の信号出力部が共通の信号出力線に電気的に接続された状態から、m個ずつ順次共通の信号出力線から電気的に切断することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、大きな振幅レベルから徐々に小さな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【0012】
〔形態4〕 更に、形態4のパルス発生装置は、形態1又は2のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次減少させ、k(kは1≦k<Nの整数)個まで減少させた後にm(mは1≦m<Nの整数)個ずつ順次増加させる切替処理を繰り返し行う。
このような構成であれば、パルス信号の発生順番が連続するパルス発生回路がM個ずつパルス信号の発生前に選択され、これらの信号出力線が共通の信号出力線に電気的に接続される。
【0013】
このような構成であれば、単位パルス信号を発生した順番に、各単位パルス発生回路の信号出力部をn個ずつ共通の信号出力線から順次、電気的に切断することができる。更に、k個の信号出力部が共通の信号出力線に電気的に接続された状態から、各単位パルス発生回路の信号出力部をm個ずつ共通の信号出力線に順次、接続数を増加させながら(前の接続を残したまま)電気的に接続することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、小さい振幅レベルから徐々に大きな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【0014】
〔形態5〕 また、上記目的を達成するために、形態5のパルス発生装置は、複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路と、
前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を連続して順次発生するN個(Nは2以上の整数)の単位パルス発生回路と、
前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記各単位パルス発生回路の信号出力部を、前記N個の単位パルス発生回路に共通の信号出力線に電気的に接続すると共に前記共通の信号出力線から電気的に切断する出力切替手段と、を備え、
前記出力切替手段は、前記各単位パルス発生回路の信号出力部を順次前記共通の信号出力線に電気的に接続すると共に、前記共通の信号出力線に同時に接続する前記信号出力部の数を順次変化させる切替処理を行う。
このような構成であれば、同時接続された単位パルス発生回路が容量負荷となることを利用して、単位パルス信号の振幅レベルを変調させて、所望の振幅変化をする単位パルス信号列から構成されるパルス信号を発生することができるという効果が得られる。
【0015】
〔形態6〕 更に、形態6のパルス発生装置は、形態5のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次増加させ、N個まで増加させた後にm(mは1≦m<Nの整数)個ずつ順次減少させる切替処理を繰り返し行う。
このような構成であれば、単位パルス信号を発生する順番に、各単位パルス発生回路の信号出力部をn個ずつ共通の信号出力線に順次、接続数を増加させながら(前の接続を残したまま)電気的に接続することができる。更に、最大接続数となるN個の信号出力部が共通の信号出力線に電気的に接続された状態から、m個ずつ順次共通の信号出力線から電気的に切断することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、大きな振幅レベルから徐々に小さな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【0016】
〔形態7〕 更に、形態7のパルス発生装置は、形態5のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次減少させ、k(kは1≦k<Nの整数)個まで減少させた後にm(mは1≦m<Nの整数)個ずつ順次増加させる切替処理を繰り返し行う。
このような構成であれば、パルス信号の発生順番が連続するパルス発生回路がM個ずつパルス信号の発生前に選択され、これらの信号出力線が共通の信号出力線に電気的に接続される。
【0017】
このような構成であれば、単位パルス信号を発生した順番に、各単位パルス発生回路の信号出力部をn個ずつ共通の信号出力線から順次、電気的に切断することができる。更に、k個の信号出力部が共通の信号出力線に電気的に接続された状態から、各単位パルス発生回路の信号出力部をm個ずつ共通の信号出力線に順次、接続数を増加させながら(前の接続を残したまま)電気的に接続することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、小さい振幅レベルから徐々に大きな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【0018】
〔形態8〕 更に、形態8のパルス発生装置は、形態5のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、N個の前記単位パルス発生回路におけるL(Lは2≦L<Nの整数)個の単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数をa(aは1≦a<Lの整数)個ずつ順次増加させ、L個まで増加させた後にb(1≦b<L)個ずつ順次減少させる第1の切替処理と、残りの(N−L)個の前記単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数を(N−L)個からi(iは1≦i<(N−L)の整数)個ずつ順次減少させ、k(kは1≦k<(N−L)の整数)個まで減少させた後にj(1≦j<(N−L))個ずつ順次増加させる第2の切替処理とを所定の順番で繰り返し行う。
このような構成であれば、単位パルス信号を発生する順番に、L(Lは2≦L<Nの整数)個の単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数をa(aは1≦a<Lの整数)個ずつ順次増加させ、L個まで増加させた後にb(1≦b<L)個ずつ順次減少させることができる。
【0019】
更に、(N−L)個の前記単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数を(N−L)個からi(iは1≦i<(N−L)の整数)個ずつ順次減少させ、k(kは1≦k<(N−L)の整数)個まで減少させた後にj(1≦j<(N−L))個ずつ順次増加させることができる。
これによって、第1の切替処理→第2の切替処理の順に行った場合は、前半L個の単位パルス信号が大きな振幅レベルから徐々に小さな振幅レベルへと変化し、後半(N−L)個の単位パルス信号が小さな振幅レベルから徐々に大きな振幅レベルへと変化する単位パルス信号列から構成されるパルス信号を発生することができる。
また、第2の切替処理→第1の切替処理の順に行った場合は、前半(N−L)個の単位パルス信号が小さな振幅レベルから徐々に大きな振幅レベルへと変化し、後半L個の単位パルス信号が大きな振幅レベルから徐々に小さな振幅レベルへと変化する単位パルス信号列から構成されるパルス信号を発生することができる。
【0020】
〔形態9〕 更に、形態9のパルス発生装置は、形態8のパルス発生装置において、前記Lは、前記Nが偶数のときはN/2であり、前記Nが奇数のときは(N+1)/2である。
このような構成であれば、第1の切替処理→第2の切替処理の順に行った場合は、両端部で最大振幅となり徐々に変化して中心部で最小振幅となる単位パルス信号列から構成されるパルス信号を発生することができる。
また、第2の切替処理→第1の切替処理の順に行った場合は、両端部で最小振幅となり徐々に変化して中心部で最大振幅となる単位パルス信号列から構成されるパルス信号を発生することができる。
【0021】
〔形態10〕 更に、形態10のパルス発生装置は、形態1乃至9のいずれか1のパルス発生装置において、前記出力切替手段は、前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号に基づき前記信号出力部の前記共通の信号出力線に対する電気的な接続及び切断の切替タイミングを決定する切替タイミング信号を生成し、該生成した切替タイミング信号によって、前記切替処理を制御する。
このような構成であれば、単位パルス発生回路を駆動する信号と同じ信号を用いて切替制御を行うことができるので、切替制御を行う部分の回路構成を簡素化することができるという効果が得られる。
【図面の簡単な説明】
【0022】
【図1】本発明に係るパルス発生装置100の概略構成を示すブロック図である。
【図2】選択スイッチ40の構成例を示す図である。
【図3】第1の実施の形態に係るパルス発生装置100の回路構成例を示す図である。
【図4】(a)は、単位パルス発生回路20の端子構成例を示す図であり、(b)は、単位パルス発生回路20の真理値表の一例を示す図である。
【図5】(a)〜(c)は、単位パルス発生回路20の回路構成例を示す図である。
【図6】第1の実施の形態の変形例に係るパルス発生装置100の構成例を示すブロック図である。
【図7】第2の実施の形態に係るパルス発生装置100の回路構成例を示す図である。
【図8】パルス発生装置100の遅延回路10、単位パルス発生回路20、選択スイッチ40及び電位調整回路50に対して入出力される信号のタイミングチャートである。
【図9】第2の実施の形態の変形例に係るパルス発生装置100の回路構成例を示す図である。
【図10】第3の実施の形態に係るパルス発生装置100の回路構成例を示す図である。
【図11】遅延時間の制御が可能なインバータ遅延回路11の回路構成例を示す図である。
【発明を実施するための形態】
【0023】
〔第1の実施の形態〕
以下、本発明の第1の実施の形態を図面に基づき説明する。図1〜図5は、本発明に係るパルス発生装置の第1の実施の形態を示す図である。
まず、本発明に係るパルス発生装置の構成を図1〜図2に基づき説明する。図1は、本発明に係るパルス発生装置100の概略構成を示すブロック図である。また、図2は、選択スイッチ40の構成例を示す図である。
パルス発生装置100は、図1に示すように、入力信号を遅延する遅延回路10と、遅延回路10から出力される遅延信号に応じて単位パルス信号を発生するN個の単位パルス発生回路20_1〜20_N(Nは2以上の整数)と、共通の信号出力線に対する単位パルス発生回路20_1〜20_Nの信号出力部の電気的な接続及び切断を行う選択スイッチ40のスイッチ切替処理を制御するスイッチ制御回路30と、選択スイッチ40と、パルス出力信号の電位を調整する電位調整回路50とを含んで構成される。
【0024】
遅延回路10は、複数のインバータ回路(遅延素子)を縦続接続した構成の遅延段と、縦続接続された複数のインバータ回路の各接続部の負荷を一定にするための複数のバッファ回路とを含んで構成される。具体的な回路例は後述する。
単位パルス発生回路20_1〜20_Nは、各々が独立しており、遅延回路10の遅延段における所定の接続部からバッファ回路を介して出力される遅延信号を入力とし、この遅延信号の遅延時間に応じたパルス幅の単位パルス信号up1〜upNを発生する。具体的な回路例は後述する。
スイッチ制御回路30は、遅延回路10の遅延素子の接続部からバッファ回路を介して出力される遅延信号に基づき、スイッチ切替信号SW_Sig1〜Nを生成し、該生成したスイッチ切替信号SW_Sig1〜Nを選択スイッチ40の各スイッチング素子に供給する。
【0025】
本実施の形態では、予め設定された順番で、予め決定された個数の信号出力部を順次選択し、単位パルス発生回路20_1〜20_Nに共通の信号出力線Pu_Coutに対して電気的に接続及び切断するように選択スイッチ40の各スイッチング素子のオン・オフを制御するスイッチ切替信号SW_Sig1〜Nを生成する。
ここで、予め設定された順番とは、予め決定している単位パルス発生回路20_1〜20_Nの単位パルス信号up1〜upNを発生する順番であり、予め設定された個数とは、当該個数をXとすると「1≦X<N」の整数である。
【0026】
選択スイッチ40は、図2に示すように、単位パルス発生回路20_1〜20_Nの信号出力部と、共通の信号出力線Pu_Coutとの電気的な接続と切断とを行うスイッチング素子41_1〜41_Nを含んで構成される。
スイッチング素子41_1〜41_Nは、MOSトランジスタなどのスイッチング素子から構成され、スイッチ制御回路30からのスイッチ切替信号SW_Sig1〜Nに応じて、各スイッチング素子をオン・オフする。そして、オンのときに単位パルス発生回路の信号出力部を共通の信号出力線Pu_Coutに電気的に接続し、オフのときに信号出力部を共通の信号出力線Pu_Coutから電気的に切断する。
【0027】
次に、図3に基づき、パルス発生装置100の具体的な回路構成を説明する。
ここで、図3は、パルス発生装置100の回路構成例を示す図である。
図3に示すように、パルス発生装置100は、遅延回路10と、単位パルス発生回路20_1〜20_4と、XOR回路31_1〜31_4と、インバータ回路32_1〜32_4と、バッファ回路33_1〜33_4とから構成されるスイッチ制御回路30と、スイッチング素子41_1〜41_4とから構成される選択スイッチ40と、電位調整回路50とを含んで構成される。
遅延回路10は、入力信号を所定時間だけ遅延させると共に反転して出力するインバータ回路11_1〜11_9と、入力信号をそのまま出力するバッファ回路12_1〜12_9,13_1〜13_9とを含んで構成される。
インバータ回路11_1〜11_9は、インバータ回路11_1を始端とし、インバータ回路11_9を終端として11_1〜11_9の順に、これらの入力端子及び出力端子が電気的に縦続接続されている。
【0028】
上記構成によって、始端に入力された信号は、各インバータ回路で遅延且つ反転しながら各回路を伝わり、インバータ回路が奇数個であることから、終端からは9つのインバータ回路で遅延され且つ入力信号を反転した信号が出力される。
例えば、ハイレベルの信号を正論理、ローレベルの信号を否定論理で見た場合に、インバータ回路11_1の入力端子に入力された信号が正論理の場合は、インバータ回路11_9の出力端子から否定論理が、入力された信号が否定論理の場合は、インバータ回路11_9の出力端子から正論理が出力される。
なお、インバータ回路を偶数個とした場合は、始端に入力された信号と同じ論理の信号が終端から出力されることになる。
次に、バッファ回路12_1〜12_9と、13_1〜13_9とは、バッファ回路12_1と13_1、12_2と13_2、12_3と13_3・・・といったように、「_」の後の数字が同じ2つのバッファ回路が縦続接続されている。
【0029】
バッファ回路12_1の信号入力端子は、インバータ回路11_1及び11_2の接続部と、バッファ回路12_2の信号入力端子は、インバータ回路11_2及び11_3の接続部と、バッファ回路12_3の信号入力端子は、インバータ回路11_3及び11_4との接続部とそれぞれ電気的に接続されている。
更に、バッファ回路12_4の信号入力端子は、インバータ回路11_4及び11_5の接続部と、バッファ回路12_5の信号入力端子は、インバータ回路11_5及び11_6の接続部と、バッファ回路12_6の信号入力端子は、インバータ回路11_6及び11_7の接続部とそれぞれ電気的に接続されている。
更に、バッファ回路12_7の信号入力端子は、インバータ回路11_7及び11_8の接続部と、バッファ回路12_8の信号入力端子は、インバータ回路11_8及び11_9の接続部と、バッファ回路12_9の信号入力端子は、インバータ回路11_9の信号出力端子とそれぞれ電気的に接続されている。
【0030】
バッファ回路13_1の信号出力端子は、単位パルス発生回路20_1の信号入力端子Aと、バッファ回路13_2の信号出力端子は、単位パルス発生回路20_1の信号入力端子Bと、バッファ回路13_3の信号出力端子は、単位パルス発生回路20_1の信号入力端子C及び単位パルス発生回路20_2の信号入力端子Aとそれぞれ電気的に接続されている。
更に、バッファ回路13_4の信号出力端子は、単位パルス発生回路20_2の信号入力端子Bと、バッファ回路13_5の信号出力端子は、単位パルス発生回路20_2の信号入力端子C及び単位パルス発生回路20_3の信号入力端子Cと、バッファ回路13_6の信号出力端子は、単位パルス発生回路20_3の信号入力端子Bとそれぞれ電気的に接続されている。
【0031】
更に、バッファ回路13_7の信号出力端子は、単位パルス発生回路20_3の信号入力端子C及び単位パルス発生回路20_4の信号入力端子Aと、バッファ回路13_8の信号出力端子は、単位パルス発生回路20_4の信号入力端子Bと、バッファ回路13_9の信号出力端子は、単位パルス発生回路20_4の信号入力端子Cとそれぞれ電気的に接続されている。
上記構成によって、遅延段を構成する縦続接続された各インバータ回路11_1〜11_9の各接続部は、バッファ回路12_1〜12_9,13_1〜13_9によって負荷が均一となり、これにより、各接続部から出力される遅延信号の振幅レベル及び時間幅を均一にする。
また、単位パルス発生回路20_1〜20_4は、3つの信号入力端子A〜Cと、1つの信号出力端子OUTとを備え、信号入力端子A〜Cに入力される信号に応じて所定の論理演算を行い、その演算結果に応じた単位パルス信号を信号出力端子OUTから出力する。
【0032】
また、スイッチ制御回路30を構成する、XOR回路31_1の2つの信号入力端子の一方と、遅延回路10のバッファ回路12_1の信号出力端子とが電気的に接続され、XOR回路31_1の2つの信号入力端子の他方と、バッファ回路12_3の信号出力端子とが電気的に接続されている。
更に、XOR回路31_2の2つの信号入力端子の一方と、遅延回路10のバッファ回路12_3の信号出力端子とが電気的に接続され、XOR回路31_2の2つの信号入力端子の他方と、バッファ回路12_5の信号出力端子とが電気的に接続された構成を有している。
更に、XOR回路31_3の2つの信号入力端子の一方と、遅延回路10のバッファ回路12_5の信号出力端子とが電気的に接続され、XOR回路31_3の2つの信号入力端子の他方と、バッファ回路12_7の信号出力端子とが電気的に接続された構成を有している。
【0033】
更に、XOR回路31_4の2つの信号入力端子の一方と、遅延回路10のバッファ回路12_7の信号出力端子とが電気的に接続され、XOR回路31_4の2つの信号入力端子の他方と、バッファ回路12_9の信号出力端子とが電気的に接続された構成を有している。
更に、XOR回路31_1の信号出力端子は、インバータ回路32_1及びバッファ回路33_1の信号入力端子と電気的に接続され、XOR回路31_2の信号出力端子は、インバータ回路32_2及びバッファ回路33_2の信号入力端子と電気的に接続されている。
更に、XOR回路31_3の信号出力端子は、インバータ回路32_3及びバッファ回路33_3の信号入力端子と電気的に接続され、XOR回路31_4の信号出力端子は、インバータ回路32_4及びバッファ回路33_4の信号入力端子と電気的に接続されている。
【0034】
また、スイッチング素子41_1〜41_4は、Pチャンネル型のMOSトランジスタであるトランジスタ42_1〜42_4と、Nチャンネル型のMOSトランジスタであるトランジスタ43_1〜43_4とを含んで構成される。
スイッチング素子41_1は、トランジスタ42_1とトランジスタ43_1とを含み、トランジスタ42_1のソース端子とトランジスタ43_1のソース端子とが電気的に接続され、トランジスタ42_1のドレイン端子とトランジスタ43_1のドレイン端子とが電気的に接続されてアナログスイッチを形成している。
トランジスタ42_1のゲート端子とスイッチ制御回路30のインバータ回路32_1の信号出力端子とが電気的に接続され、トランジスタ43_1のゲート端子とスイッチ制御回路のバッファ回路33_1の信号出力端子とが電気的に接続されている。
スイッチング素子41_2〜41_4もスイッチング素子41_1と同様に、「_」の後の数字が同じ各2つのトランジスタによってアナログスイッチを形成している。
【0035】
更に、トランジスタ42_2〜42_4のゲート端子とスイッチ制御回路30のインバータ回路32_2〜32_4の信号出力端子とが「_」の後の数字が同じもの同士で電気的に接続され、トランジスタ43_2〜43_4のゲート端子とスイッチ制御回路のバッファ回路33_2〜33_4の信号出力端子とが「_」の後の数字が同じもの同士で電気的に接続されている。
スイッチング素子41_1〜41_4の各2つのトランジスタのドレイン端子又はソース端子の接続部の一方と単位パルス発生回路20_1〜20_4の信号出力端子OUTとが「_」の後の数字が同じもの同士でそれぞれ電気的に接続され、前記接続部の他方と共通の信号出力線Pu_Coutとがそれぞれ電気的に接続されている。
【0036】
上記構成によって、スイッチング素子41_1〜41_4の各2つのトランジスタのゲート端子の一方には、XOR回路31_1〜31_4の出力信号そのものがそれぞれ入力され、他方にはXOR回路31_1〜31_4の出力信号を反転した信号がそれぞれ入力される。これらXOR回路31_1〜31_4の出力信号そのもの及びこれを反転した信号の各組が、スイッチ切替信号SW_Sig1〜4となる。
これによって、スイッチング素子41_1〜41_4の各2つのトランジスタは、スイッチ切替信号SW_Sig1〜4に応じて同時にオン・オフする。各2つのトランジスタがオンのときは、単位パルス発生回路20_1〜20_4のうち、オンとなっているトランジスタに対応する単位パルス発生回路の信号出力端子が共通の信号出力線Pu_Coutに電気的に接続される。
【0037】
電位調整回路50は、Nチャンネル型のMOSトランジスタであるトランジスタ51〜53と、Pチャンネル型のMOSトランジスタであるトランジスタ54とを含んで構成される。
具体的に、トランジスタ51のドレイン端子が共通の信号出力線Pu_Coutに電気的に接続され、ソース端子がトランジスタ52のドレイン端子に電気的に接続され、トランジスタ52のソース端子がGNDノードに電気的に接続されている。
更に、トランジスタ51のゲート端子は、遅延回路10のバッファ回路13_9の信号出力端子と電気的に接続され、トランジスタ52のゲート端子は、遅延回路10のバッファ回路13_1の信号出力端子と電気的に接続されている。
更に、トランジスタ54のソース端子が電圧VDDの電源ノードに電気的に接続され、ドレイン端子がトランジスタ53のドレイン端子に電気的に接続され、トランジスタ53のソース端子がGNDノードに電気的に接続されている。
【0038】
更に、トランジスタ51のソース端子と、トランジスタ53及び54のゲート端子と、トランジスタ53及び54のドレイン端子とが電気的に接続されている。
上記構成によって、トランジスタ51及び52は、ゲート端子に入力される信号が両方ともハイレベルのときにオン状態となって共通の信号出力線Pu_CoutをGNDレベルに接続し、それ以外のときにオフ状態となる。これにより、パルス信号を発生しない期間における出力電位を設定することができる。本実施の形態では、最も安定した電位となるGNDレベル(接地電位)に設定しているが、VDDよりも低電位であれば他の電位に設定してもよい。
また、トランジスタ53及び54によってプッシュプル回路が構成され、入力信号(単位パルス信号)のレベルに応じた出力信号を出力する。
【0039】
次に、図4及び図5に基づき、単位パルス発生回路20_1〜20_4の詳細な構成を説明する。以下、単位パルス発生回路20_1〜20_4において区別する必要のないときは、単に単位パルス発生回路20と称することとする。
ここで、図4(a)は、単位パルス発生回路20の端子構成例を示す図であり、(b)は、単位パルス発生回路20の真理値表の一例を示す図である。また、図5(a)〜(c)は、単位パルス発生回路20の回路構成例を示す図である。
単位パルス発生回路20は、図4(a)に示すように、信号入力端子A〜Cと、信号出力端子OUTとを備え、信号入力端子A〜Cに入力された信号の論理(正論理「H」、否定論理「L」)に応じて、図4(b)の真理値表に従った論理演算を行い、その演算結果に応じた論理の単位パルス信号を信号出力端子OUTから出力する。
【0040】
なお、入力信号のレベルがハイレベルのときを正論理「H」、ローレベルのときを否定論理「L」とする。また、図4(b)の真理値表において、Hは正論理、Lは否定論理、Zはハイ・インピーダンスとなる。
また、単位パルス発生回路20は、図5(a)〜(c)に示すように、Pチャンネル型のMOSトランジスタであるトランジスタ21及び22と、Nチャンネル型のMOSトランジスタであるトランジスタ23及び24とを含んで構成される。
そして、信号入力端子A〜Cの構成によって、図5(a)〜(c)に示すような回路構成が採用可能である。
【0041】
具体的に、単位パルス発生回路20は、図5(a)〜(c)に共通の構成として、トランジスタ21のソース端子が電圧VDDの電源ノードに電気的に接続され、ドレイン端子がトランジスタ22のソース端子に電気的に接続されている。
更に、トランジスタ22のドレイン端子がトランジスタ23のドレイン端子に電気的に接続され、トランジスタ23のソース端子がトランジスタ24のドレイン端子に電気的に接続され、トランジスタ24のソース端子がGNDノードに電気的に接続されている。
そして、トランジスタ22のドレイン端子とトランジスタ23のドレイン端子との接続部に信号出力端子OUTが形成されている。
【0042】
図5(a)に示す単位パルス発生回路20は、トランジスタ21のゲート端子と電気的に接続される信号入力端子Cと、トランジスタ22及び23のゲート端子と電気的に接続される信号入力端子Bと、トランジスタ24のゲート端子と電気的に接続される信号入力端子Aとを備えている。
また、図5(b)に示す単位パルス発生回路20は、トランジスタ21のゲート端子と電気的に接続される信号入力端子Cと、トランジスタ22及び24のゲート端子と電気的に接続される信号入力端子Bと、トランジスタ23のゲート端子と電気的に接続される信号入力端子Aとを備えている。
また、図5(c)に示す単位パルス発生回路20は、トランジスタ21及び23のゲート端子と電気的に接続される信号入力端子Bと、トランジスタ22のゲート端子と電気的に接続される信号入力端子Cと、トランジスタ24のゲート端子と電気的に接続される信号入力端子Aとを備えている。
【0043】
上記構成によって、単位パルス発生回路20_1〜20_4は、信号入力端子A〜Cに入力される遅延信号のレベルに応じて、図4(b)の真理値表に示すレベルの信号を出力する。
本実施の形態において、単位パルス発生回路20の回路構成として、図5(a)〜(c)に示す回路構成のいずれを採用しても、図4(b)に示す真理値表の動作を実現することができる。
具体的に、起動開始信号D0がハイレベルで一定となる状態が続いたときは、奇数番目のインバータ回路の出力であるXD1、XD3、XD5、XD7、XD9が「L」となり、偶数番目のインバータ回路の出力であるD2、D4、D6、D8が「H」となるので、単位パルス発生回路20_1〜20_4の各信号入力端子Aに「L」、Bに「H」、Cに「L」となる信号が入力される。これによって、単位パルス発生回路20_1〜20_4の出力はハイインピーダンスとなる。
【0044】
また、起動開始信号D0がローレベルで一定となる状態が続いたときは、奇数番目のインバータ回路の出力であるXD1、XD3、XD5、XD7、XD9が「H」となり、偶数番目のインバータ回路の出力であるD2、D4、D6、D8が「L」となるので、単位パルス発生回路20_1〜20_4の各信号入力端子Aに「H」、Bに「L」、Cに「H」となる信号が入力される。これによって、単位パルス発生回路20_1〜20_4の出力はハイインピーダンスとなる。
また、起動開始信号D0がハイレベルで一定の状態からローレベルに変化すると、これを契機に、XD1、D2、XD3、D4、XD5、D6、XD7、D8、XD9は、この順に、各信号入力端子A,B,Cが、「L」,「H」,「L」→「H」,「H」,「L」→「H」,「L」,「L」へと変化していく。
【0045】
これにより、単位パルス発生回路20_1〜20_4は、信号入力端子Aに「H」、Bに「H」、Cに「L」となる信号が入力されると、信号出力端子OUTからローレベルの信号を出力する。更に、信号入力端子Aに「H」、Bに「L」、Cに「L」となる信号が入力されると、信号出力端子OUTからハイレベルの信号を出力する。この一連の出力によって単位パルス信号が発生する。
また、起動開始信号D0がローレベルで一定の状態からハイレベルに変化すると、これを契機に、XD1、D2、XD3、D4、XD5、D6、XD7、D8、XD9は、この順に、各信号入力端子A,B,Cが、「H」,「L」,「H」→「L」,「L」,「H」→「L」,「H」,「H」→「L」,「H」,「L」へと変化していく。
【0046】
これにより、単位パルス発生回路20_1〜20_4は、信号入力端子Aに「L」、Bに「L」、Cに「H」、Aに「L」、Bに「H」、Cに「H」又はAに「L」、Bに「H」、Cに「L」となる信号が入力されると、信号出力端子OUTの出力がハイインピーダンスとなる。
なお、図3に示す回路例では、単位パルス発生回路20_1→20_2→20_3→20_4の順で、連続してインバータ回路11_1〜11_9の遅延時間に応じたパルス幅の単位パルス信号up1〜up4を発生する。また、図3に示す回路例では、信号出力部の共通の信号出力線Pu_Coutへの同時接続個数を示す設定個数Xは1となる。
【0047】
次に、図3の回路構成を例に挙げて、本実施の形態のパルス発生装置100の具体的な動作を説明する。
まず、外部のクロック発生器(不図示)からのCLK信号(例えば、100MHz)が起動開始信号D0として遅延回路10に入力されると、起動開始信号D0の立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_4の各信号入力端子A,B,Cに入力される信号が変化する。なお、遅延回路10の信号入力端子はプルアップされているものとする。
従って、まず、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号が初期状態の「L」,「H」,「L」から「H」,「H」,「L」に変化する。
【0048】
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、遅延回路10のインバータ回路11_1〜11_3の遅延時間に応じたパルス幅(例えば、125ps)のローレベルの信号が出力される。
一方、XD1、D2、XD3の変化に応じて、XOR回路31_1の2つの信号入力端子に入力される信号は論理で表現すると「H」,「L]となり、XOR回路31_1は、「H]となる信号を出力する。これによって、スイッチング素子41_1のトランジスタ42_1のゲート端子には、スイッチ切替信号SW_Sig1としてローレベルの信号が、トランジスタ43_1のゲート端子にはスイッチ切替信号SW_Sig1としてハイレベルの信号が入力され、スイッチング素子41_1がオン状態となる。
【0049】
このとき、スイッチング素子41_2〜41_4のトランジスタ42_2〜42_4のゲート端子には、スイッチ切替信号SW_Sig2〜4としてハイレベルの信号が入力され、トランジスタ43_2〜43_4のゲート端子には、スイッチ切替信号SW_Sig2〜4としてローレベルの信号が入力されるためスイッチング素子41_2〜41_4はオフ状態となる。
従って、単位パルス発生回路20_1の信号出力端子OUT1のみが、共通の信号出力線Pu_Coutに電気的に接続されると共に、Pu_Coutを介して電位調整回路50に遅延回路10の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up1の一部として出力される。
これによって、電位調整回路50のトランジスタ51のゲート端子にはローレベルの信号が、トランジスタ52のゲート端子にはハイレベルの信号が入力されるため、共通の信号出力線Pu_Coutは接地電位に接続されない。なお、起動開始信号D0がローレベルの間は、この状態が継続する。
【0050】
従って、トランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してローレベルの信号が入力される。これにより、トランジスタ53がオンにトランジスタ54がオフとなって、これらのドレイン端子の接続部から単位パルス信号up1の一部であるローレベルの信号が出力される。
引き続き、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化する。
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、遅延回路10のインバータ回路11_1〜11_3の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up1の一部として出力される。
一方、XOR回路31_1の2つの信号入力端子に入力される信号は変化しないため、SW_Sig1も変化せずスイッチング素子41_1はオン状態を維持する。同様に、SW_Sig2〜4も変化しないため、スイッチング素子41_2〜41_4はオフ状態を維持する。
【0051】
従って、単位パルス発生回路20_1の信号出力端子OUT1から出力されるハイレベルの信号は、共通の信号出力線Pu_Coutを介して電位調整回路50に出力される。
これにより、電位調整回路50のトランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してハイレベルの信号が入力されるため、トランジスタ53がオフにトランジスタ54がオンとなって、これらのドレイン端子の接続部から単位パルス信号up1の一部であるハイレベルの信号が出力される。
引き続き、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化する。
これにより、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスとなる。
【0052】
一方、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「L」,「H」,「L」から「H」,「H」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、遅延回路10のインバータ回路11_3〜11_5の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up2の一部として出力される。
また、SW_Sig1が変化してスイッチング素子41_1はオフ状態となり、SW_Sig2が変化してスイッチング素子41_2がオン状態となる。なお、SW_Sig3〜4は変化しない。これにより、単位パルス発生回路20_1の信号出力端子OUT1が共通の信号出力線Pu_Coutから電気的に切断され、単位パルス発生回路20_2の信号出力端子OUT2のみが共通の信号出力線Pu_Coutに電気的に接続される。更に、共通の信号出力線Pu_Coutを介して電位調整回路50に遅延回路10の遅延時間に応じたパルス幅のローレベルの信号が出力される。
【0053】
このようにして、起動開始信号D0の立ち下がりを契機として、遅延回路10によって、単位パルス発生回路20_1〜20_4の順に、各信号入力端子A,B,Cに入力される信号の状態が変化し、単位パルス信号up1〜up4が連続して発生する。一方、各信号入力端子A,B,Cに入力される信号の変化に応じて、スイッチング素子41_1〜41_4がこの順番で、1つがオン状態となると共に残り3つがオフ状態となって、オン状態となった1つの信号出力端子のみが共通の信号出力線Pu_Coutに電気的に接続される。
これにより、電位調整回路50の出力端子からは、起動開始信号D0の立ち下がりを契機に、連続する4つの単位パルス信号列up1〜up4から構成されるパルス信号が出力される。
【0054】
なお、起動開始信号D0がローレベルの期間において、単位パルス発生回路20_1〜20_4から単位パルス信号up1〜up4が順番に出力された後に、起動開始信号D0が立ち上がってハイレベルになると、このハイレベルの期間は、単位パルス発生回路20_1〜20_4の信号出力端子の出力がいずれもハイインピーダンスとなり、且つスイッチング素子41_1〜41_4がいずれもオフ状態となる。
これにより、起動開始信号D0がハイレベルの期間は、単位パルス発生回路20_1〜20_4の信号出力部は、いずれも共通の信号出力線Pu_Coutから電気的に切断される。
【0055】
以上、本実施の形態のパルス発生装置100は、N個の単位パルス発生回路20_1〜20_Nの信号出力端子を、各単位パルス発生回路の単位パルス信号の発生タイミングに応じて順次、単位パルス信号を発生するものだけ共通の信号出力線Pu_Coutに電気的に接続することができる。
これにより、複数の信号出力部をワイヤード・OR接続されないようにできるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
【0056】
更に、共通の信号出力線Pu_Coutへの信号出力部の同時接続数を同数Xで一定となるようにしたので、複数を同時に接続する場合においても負荷変動を一定にすることができるので、単位パルス信号の振幅レベルを安定化することができる。
上記実施例において、遅延回路10は、形態1に記載の遅延回路に対応し、第1〜第Nの単位パルス発生回路20_1〜20_Nは、形態1に記載のN個の単位パルス発生回路に対応し、スイッチ制御回路30及び選択スイッチ40は、形態1に記載の出力切替手段に対応する。
【0057】
〔第1の実施の形態の変形例〕
次に、本発明の第1の実施の形態の変形例を図面に基づき説明する。図6は、本発明に係るパルス発生装置の第1の実施の形態の変形例を示す図である。
上記第1の実施の形態では、各々が独立した単位パルス発生回路20_1〜20_Nの信号出力部を、スイッチ制御回路30及び選択スイッチ40によって、共通の信号出力線Pu_Coutに同時接続数X(1≦X<N)ずつ電気的に接続する構成とした。
一方、本変形例では、同時接続数Xを2以上とし、連続して単位パルス信号を発生するX個の単位パルス発生回路の信号出力部毎にこれらを予めワイヤード・OR接続し、この共通の信号出力部を、単位パルス信号の発生タイミングに応じて、スイッチ制御回路30及び選択スイッチ40によって、共通の信号出力線Pu_Coutに対して接続及び切断する構成とした。
【0058】
以下、上記第1の実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本発明に係るパルス発生装置の構成を図6に基づき説明する。図6は、本発明に係るパルス発生装置100の構成例を示すブロック図である。
パルス発生装置100は、図6に示すように、入力信号を遅延する遅延回路10と、遅延回路10から出力される遅延信号に応じて単位パルス信号を発生する4個の単位パルス発生回路20_1〜20_4と、共通の信号出力線に対する単位パルス発生回路20_1〜20_4の電気的な接続及び切断を行う選択スイッチ40のスイッチ切替処理を制御するスイッチ制御回路30と、選択スイッチ40と、パルス出力信号の電位を調整する電位調整回路50とを含んで構成される。
【0059】
単位パルス発生回路20_1〜20_4は、単位パルス発生回路20_1及び20_2の信号出力部がワイヤード・OR接続されて共通の信号出力部Pout1を形成し、単位パルス発生回路20_3及び20_4の信号出力部がワイヤード・OR接続されて共通の信号出力部Pout2を形成している。
そして、信号出力部Pout1は、選択スイッチ40のスイッチング素子41_1に電気的に接続され、信号出力部Pout2は、選択スイッチ40のスイッチング素子41_2に電気的に接続されている。
スイッチ制御回路30は、遅延回路10から出力される遅延信号に基づき、スイッチ切替信号SW_Sig1〜2を生成し、該生成したスイッチ切替信号SW_Sig1〜2を選択スイッチ40のスイッチング素子41_1〜41_2に供給する。
本実施の形態では、単位パルス発生回路20_1〜20_4は、この順に単位パルス信号を順次発生するようになっている。
【0060】
従って、スイッチ制御回路30は、信号出力部Pout1及びPout2を、単位パルス信号の発生順に、いずれか一方のみが単位パルス発生回路20_1〜20_4に共通の信号出力線Pu_Coutに対して電気的に接続されるように選択スイッチ40の各スイッチング素子のオン・オフを制御するスイッチ切替信号SW_Sig1〜2を生成する。
選択スイッチ40は、スイッチ切替信号SW_Sig1に応じて、スイッチング素子41_1によって、単位パルス発生回路20_1〜20_2の共通の信号出力部Pout1と共通の信号出力線Pu_Coutとの電気的な接続と切断とを行う。更に、スイッチ切替信号SW_Sig2に応じて、スイッチング素子41_2によって、単位パルス発生回路20_3〜20_4の共通の信号出力部Pout2と共通の信号出力線Pu_Coutとの電気的な接続と切断とを行う。
【0061】
上記構成によって、パルス発生装置100は、単位パルス発生回路20_1の単位パルス信号の発生タイミング(SW_Sig1及びSW_Sig2)に応じて、信号出力部Pout1が共通の信号出力線Pu_Coutに電気的に接続され、信号出力部Pout2が共通の信号出力線Pu_Coutから電気的に切断された状態となる。
つまり、単位パルス信号を連続して発生する2つの単位パルス発生回路20_1〜20_2の信号出力部が、まず同時に信号出力線Pu_Coutに電気的に接続される。
次に、単位パルス発生回路20_3の単位パルス信号の発生タイミング(SW_Sig1及びSW_Sig2)に応じて、信号出力部Pout2が共通の信号出力線Pu_Coutに電気的に接続され、信号出力部Pout1が共通の信号出力線Pu_Coutから電気的に切断された状態となる。
つまり、単位パルス信号を連続して発生する2つの単位パルス発生回路20_3〜20_4の信号出力部が、同時に信号出力線Pu_Coutに電気的に接続される。
【0062】
上記した切替処理を行うことで、起動開始信号D0の立ち下がりを契機として、連続する4つの単位パルス信号up1〜up4からなる単位パルス信号列から構成されるパルス信号を出力することができる。
なお、図6の構成例では、パルス発生装置100を、4つの単位パルス発生回路20_1〜20_4から構成し、且つ単位パルス信号の発生順序の連続する各2つの単位パルス発生回路の信号出力部をワイヤード・OR接続する構成としたが、この構成に限らない。
パルス発生装置100を、3つ又は5つ以上の単位パルス発生回路から構成してもよいし、3つ以上の単位パルス発生回路の信号出力部をワイヤード・OR接続する構成としてもよい。例えば、9つ(N=9)の単位パルス発生回路から構成した場合に、単位パルス信号の発生順序の連続する各3つの単位パルス発生回路の信号出力部をワイヤード・OR接続する構成などとしてもよい。
【0063】
以上、本実施の形態のパルス発生装置100は、単位パルス発生回路20_1〜20_4のうち、単位パルス発生回路20_1〜20_2の信号出力部をワイヤード・OR接続して、これらに共通の信号出力部Pout1を形成し、単位パルス発生回路20_3〜20_4の信号出力部をワイヤード・OR接続して、これらに共通の信号出力部Pout2を形成した。
そして、スイッチ制御回路30及び選択スイッチ40によって、単位パルス発生回路20_1〜20_4の単位パルス信号の発生タイミングに応じて、信号出力部Pout1と信号出力部Pout2とを、共通の信号出力線P_Coutに対して電気的に一方を接続し他方を切断することが可能である。
これにより、全ての信号出力部がワイヤード・OR接続されないようになるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
【0064】
更に、2つの単位パルス発生回路の信号出力部が同時に共通の信号出力線Pu_Coutに接続されることから、1つずつ行う場合と比較して接続及び切断の切替を余裕をもって行うことができると共に、少なくとも共通の信号出力部を有する回路同士において切替の遅延などが生じるのを防ぐことができる。
更に、共通の信号出力線Pu_Coutへの信号出力部の同時接続数が2個で一定となり負荷変動を一定にすることができるので、単位パルス信号の振幅レベルを安定化することができる。
【0065】
〔第2の実施の形態〕
次に、本発明の第2の実施の形態を図面に基づき説明する。図7〜図8は、本発明に係るパルス発生装置の第2の実施の形態を示す図である。
上記第1の実施の形態では、各々が独立した単位パルス発生回路20_1〜20_Nの信号出力部を、スイッチ制御回路30及び選択スイッチ40によって、共通の信号出力線Pu_Coutに同時接続数X(1≦X<N)ずつ電気的に接続する構成とした。
このように上記第1の実施の形態では共通の信号出力線Pu_Coutへの同時接続数を一定としたが、本実施の形態では、同時接続数Xを変化させるようにした点が異なる。
以下、上記第1の実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本発明に係るパルス発生装置の回路構成を図7に基づき説明する。図7は、本発明に係るパルス発生装置100の回路構成例を示す図である。
【0066】
本実施の形態のパルス発生装置100は、遅延回路10と、単位パルス発生回路20_1〜20_4と、インバータ回路32_2〜32_4と、バッファ回路33_2〜33_4とから構成されるスイッチ制御回路30と、スイッチング素子41_2〜41_4とから構成される選択スイッチ40と、電位調整回路50とを含んで構成される。
具体的に、上記第1の実施の形態の図3に示す回路構成例において、まず、スイッチ制御回路30を構成する、XOR回路31_1〜31_4と、インバータ回路32_1と、バッファ回路33_1とを取り除き、選択スイッチ40を構成するスイッチング素子41_1を取り除いた構成となる。
【0067】
そして、遅延回路10のバッファ回路12_2の信号出力端子とインバータ回路32_2及びバッファ回路33_2の信号入力端子とが電気的に接続され、バッファ回路12_4の信号出力端子とインバータ回路32_3及びバッファ回路33_3の信号入力端子とが電気的に接続され、バッファ回路12_6の信号出力端子とインバータ回路32_4及びバッファ回路33_4の信号入力端子とが電気的に接続された構成となっている。
更に、単位パルス発生回路20_1の信号出力端子OUT1が共通の信号出力線Pu_Coutとスイッチング素子を介さずに直接電気的に接続された構成となっている。
その他の接続構成については、上記第1の実施の形態の図3に示す回路構成例と同様となる。
【0068】
次に、図8に基づき、本実施の形態のパルス発生装置100の具体的な動作を説明する。ここで、図8は、パルス発生装置100の遅延回路10、単位パルス発生回路20、選択スイッチ40及び電位調整回路50に対して入出力される信号のタイミングチャートである。
まず、外部のクロック発生器(不図示)からCLK信号(例えば、100MHz)が起動開始信号D0として遅延回路10に入力されると、起動開始信号D0の立ち上がりエッジ又は立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_4の各信号入力端子A,B,Cに入力される信号が順に変化する。
図8に示すように、D0の立ち下がりエッジに応じてXD1が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号が「L」,「H」,「L」から「H」,「H」,「L」に変化する。
【0069】
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅(例えば、125ps)のローレベルの信号が出力される。
このとき、スイッチング素子41_2〜41_4には、スイッチ切替信号SW_Sig2〜4として、スイッチング素子41_2〜41_4をオフ状態にする信号が入力される。
一方、単位パルス発生回路20_1の信号出力端子OUT1は、共通の信号出力線Pu_Coutに直接接続されているので、信号出力線Pu_Coutを介して電位調整回路50にXD1、D2、XD3の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up1の一部として出力される。
【0070】
また、電位調整回路50のトランジスタ51のゲート端子にはローレベルの信号が、トランジスタ52のゲート端子にはハイレベルの信号が入力されるため、共通の信号出力線Pu_Coutは接地電位に接続されない。なお、起動開始信号D0がローレベルの間は、この状態が継続する。
従って、トランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してローレベルの信号が入力される。これにより、トランジスタ53がオンにトランジスタ54がオフとなって、これらのドレイン端子の接続部からパルス出力信号(Pulse Out)として、単位パルス信号up1の一部であるローレベルの信号が出力される。
【0071】
引き続き、D2が「L」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化する。
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up1の一部として出力される。
一方、D2が「L」となることによって、SW_Sig2が変化し、スイッチング素子41_2がオン状態となる。これにより、単位パルス発生回路20_1の信号出力端子OUT1に加えて単位パルス発生回路20_2の信号出力端子OUT2が共通の信号出力線Pu_Coutに電気的に接続される。なお、SW_Sig3〜4は変化しないため、スイッチング素子41_3〜41_4はオフ状態を維持する。
【0072】
また、単位パルス発生回路20_1の信号出力端子OUT1から出力されるハイレベルの信号は、共通の信号出力線Pu_Coutを介して電位調整回路50に出力される。
これにより、電位調整回路50のトランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してハイレベルの信号が入力されるため、トランジスタ53がオフにトランジスタ54がオンとなって、これらのドレイン端子の接続部からパルス出力信号として単位パルス信号up1の一部であるハイレベルの信号が出力される。
引き続き、XD3が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化する。これにより、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスとなる。
【0073】
一方、XD3が「H」となることによって、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「L」,「H」,「L」から「H」,「H」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up2の一部として出力される。
信号出力端子OUT2から出力されたローレベルの信号は共通の信号出力線Pu_Coutを介して電位調整回路50に出力され、電位調整回路50からは、パルス出力信号として単位パルス信号up2の一部であるローレベルの信号が出力される。
引き続き、D4が「L」になると、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up2の一部として出力される。
【0074】
信号出力端子OUT2から出力されたハイレベルの信号は共通の信号出力線Pu_Coutを介して電位調整回路50に出力され、電位調整回路50からは、パルス出力信号として単位パルス信号up2の一部であるハイレベルの信号が出力される。
一方、D4が「L」となることによって、SW_Sig3が変化し、スイッチング素子41_3がオン状態となる。なお、SW_Sig2及びSW_Sig4は変化しないため、スイッチング素子41_1〜41_2はオン状態を、スイッチング素子41_4はオフ状態を維持する。これにより、単位パルス発生回路20_1〜20_2の信号出力端子OUT1〜OUT2に加えて単位パルス発生回路20_3の信号出力端子OUT3が共通の信号出力線Pu_Coutに電気的に接続される。
引き続き、XD5が「H」になると、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化し、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号が、「L」,「H」,「L」から「H」,「H」,「L」に変化する。
【0075】
これにより、単位パルス発生回路20_3の信号出力端子OUT3からXD5、D6、XD7の遅延時間に応じたパルス幅のローレベルの信号が出力される。
更に、単位パルス発生回路20_3の信号出力端子OUT3から、共通の信号出力線Pu_Coutを介してローレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up3の一部であるローレベルの信号が出力される。
引き続き、D6が「L」になり、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化すると、単位パルス発生回路20_3の信号出力端子OUT3からXD5、D6、XD7の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
更に、単位パルス発生回路20_3の信号出力端子OUT3から、共通の信号出力線Pu_Coutを介してハイレベルの信号が電位調整回路50に入力される。
【0076】
これによって、電位調整回路50から単位パルス信号up3の一部であるハイレベルの信号が出力される。
一方、D6が「L」となることによって、SW_Sig4が変化し、スイッチング素子41_4がオン状態となる。なお、SW_Sig2〜3は変化しないため、スイッチング素子41_1〜41_3はオン状態を維持する。これにより、単位パルス発生回路20_1〜20_3の信号出力端子OUT1〜OUT3に加えて単位パルス発生回路20_4の信号出力端子OUT4が共通の信号出力線Pu_Coutに電気的に接続される。
引き続き、XD7が「H」になり、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化し、単位パルス発生回路20_4の信号入力端子A,B,Cに入力される信号が、「L」,「H」,「L」から「H」,「H」,「L」に変化する。
これにより、単位パルス発生回路20_4の信号出力端子OUT4からXD7、D8、XD9の遅延時間に応じたパルス幅のローレベルの信号が出力される。
【0077】
更に、単位パルス発生回路20_4の信号出力端子OUT4から、共通の信号出力線Pu_Coutを介してローレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up4の一部であるローレベルの信号が出力される。
引き続き、D8が「L」になり、単位パルス発生回路20_4の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化すると、単位パルス発生回路20_4の信号出力端子OUT4からXD7、D8、XD9の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
更に、単位パルス発生回路20_4の信号出力端子OUT4から、共通の信号出力線Pu_Coutを介してハイレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up4の一部であるハイレベルの信号が出力される。なお、SW_Sig2〜4は変化しないため、スイッチング素子41_1〜41_4はオン状態を維持する。
【0078】
引き続き、起動開始信号D0が立ち上がり、XD9が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「H」から「L」,「L」,「H」に変化するが、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスを維持する。
一方、SW_Sig2〜4は変化しないため、スイッチング素子41_1〜41_4はオン状態を維持する。
引き続き、D2が「H」になると、SW_Sig2が変化し、スイッチング素子41_2がオフ状態となる。なお、SW_Sig3〜4は変化しないため、スイッチング素子41_1、41_3及び41_4はオン状態を維持する。
引き続き、XD3が「L」となり、D4が「H」になると、SW_Sig3が変化し、スイッチング素子41_3がオフ状態となる。なお、SW_Sig4は変化しないため、スイッチング素子41_1及び41_4はオン状態を維持する。
【0079】
引き続き、XD5が「L」となり、D6が「H」になると、SW_Sig4が変化し、スイッチング素子41_4がオフ状態となる。これにより、スイッチング素子41_2〜41_4はオフ状態となる。
このようにして、起動開始信号D0の立ち下がりを契機として、遅延回路10によって、単位パルス発生回路20_1〜20_4の順に、各信号入力端子A,B,Cに入力される信号の状態が変化し、単位パルス信号up1〜up4が連続して発生する。
一方、起動開始信号D0の立ち下がりを契機として、スイッチング素子41_2〜41_4がこの順番で、1つずつ増加しながら全てがオン状態となると共に、起動開始信号D0の立ち上がりを契機として、オン状態となったスイッチング素子41_2〜41_4がこの順番で、1つずつ減少しながら全てがオフ状態となる。
これにより、電位調整回路50の出力端子からは、起動開始信号D0の立ち下がりを契機に、連続する4つの単位パルス信号列up1〜up4から構成されるパルス信号が出力される。
【0080】
また、図8の例では振幅レベルの変化を無視しているが、単位パルス信号の発生時において同時接続数が1つずつ増加していくことから容量負荷が増加していくので、4つの単位パルス信号列up1〜up4は、この順番で振幅レベルが徐々に小さくなる。
以上、本実施の形態のパルス発生装置100は、4個の単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4のうち、OUT1を共通の信号出力線Pu_Coutに直接接続した。
そして、残りの単位パルス発生回路20_2〜20_4の信号出力端子OUT2〜OUT4を、各単位パルス発生回路の単位パルス信号の発生タイミングに応じて順次、1つずつ同時接続数を増加させながら共通の信号出力線Pu_Coutに電気的に接続することができる。
【0081】
これにより、簡易な回路構成で、複数の信号出力部が同時にワイヤード・OR接続されない期間を設けることができるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
更に、複数の信号出力部をワイヤード・OR接続したときの容量負荷を利用して、振幅変調されたパルス信号を出力させることができる。
なお、図7の回路構成例では、パルス発生装置100を、4つの単位パルス発生回路20_1〜20_4から構成したが、この構成に限らず、パルス発生装置100を、2つ若しくは3つ又は5つ以上の単位パルス発生回路から構成してもよい。
【0082】
また、図7の回路構成例では、同時接続する信号出力端子を1つずつ増加させる構成としたが、この構成に限らず、単位パルス発生回路の構成数に応じて2つ以上ずつ増加させる構成としてもよい。この構成の場合は、増加数と同数の信号出力部を共通の信号出力線Pu_Coutに直接接続する。
上記第2の実施の形態において、遅延回路10は、形態1に記載の遅延回路に対応し、単位パルス発生回路20_1〜20_4は、形態1に記載のN個の単位パルス発生回路に対応し、スイッチ制御回路30及び選択スイッチ40は、形態1又は3に記載の出力切替手段に対応する。
【0083】
〔第2の実施の形態の変形例〕
次に、本発明の第2の実施の形態の変形例を図面に基づき説明する。図9は、本発明に係るパルス発生装置の第2の実施の形態の変形例を示す図である。
上記第2の実施の形態では、単位パルス発生回路20_1の信号出力端子OUT1を共通の信号出力線Pu_Coutに直接接続し、起動開始信号D0の立ち下がりエッジを契機として、単位パルス発生回路20_2〜20_4の信号出力端子OUT2〜OUT4を1つずつ増加させながら信号出力線Pu_Coutに電気的に接続していくと共に単位パルス信号を出力するようにした。
【0084】
一方、本変形例では、単位パルス発生回路20_1の信号出力端子OUT4を共通の信号出力線Pu_Coutに直接接続し、起動開始信号D0の立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_3の信号出力端子OUT1〜OUT3を、OUT1〜OUT4が全て接続された状態から1つずつ減少させながら信号出力線Pu_Coutから電気的に切断していくと共に単位パルス信号を出力するようにした。
以下、上記第2の実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本変形例に係るパルス発生装置の回路構成を図9に基づき説明する。図9は、本変形例に係るパルス発生装置100の回路構成例を示す図である。
本変形例のパルス発生装置100は、遅延回路10と、単位パルス発生回路20_1〜20_4と、インバータ回路32_1〜32_3と、バッファ回路33_1〜33_3とから構成されるスイッチ制御回路30と、スイッチング素子41_1〜41_3とから構成される選択スイッチ40と、電位調整回路50とを含んで構成される。
【0085】
具体的に、上記第1の実施の形態の図3に示す回路構成例において、まず、スイッチ制御回路30を構成する、XOR回路31_1〜31_4と、インバータ回路32_4と、バッファ回路33_4とを取り除き、選択スイッチ40を構成するスイッチング素子41_4を取り除いた構成となる。
そして、遅延回路10のバッファ回路12_3の信号出力端子とインバータ回路32_1及びバッファ回路33_1の信号入力端子とが電気的に接続され、バッファ回路12_5の信号出力端子とインバータ回路32_2及びバッファ回路33_2の信号入力端子とが電気的に接続され、バッファ回路12_7の信号出力端子とインバータ回路32_3及びバッファ回路33_3の信号入力端子とが電気的に接続された構成となっている。
更に、単位パルス発生回路20_4の信号出力端子OUT4が共通の信号出力線Pu_Coutとスイッチング素子を介さずに直接電気的に接続された構成となっている。
その他の接続構成については、上記第1の実施の形態の図3に示す回路構成例と同様となる。
【0086】
次に、本変形例のパルス発生装置100の具体的な動作を説明する。
まず、外部のクロック発生器(不図示)からCLK信号(例えば、100MHz)が起動開始信号D0として遅延回路10に入力されると、起動開始信号D0の立ち上がりエッジ又は立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_4の各信号入力端子A,B,Cに入力される信号が順に変化する。
なお、起動開始信号D0がハイレベルで一定となる間に、単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4は全て共通の信号出力線Pu_Coutに電気的に接続された状態となる。
そして、この状態から、D0が立ち下がると、この立ち下がりエッジに応じてXD1が「H」になり、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号が「L」,「H」,「L」から「H」,「H」,「L」に変化する。
【0087】
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅(例えば、125ps)のローレベルの信号が出力される。
このとき、スイッチング素子41_1〜41_3には、スイッチ切替信号SW_Sig1〜3として、スイッチング素子41_1〜41_3をオン状態にする信号が入力される。
従って、単位パルス発生回路20_1の信号出力端子OUT1は、共通の信号出力線Pu_Coutに接続された状態となっているので、信号出力線Pu_Coutを介して電位調整回路50にXD1、D2、XD3の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up1の一部として出力される。
【0088】
また、電位調整回路50のトランジスタ51のゲート端子にはローレベルの信号が、トランジスタ52のゲート端子にはハイレベルの信号が入力されるため、共通の信号出力線Pu_Coutは接地電位に接続されない。なお、起動開始信号D0がローレベルの間は、この状態が継続する。
従って、トランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してローレベルの信号が入力される。これにより、トランジスタ53がオンにトランジスタ54がオフとなって、これらのドレイン端子の接続部からパルス出力信号(Pulse Out)として、単位パルス信号up1の一部であるローレベルの信号が出力される。
引き続き、D2が「L」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化する。
【0089】
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up1の一部として出力される。
なお、SW_Sig1〜3は変化しないため、スイッチング素子41_1〜41_3はオン状態を維持する。
また、単位パルス発生回路20_1の信号出力端子OUT1から出力されるハイレベルの信号は、共通の信号出力線Pu_Coutを介して電位調整回路50に出力される。
これにより、電位調整回路50のトランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してハイレベルの信号が入力されるため、トランジスタ53がオフにトランジスタ54がオンとなって、これらのドレイン端子の接続部からパルス出力信号として単位パルス信号up1の一部であるハイレベルの信号が出力される。
【0090】
引き続き、XD3が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化する。これにより、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスとなる。
一方、XD3が「H」となることによって、SW_Sig1が変化し、スイッチング素子41_1がオフ状態となる。これにより、共通の信号出力線Pu_Coutに接続された信号出力端子が1つ減少する。
また、XD3が「H」となることによって、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「L」,「H」,「L」から「H」,「H」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up2の一部として出力される。
【0091】
信号出力端子OUT2から出力されたローレベルの信号は共通の信号出力線Pu_Coutを介して電位調整回路50に出力され、電位調整回路50からは、パルス出力信号として単位パルス信号up2の一部であるローレベルの信号が出力される。
引き続き、D4が「L」になると、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up2の一部として出力される。
信号出力端子OUT2から出力されたハイレベルの信号は共通の信号出力線Pu_Coutを介して電位調整回路50に出力され、電位調整回路50からは、パルス出力信号として単位パルス信号up2の一部であるハイレベルの信号が出力される。なお、SW_Sig1〜SW_Sig3は変化しないため、スイッチング素子41_1はオフ状態を、41_2〜41_3はオン状態を維持する。
【0092】
引き続き、XD5が「H」になると、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化し、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号が、「L」,「H」,「L」から「H」,「H」,「L」に変化する。
一方、D5が「H」となることによって、SW_Sig2が変化し、スイッチング素子41_2がオフ状態となる。なお、SW_Sig1、SW_Sig2及びSW_Sig4は変化しないため、スイッチング素子41_1はオフ状態を、41_3〜41_4はオン状態を維持する。
これにより、単位パルス発生回路20_1の信号出力端子OUT1に加えて単位パルス発生回路20_2の信号出力端子OUT2が共通の信号出力線Pu_Coutから電気的に切断される。
【0093】
また、D5が「H」となることによって、単位パルス発生回路20_3の信号出力端子OUT3からXD5、D6、XD7の遅延時間に応じたパルス幅のローレベルの信号が出力される。
更に、単位パルス発生回路20_3の信号出力端子OUT3から、共通の信号出力線Pu_Coutを介してローレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up3の一部であるローレベルの信号が出力される。
引き続き、D6が「L」になり、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化すると、単位パルス発生回路20_3の信号出力端子OUT3からXD5、D6、XD7の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
【0094】
更に、単位パルス発生回路20_3の信号出力端子OUT3から、共通の信号出力線Pu_Coutを介してハイレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up3の一部であるハイレベルの信号が出力される。
引き続き、XD7が「H」になり、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化し、単位パルス発生回路20_4の信号入力端子A,B,Cに入力される信号が、「L」,「H」,「L」から「H」,「H」,「L」に変化する。
一方、D7が「H」となることによって、SW_Sig3が変化し、スイッチング素子41_3がオフ状態となる。なお、SW_Sig1〜2は変化しないため、スイッチング素子41_1〜41_2はオフ状態を維持する。これにより、単位パルス発生回路20_1〜20_2の信号出力端子OUT1〜OUT2に加えて単位パルス発生回路20_3の信号出力端子OUT3が共通の信号出力線Pu_Coutから電気的に切断される。
【0095】
また、D7が「H」となることによって、単位パルス発生回路20_4の信号出力端子OUT4からXD7、D8、XD9の遅延時間に応じたパルス幅のローレベルの信号が出力される。
更に、単位パルス発生回路20_4の信号出力端子OUT4から、共通の信号出力線Pu_Coutを介してローレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up4の一部であるローレベルの信号が出力される。
引き続き、D8が「L」になり、単位パルス発生回路20_4の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化すると、単位パルス発生回路20_4の信号出力端子OUT4からXD7、D8、XD9の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
【0096】
更に、単位パルス発生回路20_4の信号出力端子OUT4から、共通の信号出力線Pu_Coutを介してハイレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up4の一部であるハイレベルの信号が出力される。なお、SW_Sig1〜3は変化しないため、スイッチング素子41_1〜41_3はオフ状態を維持する。
引き続き、起動開始信号D0が立ち上がり、XD9が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「H」から「L」,「L」,「H」に変化するが、単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4の出力はハイインピーダンスを維持する。
一方、SW_Sig1〜3は変化しないため、スイッチング素子41_1〜41_3はオフ状態を維持する。
【0097】
引き続き、D2が「H」になり、XD3が「L」となると、SW_Sig1が変化し、スイッチング素子41_1がオン状態となる。なお、SW_Sig2〜3は変化しないため、スイッチング素子41_2〜41_3はオフ状態を維持する。
引き続き、D4が「H」となり、XD5が「L」になると、SW_Sig2が変化し、スイッチング素子41_2がオン状態となる。なお、SW_Sig3は変化しないため、スイッチング素子41_3はオフ状態を維持する。
引き続き、D6が「H」となり、XD7が「L」になると、SW_Sig3が変化し、スイッチング素子41_3がオン状態となる。これにより、スイッチング素子41_1〜41_3は全てオン状態となり、信号出力端子OUT1〜OUT4が全て共通の信号出力線Pu_Coutと電気的に接続される。
このようにして、起動開始信号D0の立ち下がりを契機として、遅延回路10によって、単位パルス発生回路20_1〜20_4の順に、各信号入力端子A,B,Cに入力される信号の状態が変化し、単位パルス信号up1〜up4が連続して発生する。
【0098】
一方、起動開始信号D0の立ち下がりを契機として、オン状態となっているスイッチング素子41_1〜41_3がこの順番で、1つずつ減少しながらオフ状態となると共に、起動開始信号D0の立ち上がりを契機として、スイッチング素子41_1〜41_3がこの順番で、1つずつ増加しながら全てがオン状態となる。
これにより、電位調整回路50の出力端子からは、起動開始信号D0の立ち下がりを契機に、連続する4つの単位パルス信号列up1〜up4から構成されるパルス信号が出力される。
また、単位パルス信号の発生時において同時接続数が1つずつ減少していくことから容量負荷が減少していくので、4つの単位パルス信号列up1〜up4は、この順番で振幅レベルが徐々に大きくなる。
以上、本実施の形態のパルス発生装置100は、4個の単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4のうち、OUT4を共通の信号出力線Pu_Coutに直接接続した。
【0099】
そして、残りの単位パルス発生回路20_1〜20_3の信号出力端子OUT1〜OUT3を、各単位パルス発生回路の単位パルス信号の発生タイミングに応じて順次、全てが接続された状態から1つずつ同時接続数を減少させながら共通の信号出力線Pu_Coutから電気的に切断することができる。
これにより、簡易な回路構成で、複数の信号出力部が同時にワイヤード・OR接続されない期間を設けることができるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
更に、複数の信号出力部をワイヤード・OR接続したときの容量負荷を利用して、振幅変調されたパルス信号を出力させることができる。
【0100】
なお、図9の回路構成例では、パルス発生装置100を、4つの単位パルス発生回路20_1〜20_4から構成したが、この構成に限らず、パルス発生装置100を、2若しくは3又は5つ以上の単位パルス発生回路から構成してもよい。
また、図9の回路構成例では、同時接続する信号出力端子を1つずつ減少させる構成としたが、この構成に限らず、単位パルス発生回路の構成数に応じて2つ以上ずつ減少させる構成としてもよい。この構成の場合は、増加数と同数の信号出力部を共通の信号出力線Pu_Coutに直接接続する。
上記第2の実施の形態の変形例において、遅延回路10は、形態1に記載の遅延回路に対応し、第1〜第4の単位パルス発生回路20_1〜20_4は、形態1に記載のN個の単位パルス発生回路に対応し、スイッチ制御回路30及び選択スイッチ40は、形態1又は4に記載の出力切替手段に対応する。
【0101】
〔第3の実施の形態〕
次に、本発明の第3の実施の形態を図面に基づき説明する。図10は、本発明に係るパルス発生装置の第3の実施の形態を示す図である。
本実施の形態は、パルス出力信号の振幅レベルが徐々に増加して中点で最大となりその後徐々に減少する変調波を出力する構成となる。
以下、上記第1及び第2の実施の形態及びその変形例と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本実施の形態に係るパルス発生装置の回路構成を図10に基づき説明する。図10は、本実施の形態に係るパルス発生装置100の回路構成例を示す図である。
【0102】
本実施の形態のパルス発生装置100は、インバータ回路11_1〜11_17と、バッファ回路12_1〜12_17,13_1〜13_17とから構成される遅延回路10と、単位パルス発生回路20_1〜20_8と、インバータ回路32_1〜32_8と、バッファ回路33_1〜33_8とから構成されるスイッチ制御回路30と、スイッチング素子41_1〜41_8とから構成される選択スイッチ40と、電位調整回路50とを含んで構成される。
遅延回路10のインバータ回路11_1〜11_17は、インバータ回路11_1を始端とし、インバータ回路11_17を終端として11_1〜11_17の順に、これらの入力端子及び出力端子が電気的に縦続接続されている。
上記構成によって、始端に入力された信号は、各インバータ回路で遅延且つ反転しながら各回路を伝わり、インバータ回路が奇数個であることから、終端からは17つのインバータ回路で遅延され且つ入力信号を反転した信号が出力される。
【0103】
次に、バッファ回路12_1〜12_17と、13_1〜13_17とは、バッファ回路12_1と13_1、12_2と13_2、12_3と13_3・・・といったように、「_」の後の数字が同じ2つのバッファ回路が縦続接続されている。
バッファ回路12_1〜12_16の信号入力端子は、インバータ回路11_1〜11_16の各接続部を接続部1〜16として、それぞれ同じ数字同士が電気的に接続されている。
更に、バッファ回路12_17の入力端子は、インバータ回路11_17の出力端子と電気的に接続されている。
バッファ回路13_1,13_3,13_5,13_7,13_9,13_11,13_13,13_15の信号出力端子は、単位パルス発生回路20_1,20_2,20_3,20_4,20_5,20_6,20_7,20_8の信号入力端子Aとそれぞれ電気的に接続されている。
【0104】
更に、バッファ回路13_2,13_4,13_6,13_8,13_10,13_12,13_14,13_16の信号出力端子は、単位パルス発生回路20_1,20_2,20_3,20_4,20_5,20_6,20_7,20_8の信号入力端子Bとそれぞれ電気的に接続されている。
更に、バッファ回路13_3,13_5,13_7,13_9,13_11,13_13,13_15,13_17の信号出力端子は、単位パルス発生回路20_1,20_2,20_3,20_4,20_5,20_6,20_7,20_8の信号入力端子Cとそれぞれ電気的に接続されている。
上記構成によって、遅延段を構成する縦続接続された各インバータ回路11_1〜11_17の各接続部は、バッファ回路12_1〜12_17,13_1〜13_17によって負荷が均一となり、これにより、各接続部から出力される遅延信号の振幅レベル及び時間幅を均一にする。
【0105】
更に、バッファ回路12_3,12_5,12_7,12_9の信号出力端子は、スイッチ制御回路30のインバータ回路32_1,32_2,32_3,32_4及びバッファ回路33_1,33_2,33_3,33_4の信号入力端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
更に、バッファ回路12_8,12_10,12_12,12_14の信号出力端子は、スイッチ制御回路30のインバータ回路32_5,32_6,32_7,32_8及びバッファ回路33_5,33_6,33_7,33_8の信号入力端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
更に、スイッチ制御回路30のインバータ回路32_1〜32_4の信号出力端子は、スイッチング素子41_1〜41_4のトランジスタ43_1〜43_4のゲート端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
【0106】
更に、スイッチ制御回路30のバッファ回路33_1〜33_4の信号出力端子は、スイッチング素子41_1〜41_4のトランジスタ42_1〜42_4のゲート端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
更に、スイッチ制御回路30のインバータ回路32_5〜32_8の信号出力端子は、スイッチング素子41_5〜41_8のトランジスタ42_5〜42_8のゲート端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
更に、スイッチ制御回路30のバッファ回路33_5〜33_8の信号出力端子は、スイッチング素子41_5〜41_8のトランジスタ43_5〜43_8のゲート端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
【0107】
上記構成によって、スイッチング素子41_1〜41_8の各2つのトランジスタは、スイッチ切替信号SW_Sig1〜8に応じて同時にオン・オフする。そして、各2つのトランジスタがオンのときは、単位パルス発生回路20_1〜20_8のうち、オンとなっているトランジスタに対応する単位パルス発生回路の信号出力端子が共通の信号出力線Pu_Coutに電気的に接続される。
また、電位調整回路50のトランジスタ51のゲート端子には、バッファ回路13_17の信号出力端子が電気的に接続され、トランジスタ52のゲート端子には、バッファ回路13_1の信号出力端子が電気的に接続されている。
上記構成によって、トランジスタ51及び52は、ゲート端子に入力される信号が両方ともハイレベルのときにオン状態となって共通の信号出力線Pu_CoutをGNDレベルに接続し、それ以外のときにオフ状態となる。
【0108】
次に、本実施の形態のパルス発生装置100の具体的な動作を説明する。
まず、外部のクロック発生器(不図示)からCLK信号(例えば、100MHz)が起動開始信号D0として遅延回路10に入力されると、起動開始信号D0の立ち上がりエッジ又は立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_4の各信号入力端子A,B,Cに入力される信号が順に変化する。
なお、起動開始信号D0がハイレベルで一定となる間に、単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4は全て共通の信号出力線Pu_Coutに電気的に接続された状態となる。つまり、スイッチ切替信号SW_Sig1〜4が全てスイッチング素子41_1〜41_4をオン状態にする信号となる。
そして、この状態から、D0が立ち下がると、この立ち下がりエッジに応じてXD1が「H」になり、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅(例えば、125ps)のローレベルの信号が単位パルス信号up1の一部として出力される。
【0109】
引き続き、D2が「L」になると、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up1の一部として出力される。
引き続き、XD3が「H」になると、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスとなる。
一方、XD3が「H」となることによって、SW_Sig1が変化し、スイッチング素子41_1がオフ状態となる。これにより、共通の信号出力線Pu_Coutに接続された信号出力端子が1つ減少する。
また、XD3が「H」となることによって、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up2の一部として出力される。
【0110】
引き続き、D4が「L」になると、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up2の一部として出力される。
引き続き、XD5が「H」になると、単位パルス発生回路20_2の信号出力端子OUT1の出力はハイインピーダンスとなる。
一方、XD5が「H」となることによって、SW_Sig2が変化し、スイッチング素子41_2がオフ状態となる。これにより、共通の信号出力線Pu_Coutに接続された信号出力端子が1つ減少する。
このように、XD1〜XD9の変化に応じて、単位パルス発生回路20_1〜20_4はこの順で、単位パルス信号up1〜up4を発生すると共に、共通の信号出力線Pu_Coutに接続された信号出力端子OUT1〜OUT4をこの順で1つずつ電気的に切断させる。
【0111】
一方、起動開始信号D0がハイレベルで一定となる間に、単位パルス発生回路20_5〜20_8の信号出力端子OUT5〜OUT8は全て共通の信号出力線Pu_Coutから電気的に切断された状態となる。つまり、スイッチ切替信号SW_Sig5〜8が全てスイッチング素子41_5〜41_8をオフ状態にする信号となる。
従って、信号出力端子OUT1〜OUT4から単位パルス信号が出力された時点で、他の単位パルス発生回路による容量負荷が無い状態となる。
また、D8が「L」になることによって、SW_Sig5が変化し、スイッチング素子41_5がオン状態となる。これにより、共通の信号出力線Pu_Coutに信号出力端子OUT5が電気的に接続される。
また、XD9が「H」になると、単位パルス発生回路20_5の信号出力端子OUT5からは、XD9、D10、XD11の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up5の一部として出力される。
【0112】
引き続き、D10が「L」になると、単位パルス発生回路20_5の信号出力端子OUT5からは、XD9、D10、XD11の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up5の一部として出力される。
一方、D10が「L」となることによって、SW_Sig6が変化し、スイッチング素子41_6がオン状態となる。また、SW_Sig5は変化しない。これにより、共通の信号出力線Pu_Coutには、信号出力端子OUT5に加えて信号出力端子OUT6が電気的に接続される。
引き続き、XD11が「H」になると、単位パルス発生回路20_6の信号出力端子OUT6からは、XD11、D12、XD13の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up6の一部として出力される。
【0113】
引き続き、D12が「L」になると、単位パルス発生回路20_6の信号出力端子OUT6からは、XD11、D12、XD13の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up6の一部として出力される。
一方、D12が「L」となることによって、SW_Sig7が変化し、スイッチング素子41_7がオン状態となる。また、SW_Sig5〜6は変化しない。これにより、共通の信号出力線Pu_Coutには、信号出力端子OUT5及びOUT6に加えて信号出力端子OUT7が電気的に接続される。
このように、XD9〜XD17の変化に応じて、単位パルス発生回路20_5〜20_8はこの順で、単位パルス信号up5〜up8を発生すると共に、共通の信号出力線Pu_Coutに信号出力端子OUT5〜OUT8をこの順で、1つずつ増加させながら電気的に接続させる。
【0114】
なお、起動開始信号の立ち上がりを契機に、信号出力端子OUT1〜OUT4はこの順で、1つずつ増加しながら信号出力線Pu_Coutに電気的に接続され、OUT4が接続されると、これに引き続き、信号出力端子OUT5〜OUT8はこの順で、1つずつ信号出力線Pu_Coutから電気的に切断される。
以上、本実施の形態のパルス発生装置100は、起動開始信号D0の立ち下がりを契機として、遅延回路10によって、単位パルス発生回路20_1〜20_8の順に、各信号入力端子A,B,Cに入力される信号の状態が変化し、単位パルス信号up1〜up8が連続して発生する。
一方、起動開始信号D0の立ち下がりを契機として、オン状態となっているスイッチング素子41_1〜41_4がこの順番で、1つずつオフ状態となると共に、起動開始信号D0の立ち上がりを契機として、スイッチング素子41_1〜41_4がこの順番で、1つずつ増加しながら全てがオン状態となる。
【0115】
これにより、起動開始信号D0の立ち下がりを契機として、信号出力端子OUT1〜OUT4がこの順で、1つずつ信号出力線Pu_Coutから電気的に切断されると共に、起動開始信号D0の立ち上がりを契機として、信号出力端子OUT1〜OUT4がこの順で、1つずつ増加しながら全てが信号出力線Pu_Coutに電気的に接続される。
また、スイッチング素子41_1〜41_4に引き続き、全てがオフ状態となっているスイッチング素子41_5〜41_8がこの順番で、1つずつオン状態となると共に、起動開始信号D0の立ち上がりを契機として、オン状態となったスイッチング素子41_5〜41_8がこの順番で、1つずつ減少しながら全てがオフ状態となる。
【0116】
これにより、起動開始信号D0の立ち下がりを契機として、信号出力端子OUT5〜OUT8がこの順で、1つずつ増加しながら信号出力線Pu_Coutに電気的に接続されると共に、起動開始信号D0の立ち上がりを契機として、信号出力端子OUT5〜OUT8がこの順で、1つずつ信号出力線Pu_Coutから電気的に切断される。
また、単位パルス発生回路20_1〜20_4は、単位パルス信号の発生時において同時接続数が1つずつ減少していくことから容量負荷が減少していくので、単位パルス信号列up1〜up4は、この順番で振幅レベルが徐々に大きくなる。
更に、単位パルス発生回路20_5〜20_8は、単位パルス信号の発生時において同時接続数が1つずつ増加していくことから容量負荷が増加していくので、単位パルス信号列up5〜up8は、この順番で振幅レベルが徐々に小さくなる。
【0117】
これにより、図10に示すように、パルス出力信号の振幅レベルが徐々に増加して中点で最大となりその後徐々に減少する波形のパルス信号を出力することができる。
なお、図10の回路構成例では、パルス発生装置100を、8つの単位パルス発生回路20_1〜20_8から構成したが、この構成に限らず、パルス発生装置100を、7つ以下又は9つ以上の単位パルス発生回路から構成してもよい。
また、図10の回路構成例では、8つの単位パルス信号の中央で振幅が最大となり、両端で振幅が最小となる波形のパルス信号を発生する構成としたが、この構成に限らず、用途に応じて、中央以外で最大となるように構成してもよいし、中央で最小となり両端で最大となる波形のパルス信号を発生するなど他の波形のパルス信号を発生する構成としてもよい。
【0118】
上記第3の実施の形態において、遅延回路10は、形態5に記載の遅延回路に対応し、第1〜第8の単位パルス発生回路20_1〜20_8は、形態5に記載のN個の単位パルス発生回路に対応し、スイッチ制御回路30及び選択スイッチ40は、形態5、9及び10のいずれか1に記載の出力切替手段に対応する。
なお、上記各実施の形態及び各変形例において、インバータ回路11として、一定の遅延時間で入力信号を遅延させる素子を用いる構成としたが、この構成に限らず、例えば、図11に示すインバータ遅延回路のように、遅延時間を制御できる構成のものを用いてもよい。ここで、図11は、遅延時間の制御が可能なインバータ遅延回路11の回路構成例を示す図である。
【0119】
図11に示す、インバータ遅延回路11は、Pチャンネル型のMOSトランジスタ12及び13と、Nチャンネル型のMOSトランジスタ14及び15とを含んで構成される。
そして、トランジスタ12のソース端子が電圧VDDの電源ノードに電気的に接続され、トランジスタ12のドレイン端子がトランジスタ13のドレイン端子に電気的に接続され、トランジスタ13のソース端子がトランジスタ14のドレイン端子に電気的に接続され、トランジスタ14のソース端子がGNDノードに電気的に接続されている。
更に、トランジスタ12のドレイン端子とトランジスタ13のドレイン端子との接続部に信号出力端子が形成されている。
上記構成によって、トランジスタ12のゲート端子G1と、トランジスタ14のゲート端子G2の電圧を制御することで、インバータ遅延回路11に流入する電源電流を制御することができ、これにより遅延時間を制御することができる。
【0120】
また、上記各実施の形態及び上記各変形例において、選択スイッチ40や各回路を構成するトランジスタをNチャンネル型のMOSトランジスタ又はPチャンネル型のMOSトランジスタとしたが、MOSトランジスタに限らず、バイポーラ・トランジスタなど、本発明に適用可能な性能を有するものであればどのような素子を適用してもよい。
また、上記各実施の形態及び上記各変形例は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記各実施の形態及び上記各変形例に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【符号の説明】
【0121】
100…パルス発生装置、10…遅延回路、20_1〜20_N…単位パルス発生回路、30…スイッチ制御回路、40…選択スイッチ、50…電位調整回路
【技術分野】
【0001】
本発明は、所望の信号レベルのパルス信号を発生するのに好適なパルス発生装置に関する。
【背景技術】
【0002】
近年、携帯電話や無線LAN等の無線端末装置が著しく普及し、利用する周波数帯もギガヘルツ(GHz)帯に及んできている。そのため、新しい周波数帯を通信に利用することが困難な状況にある。
そのような中で、パルス幅が極めて狭いインパルス状のパルス列(例えば、パルス幅が1[ns]近辺のパルス列)を用いる通信方式が周波数資源の新しい利用方法として注目されるようになってきた。そのようなパルス列を用いる通信方式として、例えば、ウルトラワイドバンド(UWB)通信方式が知られている。UWB通信方式については、例えば、特許文献1に詳しい説明がある。
【0003】
これらのパルス列を用いた通信方式では、通常の連続波を用いた信号伝送とは異なり、断続的なエネルギーの送受信によって情報の伝送が行われる。
UWB通信は低消費電力であり、且つ送受信機の小型化が可能であるため、携帯電話等のモバイル機器に適している。
また、従来のパルス発生回路として、例えば、特許文献2に記載のパルス発生器がある。
かかるパルス発生器は、遅延段の入力信号の立上がりまたは立下がりの一方でパルス信号を発生する回路である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表平10−508725号公報
【特許文献2】特開2006−229677号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記特許文献2のパルス発生回路は、単位パルス信号を発生する複数の単位パルス発生回路の出力を全て短絡させて(ワイヤード・OR接続して)重ね合わせることで出力するパルス信号を生成している。
そのため、単位パルス信号を発生する単位パルス発生回路の数が増加するにつれて、単位パルス信号の出力ノードにつながるトランジスタなどの回路素子の数が増え、それらが負荷(主に容量)となって、単位パルス信号の振幅が小さくなるという問題があった。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、所望の信号レベルのパルス信号を発生するのに好適なパルス発生装置を提供することを目的としている。
【課題を解決するための手段】
【0006】
〔形態1〕 上記目的を達成するために、形態1のパルス発生装置は、複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路と、
前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を連続して順次発生するN個(Nは2以上の整数)の単位パルス発生回路と、
前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記N個の単位パルス発生回路のうちM(Mは1≦M<Nの整数)個の単位パルス発生回路の信号出力部を順次、前記N個の単位パルス発生回路に共通の信号出力線に電気的に接続すると共に、前記N個の単位パルス発生回路のうち残り(N−M)個の単位パルス発生回路の信号出力部を前記共通の信号出力線から電気的に切断する出力切替手段と、を備える。
【0007】
このような構成であれば、出力切替手段によって、各単位パルス発生回路の単位パルス信号の発生タイミングに合わせて、N個の単位パルス発生回路の信号出力部のうちM個の信号出力部を順次、共通の信号出力線に電気的に接続し、残りの(N−M)個の信号出力部を順次、共通の信号出力線から電気的に切断することが可能である。
ここで、例えば、N個の単位パルス発生回路の信号出力部をワイヤード・ORによって共通の信号出力線に全て接続する構成とした場合に、単位パルス信号を発生している単位パルス発生回路に対して、残りの単位パルス発生回路が全て容量負荷となり、単位パルス信号の振幅レベルを低下させる。
【0008】
一方、本形態の構成であれば、各単位パルス発生回路の単位パルス信号の発生タイミングに合わせて、N個の単位パルス発生回路のそれぞれ独立した信号出力部のうちM個の信号出力部を共通の信号出力線に順次接続し、残りの信号出力部を共通の信号出力線から順次切断することができるので、全てをワイヤード・ORで接続した場合と比較して、容量負荷によって低下する振幅のレベルを低減することができるという効果が得られる。
特に、各単位パルス発生回路のパルス信号の発生タイミングに合わせて、単位パルス信号を発生するタイミングにある1つの単位パルス発生回路のみを順次接続し、単位パルス信号を発生するタイミングにない残りの単位パルス発生回路を順次切断することで、容量負荷による振幅レベルの低下が発生すること自体を防ぐことができる。
更に、連続して単位パルス信号を発生する複数の単位パルス発生回路の信号出力部を順次、共通の信号出力線に電気的に接続することで、接続の切替を余裕を持って行うことができるという効果も得られる。
【0009】
ここで、上記「所定の接続部」は、単位パルス信号を生成するパルス生成部の構成に応じた数の接続部であり、パルス生成部毎に異なる複数の接続部の組み合わせなどが該当する。以下、形態5において同じである。
また、上記「単位パルス発生回路」は、遅延された基準信号(クロック信号)を入力とし、所定の論理演算によってハイレベル又はローレベルとなる出力信号(単位パルス信号)を生成する論理回路などから構成される。以下、形態5において同じである。
また、上記「単位パルス信号」は、単周期のモノサイクルパルス信号などの単位パルス信号列を形成する最小単位のパルス信号が該当する。以下、形態5において同じである。
【0010】
〔形態2〕 更に、形態2のパルス発生装置は、形態1のパルス発生装置において、前記出力切替手段は、前記共通の信号出力線に順次接続される前記信号出力部の同時接続数がM個で一定となるタイミングで前記共通の信号出力線に対する前記信号出力部の電気的な接続及び切断の切替処理を行う。
このような構成であれば、共通の信号出力線に対して、常に一定数の信号出力部が電気的に接続及び切断されるので、発生する容量負荷を一定とすることができる。
これにより、出力するパルス信号列の振幅レベルを一定レベルで安定化することができるという効果が得られる。
【0011】
〔形態3〕 更に、形態3のパルス発生装置は、形態1又は2のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次増加させ、N個まで増加させた後にm(mは1≦m<Nの整数)個ずつ順次減少させる切替処理を繰り返し行う。
このような構成であれば、単位パルス信号を発生する順番に、各単位パルス発生回路の信号出力部をn個ずつ共通の信号出力線に順次、接続数を増加させながら(前の接続を残したまま)電気的に接続することができる。更に、最大接続数となるN個の信号出力部が共通の信号出力線に電気的に接続された状態から、m個ずつ順次共通の信号出力線から電気的に切断することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、大きな振幅レベルから徐々に小さな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【0012】
〔形態4〕 更に、形態4のパルス発生装置は、形態1又は2のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次減少させ、k(kは1≦k<Nの整数)個まで減少させた後にm(mは1≦m<Nの整数)個ずつ順次増加させる切替処理を繰り返し行う。
このような構成であれば、パルス信号の発生順番が連続するパルス発生回路がM個ずつパルス信号の発生前に選択され、これらの信号出力線が共通の信号出力線に電気的に接続される。
【0013】
このような構成であれば、単位パルス信号を発生した順番に、各単位パルス発生回路の信号出力部をn個ずつ共通の信号出力線から順次、電気的に切断することができる。更に、k個の信号出力部が共通の信号出力線に電気的に接続された状態から、各単位パルス発生回路の信号出力部をm個ずつ共通の信号出力線に順次、接続数を増加させながら(前の接続を残したまま)電気的に接続することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、小さい振幅レベルから徐々に大きな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【0014】
〔形態5〕 また、上記目的を達成するために、形態5のパルス発生装置は、複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路と、
前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を連続して順次発生するN個(Nは2以上の整数)の単位パルス発生回路と、
前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記各単位パルス発生回路の信号出力部を、前記N個の単位パルス発生回路に共通の信号出力線に電気的に接続すると共に前記共通の信号出力線から電気的に切断する出力切替手段と、を備え、
前記出力切替手段は、前記各単位パルス発生回路の信号出力部を順次前記共通の信号出力線に電気的に接続すると共に、前記共通の信号出力線に同時に接続する前記信号出力部の数を順次変化させる切替処理を行う。
このような構成であれば、同時接続された単位パルス発生回路が容量負荷となることを利用して、単位パルス信号の振幅レベルを変調させて、所望の振幅変化をする単位パルス信号列から構成されるパルス信号を発生することができるという効果が得られる。
【0015】
〔形態6〕 更に、形態6のパルス発生装置は、形態5のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次増加させ、N個まで増加させた後にm(mは1≦m<Nの整数)個ずつ順次減少させる切替処理を繰り返し行う。
このような構成であれば、単位パルス信号を発生する順番に、各単位パルス発生回路の信号出力部をn個ずつ共通の信号出力線に順次、接続数を増加させながら(前の接続を残したまま)電気的に接続することができる。更に、最大接続数となるN個の信号出力部が共通の信号出力線に電気的に接続された状態から、m個ずつ順次共通の信号出力線から電気的に切断することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、大きな振幅レベルから徐々に小さな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【0016】
〔形態7〕 更に、形態7のパルス発生装置は、形態5のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次減少させ、k(kは1≦k<Nの整数)個まで減少させた後にm(mは1≦m<Nの整数)個ずつ順次増加させる切替処理を繰り返し行う。
このような構成であれば、パルス信号の発生順番が連続するパルス発生回路がM個ずつパルス信号の発生前に選択され、これらの信号出力線が共通の信号出力線に電気的に接続される。
【0017】
このような構成であれば、単位パルス信号を発生した順番に、各単位パルス発生回路の信号出力部をn個ずつ共通の信号出力線から順次、電気的に切断することができる。更に、k個の信号出力部が共通の信号出力線に電気的に接続された状態から、各単位パルス発生回路の信号出力部をm個ずつ共通の信号出力線に順次、接続数を増加させながら(前の接続を残したまま)電気的に接続することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、小さい振幅レベルから徐々に大きな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【0018】
〔形態8〕 更に、形態8のパルス発生装置は、形態5のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、N個の前記単位パルス発生回路におけるL(Lは2≦L<Nの整数)個の単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数をa(aは1≦a<Lの整数)個ずつ順次増加させ、L個まで増加させた後にb(1≦b<L)個ずつ順次減少させる第1の切替処理と、残りの(N−L)個の前記単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数を(N−L)個からi(iは1≦i<(N−L)の整数)個ずつ順次減少させ、k(kは1≦k<(N−L)の整数)個まで減少させた後にj(1≦j<(N−L))個ずつ順次増加させる第2の切替処理とを所定の順番で繰り返し行う。
このような構成であれば、単位パルス信号を発生する順番に、L(Lは2≦L<Nの整数)個の単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数をa(aは1≦a<Lの整数)個ずつ順次増加させ、L個まで増加させた後にb(1≦b<L)個ずつ順次減少させることができる。
【0019】
更に、(N−L)個の前記単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数を(N−L)個からi(iは1≦i<(N−L)の整数)個ずつ順次減少させ、k(kは1≦k<(N−L)の整数)個まで減少させた後にj(1≦j<(N−L))個ずつ順次増加させることができる。
これによって、第1の切替処理→第2の切替処理の順に行った場合は、前半L個の単位パルス信号が大きな振幅レベルから徐々に小さな振幅レベルへと変化し、後半(N−L)個の単位パルス信号が小さな振幅レベルから徐々に大きな振幅レベルへと変化する単位パルス信号列から構成されるパルス信号を発生することができる。
また、第2の切替処理→第1の切替処理の順に行った場合は、前半(N−L)個の単位パルス信号が小さな振幅レベルから徐々に大きな振幅レベルへと変化し、後半L個の単位パルス信号が大きな振幅レベルから徐々に小さな振幅レベルへと変化する単位パルス信号列から構成されるパルス信号を発生することができる。
【0020】
〔形態9〕 更に、形態9のパルス発生装置は、形態8のパルス発生装置において、前記Lは、前記Nが偶数のときはN/2であり、前記Nが奇数のときは(N+1)/2である。
このような構成であれば、第1の切替処理→第2の切替処理の順に行った場合は、両端部で最大振幅となり徐々に変化して中心部で最小振幅となる単位パルス信号列から構成されるパルス信号を発生することができる。
また、第2の切替処理→第1の切替処理の順に行った場合は、両端部で最小振幅となり徐々に変化して中心部で最大振幅となる単位パルス信号列から構成されるパルス信号を発生することができる。
【0021】
〔形態10〕 更に、形態10のパルス発生装置は、形態1乃至9のいずれか1のパルス発生装置において、前記出力切替手段は、前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号に基づき前記信号出力部の前記共通の信号出力線に対する電気的な接続及び切断の切替タイミングを決定する切替タイミング信号を生成し、該生成した切替タイミング信号によって、前記切替処理を制御する。
このような構成であれば、単位パルス発生回路を駆動する信号と同じ信号を用いて切替制御を行うことができるので、切替制御を行う部分の回路構成を簡素化することができるという効果が得られる。
【図面の簡単な説明】
【0022】
【図1】本発明に係るパルス発生装置100の概略構成を示すブロック図である。
【図2】選択スイッチ40の構成例を示す図である。
【図3】第1の実施の形態に係るパルス発生装置100の回路構成例を示す図である。
【図4】(a)は、単位パルス発生回路20の端子構成例を示す図であり、(b)は、単位パルス発生回路20の真理値表の一例を示す図である。
【図5】(a)〜(c)は、単位パルス発生回路20の回路構成例を示す図である。
【図6】第1の実施の形態の変形例に係るパルス発生装置100の構成例を示すブロック図である。
【図7】第2の実施の形態に係るパルス発生装置100の回路構成例を示す図である。
【図8】パルス発生装置100の遅延回路10、単位パルス発生回路20、選択スイッチ40及び電位調整回路50に対して入出力される信号のタイミングチャートである。
【図9】第2の実施の形態の変形例に係るパルス発生装置100の回路構成例を示す図である。
【図10】第3の実施の形態に係るパルス発生装置100の回路構成例を示す図である。
【図11】遅延時間の制御が可能なインバータ遅延回路11の回路構成例を示す図である。
【発明を実施するための形態】
【0023】
〔第1の実施の形態〕
以下、本発明の第1の実施の形態を図面に基づき説明する。図1〜図5は、本発明に係るパルス発生装置の第1の実施の形態を示す図である。
まず、本発明に係るパルス発生装置の構成を図1〜図2に基づき説明する。図1は、本発明に係るパルス発生装置100の概略構成を示すブロック図である。また、図2は、選択スイッチ40の構成例を示す図である。
パルス発生装置100は、図1に示すように、入力信号を遅延する遅延回路10と、遅延回路10から出力される遅延信号に応じて単位パルス信号を発生するN個の単位パルス発生回路20_1〜20_N(Nは2以上の整数)と、共通の信号出力線に対する単位パルス発生回路20_1〜20_Nの信号出力部の電気的な接続及び切断を行う選択スイッチ40のスイッチ切替処理を制御するスイッチ制御回路30と、選択スイッチ40と、パルス出力信号の電位を調整する電位調整回路50とを含んで構成される。
【0024】
遅延回路10は、複数のインバータ回路(遅延素子)を縦続接続した構成の遅延段と、縦続接続された複数のインバータ回路の各接続部の負荷を一定にするための複数のバッファ回路とを含んで構成される。具体的な回路例は後述する。
単位パルス発生回路20_1〜20_Nは、各々が独立しており、遅延回路10の遅延段における所定の接続部からバッファ回路を介して出力される遅延信号を入力とし、この遅延信号の遅延時間に応じたパルス幅の単位パルス信号up1〜upNを発生する。具体的な回路例は後述する。
スイッチ制御回路30は、遅延回路10の遅延素子の接続部からバッファ回路を介して出力される遅延信号に基づき、スイッチ切替信号SW_Sig1〜Nを生成し、該生成したスイッチ切替信号SW_Sig1〜Nを選択スイッチ40の各スイッチング素子に供給する。
【0025】
本実施の形態では、予め設定された順番で、予め決定された個数の信号出力部を順次選択し、単位パルス発生回路20_1〜20_Nに共通の信号出力線Pu_Coutに対して電気的に接続及び切断するように選択スイッチ40の各スイッチング素子のオン・オフを制御するスイッチ切替信号SW_Sig1〜Nを生成する。
ここで、予め設定された順番とは、予め決定している単位パルス発生回路20_1〜20_Nの単位パルス信号up1〜upNを発生する順番であり、予め設定された個数とは、当該個数をXとすると「1≦X<N」の整数である。
【0026】
選択スイッチ40は、図2に示すように、単位パルス発生回路20_1〜20_Nの信号出力部と、共通の信号出力線Pu_Coutとの電気的な接続と切断とを行うスイッチング素子41_1〜41_Nを含んで構成される。
スイッチング素子41_1〜41_Nは、MOSトランジスタなどのスイッチング素子から構成され、スイッチ制御回路30からのスイッチ切替信号SW_Sig1〜Nに応じて、各スイッチング素子をオン・オフする。そして、オンのときに単位パルス発生回路の信号出力部を共通の信号出力線Pu_Coutに電気的に接続し、オフのときに信号出力部を共通の信号出力線Pu_Coutから電気的に切断する。
【0027】
次に、図3に基づき、パルス発生装置100の具体的な回路構成を説明する。
ここで、図3は、パルス発生装置100の回路構成例を示す図である。
図3に示すように、パルス発生装置100は、遅延回路10と、単位パルス発生回路20_1〜20_4と、XOR回路31_1〜31_4と、インバータ回路32_1〜32_4と、バッファ回路33_1〜33_4とから構成されるスイッチ制御回路30と、スイッチング素子41_1〜41_4とから構成される選択スイッチ40と、電位調整回路50とを含んで構成される。
遅延回路10は、入力信号を所定時間だけ遅延させると共に反転して出力するインバータ回路11_1〜11_9と、入力信号をそのまま出力するバッファ回路12_1〜12_9,13_1〜13_9とを含んで構成される。
インバータ回路11_1〜11_9は、インバータ回路11_1を始端とし、インバータ回路11_9を終端として11_1〜11_9の順に、これらの入力端子及び出力端子が電気的に縦続接続されている。
【0028】
上記構成によって、始端に入力された信号は、各インバータ回路で遅延且つ反転しながら各回路を伝わり、インバータ回路が奇数個であることから、終端からは9つのインバータ回路で遅延され且つ入力信号を反転した信号が出力される。
例えば、ハイレベルの信号を正論理、ローレベルの信号を否定論理で見た場合に、インバータ回路11_1の入力端子に入力された信号が正論理の場合は、インバータ回路11_9の出力端子から否定論理が、入力された信号が否定論理の場合は、インバータ回路11_9の出力端子から正論理が出力される。
なお、インバータ回路を偶数個とした場合は、始端に入力された信号と同じ論理の信号が終端から出力されることになる。
次に、バッファ回路12_1〜12_9と、13_1〜13_9とは、バッファ回路12_1と13_1、12_2と13_2、12_3と13_3・・・といったように、「_」の後の数字が同じ2つのバッファ回路が縦続接続されている。
【0029】
バッファ回路12_1の信号入力端子は、インバータ回路11_1及び11_2の接続部と、バッファ回路12_2の信号入力端子は、インバータ回路11_2及び11_3の接続部と、バッファ回路12_3の信号入力端子は、インバータ回路11_3及び11_4との接続部とそれぞれ電気的に接続されている。
更に、バッファ回路12_4の信号入力端子は、インバータ回路11_4及び11_5の接続部と、バッファ回路12_5の信号入力端子は、インバータ回路11_5及び11_6の接続部と、バッファ回路12_6の信号入力端子は、インバータ回路11_6及び11_7の接続部とそれぞれ電気的に接続されている。
更に、バッファ回路12_7の信号入力端子は、インバータ回路11_7及び11_8の接続部と、バッファ回路12_8の信号入力端子は、インバータ回路11_8及び11_9の接続部と、バッファ回路12_9の信号入力端子は、インバータ回路11_9の信号出力端子とそれぞれ電気的に接続されている。
【0030】
バッファ回路13_1の信号出力端子は、単位パルス発生回路20_1の信号入力端子Aと、バッファ回路13_2の信号出力端子は、単位パルス発生回路20_1の信号入力端子Bと、バッファ回路13_3の信号出力端子は、単位パルス発生回路20_1の信号入力端子C及び単位パルス発生回路20_2の信号入力端子Aとそれぞれ電気的に接続されている。
更に、バッファ回路13_4の信号出力端子は、単位パルス発生回路20_2の信号入力端子Bと、バッファ回路13_5の信号出力端子は、単位パルス発生回路20_2の信号入力端子C及び単位パルス発生回路20_3の信号入力端子Cと、バッファ回路13_6の信号出力端子は、単位パルス発生回路20_3の信号入力端子Bとそれぞれ電気的に接続されている。
【0031】
更に、バッファ回路13_7の信号出力端子は、単位パルス発生回路20_3の信号入力端子C及び単位パルス発生回路20_4の信号入力端子Aと、バッファ回路13_8の信号出力端子は、単位パルス発生回路20_4の信号入力端子Bと、バッファ回路13_9の信号出力端子は、単位パルス発生回路20_4の信号入力端子Cとそれぞれ電気的に接続されている。
上記構成によって、遅延段を構成する縦続接続された各インバータ回路11_1〜11_9の各接続部は、バッファ回路12_1〜12_9,13_1〜13_9によって負荷が均一となり、これにより、各接続部から出力される遅延信号の振幅レベル及び時間幅を均一にする。
また、単位パルス発生回路20_1〜20_4は、3つの信号入力端子A〜Cと、1つの信号出力端子OUTとを備え、信号入力端子A〜Cに入力される信号に応じて所定の論理演算を行い、その演算結果に応じた単位パルス信号を信号出力端子OUTから出力する。
【0032】
また、スイッチ制御回路30を構成する、XOR回路31_1の2つの信号入力端子の一方と、遅延回路10のバッファ回路12_1の信号出力端子とが電気的に接続され、XOR回路31_1の2つの信号入力端子の他方と、バッファ回路12_3の信号出力端子とが電気的に接続されている。
更に、XOR回路31_2の2つの信号入力端子の一方と、遅延回路10のバッファ回路12_3の信号出力端子とが電気的に接続され、XOR回路31_2の2つの信号入力端子の他方と、バッファ回路12_5の信号出力端子とが電気的に接続された構成を有している。
更に、XOR回路31_3の2つの信号入力端子の一方と、遅延回路10のバッファ回路12_5の信号出力端子とが電気的に接続され、XOR回路31_3の2つの信号入力端子の他方と、バッファ回路12_7の信号出力端子とが電気的に接続された構成を有している。
【0033】
更に、XOR回路31_4の2つの信号入力端子の一方と、遅延回路10のバッファ回路12_7の信号出力端子とが電気的に接続され、XOR回路31_4の2つの信号入力端子の他方と、バッファ回路12_9の信号出力端子とが電気的に接続された構成を有している。
更に、XOR回路31_1の信号出力端子は、インバータ回路32_1及びバッファ回路33_1の信号入力端子と電気的に接続され、XOR回路31_2の信号出力端子は、インバータ回路32_2及びバッファ回路33_2の信号入力端子と電気的に接続されている。
更に、XOR回路31_3の信号出力端子は、インバータ回路32_3及びバッファ回路33_3の信号入力端子と電気的に接続され、XOR回路31_4の信号出力端子は、インバータ回路32_4及びバッファ回路33_4の信号入力端子と電気的に接続されている。
【0034】
また、スイッチング素子41_1〜41_4は、Pチャンネル型のMOSトランジスタであるトランジスタ42_1〜42_4と、Nチャンネル型のMOSトランジスタであるトランジスタ43_1〜43_4とを含んで構成される。
スイッチング素子41_1は、トランジスタ42_1とトランジスタ43_1とを含み、トランジスタ42_1のソース端子とトランジスタ43_1のソース端子とが電気的に接続され、トランジスタ42_1のドレイン端子とトランジスタ43_1のドレイン端子とが電気的に接続されてアナログスイッチを形成している。
トランジスタ42_1のゲート端子とスイッチ制御回路30のインバータ回路32_1の信号出力端子とが電気的に接続され、トランジスタ43_1のゲート端子とスイッチ制御回路のバッファ回路33_1の信号出力端子とが電気的に接続されている。
スイッチング素子41_2〜41_4もスイッチング素子41_1と同様に、「_」の後の数字が同じ各2つのトランジスタによってアナログスイッチを形成している。
【0035】
更に、トランジスタ42_2〜42_4のゲート端子とスイッチ制御回路30のインバータ回路32_2〜32_4の信号出力端子とが「_」の後の数字が同じもの同士で電気的に接続され、トランジスタ43_2〜43_4のゲート端子とスイッチ制御回路のバッファ回路33_2〜33_4の信号出力端子とが「_」の後の数字が同じもの同士で電気的に接続されている。
スイッチング素子41_1〜41_4の各2つのトランジスタのドレイン端子又はソース端子の接続部の一方と単位パルス発生回路20_1〜20_4の信号出力端子OUTとが「_」の後の数字が同じもの同士でそれぞれ電気的に接続され、前記接続部の他方と共通の信号出力線Pu_Coutとがそれぞれ電気的に接続されている。
【0036】
上記構成によって、スイッチング素子41_1〜41_4の各2つのトランジスタのゲート端子の一方には、XOR回路31_1〜31_4の出力信号そのものがそれぞれ入力され、他方にはXOR回路31_1〜31_4の出力信号を反転した信号がそれぞれ入力される。これらXOR回路31_1〜31_4の出力信号そのもの及びこれを反転した信号の各組が、スイッチ切替信号SW_Sig1〜4となる。
これによって、スイッチング素子41_1〜41_4の各2つのトランジスタは、スイッチ切替信号SW_Sig1〜4に応じて同時にオン・オフする。各2つのトランジスタがオンのときは、単位パルス発生回路20_1〜20_4のうち、オンとなっているトランジスタに対応する単位パルス発生回路の信号出力端子が共通の信号出力線Pu_Coutに電気的に接続される。
【0037】
電位調整回路50は、Nチャンネル型のMOSトランジスタであるトランジスタ51〜53と、Pチャンネル型のMOSトランジスタであるトランジスタ54とを含んで構成される。
具体的に、トランジスタ51のドレイン端子が共通の信号出力線Pu_Coutに電気的に接続され、ソース端子がトランジスタ52のドレイン端子に電気的に接続され、トランジスタ52のソース端子がGNDノードに電気的に接続されている。
更に、トランジスタ51のゲート端子は、遅延回路10のバッファ回路13_9の信号出力端子と電気的に接続され、トランジスタ52のゲート端子は、遅延回路10のバッファ回路13_1の信号出力端子と電気的に接続されている。
更に、トランジスタ54のソース端子が電圧VDDの電源ノードに電気的に接続され、ドレイン端子がトランジスタ53のドレイン端子に電気的に接続され、トランジスタ53のソース端子がGNDノードに電気的に接続されている。
【0038】
更に、トランジスタ51のソース端子と、トランジスタ53及び54のゲート端子と、トランジスタ53及び54のドレイン端子とが電気的に接続されている。
上記構成によって、トランジスタ51及び52は、ゲート端子に入力される信号が両方ともハイレベルのときにオン状態となって共通の信号出力線Pu_CoutをGNDレベルに接続し、それ以外のときにオフ状態となる。これにより、パルス信号を発生しない期間における出力電位を設定することができる。本実施の形態では、最も安定した電位となるGNDレベル(接地電位)に設定しているが、VDDよりも低電位であれば他の電位に設定してもよい。
また、トランジスタ53及び54によってプッシュプル回路が構成され、入力信号(単位パルス信号)のレベルに応じた出力信号を出力する。
【0039】
次に、図4及び図5に基づき、単位パルス発生回路20_1〜20_4の詳細な構成を説明する。以下、単位パルス発生回路20_1〜20_4において区別する必要のないときは、単に単位パルス発生回路20と称することとする。
ここで、図4(a)は、単位パルス発生回路20の端子構成例を示す図であり、(b)は、単位パルス発生回路20の真理値表の一例を示す図である。また、図5(a)〜(c)は、単位パルス発生回路20の回路構成例を示す図である。
単位パルス発生回路20は、図4(a)に示すように、信号入力端子A〜Cと、信号出力端子OUTとを備え、信号入力端子A〜Cに入力された信号の論理(正論理「H」、否定論理「L」)に応じて、図4(b)の真理値表に従った論理演算を行い、その演算結果に応じた論理の単位パルス信号を信号出力端子OUTから出力する。
【0040】
なお、入力信号のレベルがハイレベルのときを正論理「H」、ローレベルのときを否定論理「L」とする。また、図4(b)の真理値表において、Hは正論理、Lは否定論理、Zはハイ・インピーダンスとなる。
また、単位パルス発生回路20は、図5(a)〜(c)に示すように、Pチャンネル型のMOSトランジスタであるトランジスタ21及び22と、Nチャンネル型のMOSトランジスタであるトランジスタ23及び24とを含んで構成される。
そして、信号入力端子A〜Cの構成によって、図5(a)〜(c)に示すような回路構成が採用可能である。
【0041】
具体的に、単位パルス発生回路20は、図5(a)〜(c)に共通の構成として、トランジスタ21のソース端子が電圧VDDの電源ノードに電気的に接続され、ドレイン端子がトランジスタ22のソース端子に電気的に接続されている。
更に、トランジスタ22のドレイン端子がトランジスタ23のドレイン端子に電気的に接続され、トランジスタ23のソース端子がトランジスタ24のドレイン端子に電気的に接続され、トランジスタ24のソース端子がGNDノードに電気的に接続されている。
そして、トランジスタ22のドレイン端子とトランジスタ23のドレイン端子との接続部に信号出力端子OUTが形成されている。
【0042】
図5(a)に示す単位パルス発生回路20は、トランジスタ21のゲート端子と電気的に接続される信号入力端子Cと、トランジスタ22及び23のゲート端子と電気的に接続される信号入力端子Bと、トランジスタ24のゲート端子と電気的に接続される信号入力端子Aとを備えている。
また、図5(b)に示す単位パルス発生回路20は、トランジスタ21のゲート端子と電気的に接続される信号入力端子Cと、トランジスタ22及び24のゲート端子と電気的に接続される信号入力端子Bと、トランジスタ23のゲート端子と電気的に接続される信号入力端子Aとを備えている。
また、図5(c)に示す単位パルス発生回路20は、トランジスタ21及び23のゲート端子と電気的に接続される信号入力端子Bと、トランジスタ22のゲート端子と電気的に接続される信号入力端子Cと、トランジスタ24のゲート端子と電気的に接続される信号入力端子Aとを備えている。
【0043】
上記構成によって、単位パルス発生回路20_1〜20_4は、信号入力端子A〜Cに入力される遅延信号のレベルに応じて、図4(b)の真理値表に示すレベルの信号を出力する。
本実施の形態において、単位パルス発生回路20の回路構成として、図5(a)〜(c)に示す回路構成のいずれを採用しても、図4(b)に示す真理値表の動作を実現することができる。
具体的に、起動開始信号D0がハイレベルで一定となる状態が続いたときは、奇数番目のインバータ回路の出力であるXD1、XD3、XD5、XD7、XD9が「L」となり、偶数番目のインバータ回路の出力であるD2、D4、D6、D8が「H」となるので、単位パルス発生回路20_1〜20_4の各信号入力端子Aに「L」、Bに「H」、Cに「L」となる信号が入力される。これによって、単位パルス発生回路20_1〜20_4の出力はハイインピーダンスとなる。
【0044】
また、起動開始信号D0がローレベルで一定となる状態が続いたときは、奇数番目のインバータ回路の出力であるXD1、XD3、XD5、XD7、XD9が「H」となり、偶数番目のインバータ回路の出力であるD2、D4、D6、D8が「L」となるので、単位パルス発生回路20_1〜20_4の各信号入力端子Aに「H」、Bに「L」、Cに「H」となる信号が入力される。これによって、単位パルス発生回路20_1〜20_4の出力はハイインピーダンスとなる。
また、起動開始信号D0がハイレベルで一定の状態からローレベルに変化すると、これを契機に、XD1、D2、XD3、D4、XD5、D6、XD7、D8、XD9は、この順に、各信号入力端子A,B,Cが、「L」,「H」,「L」→「H」,「H」,「L」→「H」,「L」,「L」へと変化していく。
【0045】
これにより、単位パルス発生回路20_1〜20_4は、信号入力端子Aに「H」、Bに「H」、Cに「L」となる信号が入力されると、信号出力端子OUTからローレベルの信号を出力する。更に、信号入力端子Aに「H」、Bに「L」、Cに「L」となる信号が入力されると、信号出力端子OUTからハイレベルの信号を出力する。この一連の出力によって単位パルス信号が発生する。
また、起動開始信号D0がローレベルで一定の状態からハイレベルに変化すると、これを契機に、XD1、D2、XD3、D4、XD5、D6、XD7、D8、XD9は、この順に、各信号入力端子A,B,Cが、「H」,「L」,「H」→「L」,「L」,「H」→「L」,「H」,「H」→「L」,「H」,「L」へと変化していく。
【0046】
これにより、単位パルス発生回路20_1〜20_4は、信号入力端子Aに「L」、Bに「L」、Cに「H」、Aに「L」、Bに「H」、Cに「H」又はAに「L」、Bに「H」、Cに「L」となる信号が入力されると、信号出力端子OUTの出力がハイインピーダンスとなる。
なお、図3に示す回路例では、単位パルス発生回路20_1→20_2→20_3→20_4の順で、連続してインバータ回路11_1〜11_9の遅延時間に応じたパルス幅の単位パルス信号up1〜up4を発生する。また、図3に示す回路例では、信号出力部の共通の信号出力線Pu_Coutへの同時接続個数を示す設定個数Xは1となる。
【0047】
次に、図3の回路構成を例に挙げて、本実施の形態のパルス発生装置100の具体的な動作を説明する。
まず、外部のクロック発生器(不図示)からのCLK信号(例えば、100MHz)が起動開始信号D0として遅延回路10に入力されると、起動開始信号D0の立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_4の各信号入力端子A,B,Cに入力される信号が変化する。なお、遅延回路10の信号入力端子はプルアップされているものとする。
従って、まず、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号が初期状態の「L」,「H」,「L」から「H」,「H」,「L」に変化する。
【0048】
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、遅延回路10のインバータ回路11_1〜11_3の遅延時間に応じたパルス幅(例えば、125ps)のローレベルの信号が出力される。
一方、XD1、D2、XD3の変化に応じて、XOR回路31_1の2つの信号入力端子に入力される信号は論理で表現すると「H」,「L]となり、XOR回路31_1は、「H]となる信号を出力する。これによって、スイッチング素子41_1のトランジスタ42_1のゲート端子には、スイッチ切替信号SW_Sig1としてローレベルの信号が、トランジスタ43_1のゲート端子にはスイッチ切替信号SW_Sig1としてハイレベルの信号が入力され、スイッチング素子41_1がオン状態となる。
【0049】
このとき、スイッチング素子41_2〜41_4のトランジスタ42_2〜42_4のゲート端子には、スイッチ切替信号SW_Sig2〜4としてハイレベルの信号が入力され、トランジスタ43_2〜43_4のゲート端子には、スイッチ切替信号SW_Sig2〜4としてローレベルの信号が入力されるためスイッチング素子41_2〜41_4はオフ状態となる。
従って、単位パルス発生回路20_1の信号出力端子OUT1のみが、共通の信号出力線Pu_Coutに電気的に接続されると共に、Pu_Coutを介して電位調整回路50に遅延回路10の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up1の一部として出力される。
これによって、電位調整回路50のトランジスタ51のゲート端子にはローレベルの信号が、トランジスタ52のゲート端子にはハイレベルの信号が入力されるため、共通の信号出力線Pu_Coutは接地電位に接続されない。なお、起動開始信号D0がローレベルの間は、この状態が継続する。
【0050】
従って、トランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してローレベルの信号が入力される。これにより、トランジスタ53がオンにトランジスタ54がオフとなって、これらのドレイン端子の接続部から単位パルス信号up1の一部であるローレベルの信号が出力される。
引き続き、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化する。
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、遅延回路10のインバータ回路11_1〜11_3の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up1の一部として出力される。
一方、XOR回路31_1の2つの信号入力端子に入力される信号は変化しないため、SW_Sig1も変化せずスイッチング素子41_1はオン状態を維持する。同様に、SW_Sig2〜4も変化しないため、スイッチング素子41_2〜41_4はオフ状態を維持する。
【0051】
従って、単位パルス発生回路20_1の信号出力端子OUT1から出力されるハイレベルの信号は、共通の信号出力線Pu_Coutを介して電位調整回路50に出力される。
これにより、電位調整回路50のトランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してハイレベルの信号が入力されるため、トランジスタ53がオフにトランジスタ54がオンとなって、これらのドレイン端子の接続部から単位パルス信号up1の一部であるハイレベルの信号が出力される。
引き続き、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化する。
これにより、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスとなる。
【0052】
一方、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「L」,「H」,「L」から「H」,「H」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、遅延回路10のインバータ回路11_3〜11_5の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up2の一部として出力される。
また、SW_Sig1が変化してスイッチング素子41_1はオフ状態となり、SW_Sig2が変化してスイッチング素子41_2がオン状態となる。なお、SW_Sig3〜4は変化しない。これにより、単位パルス発生回路20_1の信号出力端子OUT1が共通の信号出力線Pu_Coutから電気的に切断され、単位パルス発生回路20_2の信号出力端子OUT2のみが共通の信号出力線Pu_Coutに電気的に接続される。更に、共通の信号出力線Pu_Coutを介して電位調整回路50に遅延回路10の遅延時間に応じたパルス幅のローレベルの信号が出力される。
【0053】
このようにして、起動開始信号D0の立ち下がりを契機として、遅延回路10によって、単位パルス発生回路20_1〜20_4の順に、各信号入力端子A,B,Cに入力される信号の状態が変化し、単位パルス信号up1〜up4が連続して発生する。一方、各信号入力端子A,B,Cに入力される信号の変化に応じて、スイッチング素子41_1〜41_4がこの順番で、1つがオン状態となると共に残り3つがオフ状態となって、オン状態となった1つの信号出力端子のみが共通の信号出力線Pu_Coutに電気的に接続される。
これにより、電位調整回路50の出力端子からは、起動開始信号D0の立ち下がりを契機に、連続する4つの単位パルス信号列up1〜up4から構成されるパルス信号が出力される。
【0054】
なお、起動開始信号D0がローレベルの期間において、単位パルス発生回路20_1〜20_4から単位パルス信号up1〜up4が順番に出力された後に、起動開始信号D0が立ち上がってハイレベルになると、このハイレベルの期間は、単位パルス発生回路20_1〜20_4の信号出力端子の出力がいずれもハイインピーダンスとなり、且つスイッチング素子41_1〜41_4がいずれもオフ状態となる。
これにより、起動開始信号D0がハイレベルの期間は、単位パルス発生回路20_1〜20_4の信号出力部は、いずれも共通の信号出力線Pu_Coutから電気的に切断される。
【0055】
以上、本実施の形態のパルス発生装置100は、N個の単位パルス発生回路20_1〜20_Nの信号出力端子を、各単位パルス発生回路の単位パルス信号の発生タイミングに応じて順次、単位パルス信号を発生するものだけ共通の信号出力線Pu_Coutに電気的に接続することができる。
これにより、複数の信号出力部をワイヤード・OR接続されないようにできるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
【0056】
更に、共通の信号出力線Pu_Coutへの信号出力部の同時接続数を同数Xで一定となるようにしたので、複数を同時に接続する場合においても負荷変動を一定にすることができるので、単位パルス信号の振幅レベルを安定化することができる。
上記実施例において、遅延回路10は、形態1に記載の遅延回路に対応し、第1〜第Nの単位パルス発生回路20_1〜20_Nは、形態1に記載のN個の単位パルス発生回路に対応し、スイッチ制御回路30及び選択スイッチ40は、形態1に記載の出力切替手段に対応する。
【0057】
〔第1の実施の形態の変形例〕
次に、本発明の第1の実施の形態の変形例を図面に基づき説明する。図6は、本発明に係るパルス発生装置の第1の実施の形態の変形例を示す図である。
上記第1の実施の形態では、各々が独立した単位パルス発生回路20_1〜20_Nの信号出力部を、スイッチ制御回路30及び選択スイッチ40によって、共通の信号出力線Pu_Coutに同時接続数X(1≦X<N)ずつ電気的に接続する構成とした。
一方、本変形例では、同時接続数Xを2以上とし、連続して単位パルス信号を発生するX個の単位パルス発生回路の信号出力部毎にこれらを予めワイヤード・OR接続し、この共通の信号出力部を、単位パルス信号の発生タイミングに応じて、スイッチ制御回路30及び選択スイッチ40によって、共通の信号出力線Pu_Coutに対して接続及び切断する構成とした。
【0058】
以下、上記第1の実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本発明に係るパルス発生装置の構成を図6に基づき説明する。図6は、本発明に係るパルス発生装置100の構成例を示すブロック図である。
パルス発生装置100は、図6に示すように、入力信号を遅延する遅延回路10と、遅延回路10から出力される遅延信号に応じて単位パルス信号を発生する4個の単位パルス発生回路20_1〜20_4と、共通の信号出力線に対する単位パルス発生回路20_1〜20_4の電気的な接続及び切断を行う選択スイッチ40のスイッチ切替処理を制御するスイッチ制御回路30と、選択スイッチ40と、パルス出力信号の電位を調整する電位調整回路50とを含んで構成される。
【0059】
単位パルス発生回路20_1〜20_4は、単位パルス発生回路20_1及び20_2の信号出力部がワイヤード・OR接続されて共通の信号出力部Pout1を形成し、単位パルス発生回路20_3及び20_4の信号出力部がワイヤード・OR接続されて共通の信号出力部Pout2を形成している。
そして、信号出力部Pout1は、選択スイッチ40のスイッチング素子41_1に電気的に接続され、信号出力部Pout2は、選択スイッチ40のスイッチング素子41_2に電気的に接続されている。
スイッチ制御回路30は、遅延回路10から出力される遅延信号に基づき、スイッチ切替信号SW_Sig1〜2を生成し、該生成したスイッチ切替信号SW_Sig1〜2を選択スイッチ40のスイッチング素子41_1〜41_2に供給する。
本実施の形態では、単位パルス発生回路20_1〜20_4は、この順に単位パルス信号を順次発生するようになっている。
【0060】
従って、スイッチ制御回路30は、信号出力部Pout1及びPout2を、単位パルス信号の発生順に、いずれか一方のみが単位パルス発生回路20_1〜20_4に共通の信号出力線Pu_Coutに対して電気的に接続されるように選択スイッチ40の各スイッチング素子のオン・オフを制御するスイッチ切替信号SW_Sig1〜2を生成する。
選択スイッチ40は、スイッチ切替信号SW_Sig1に応じて、スイッチング素子41_1によって、単位パルス発生回路20_1〜20_2の共通の信号出力部Pout1と共通の信号出力線Pu_Coutとの電気的な接続と切断とを行う。更に、スイッチ切替信号SW_Sig2に応じて、スイッチング素子41_2によって、単位パルス発生回路20_3〜20_4の共通の信号出力部Pout2と共通の信号出力線Pu_Coutとの電気的な接続と切断とを行う。
【0061】
上記構成によって、パルス発生装置100は、単位パルス発生回路20_1の単位パルス信号の発生タイミング(SW_Sig1及びSW_Sig2)に応じて、信号出力部Pout1が共通の信号出力線Pu_Coutに電気的に接続され、信号出力部Pout2が共通の信号出力線Pu_Coutから電気的に切断された状態となる。
つまり、単位パルス信号を連続して発生する2つの単位パルス発生回路20_1〜20_2の信号出力部が、まず同時に信号出力線Pu_Coutに電気的に接続される。
次に、単位パルス発生回路20_3の単位パルス信号の発生タイミング(SW_Sig1及びSW_Sig2)に応じて、信号出力部Pout2が共通の信号出力線Pu_Coutに電気的に接続され、信号出力部Pout1が共通の信号出力線Pu_Coutから電気的に切断された状態となる。
つまり、単位パルス信号を連続して発生する2つの単位パルス発生回路20_3〜20_4の信号出力部が、同時に信号出力線Pu_Coutに電気的に接続される。
【0062】
上記した切替処理を行うことで、起動開始信号D0の立ち下がりを契機として、連続する4つの単位パルス信号up1〜up4からなる単位パルス信号列から構成されるパルス信号を出力することができる。
なお、図6の構成例では、パルス発生装置100を、4つの単位パルス発生回路20_1〜20_4から構成し、且つ単位パルス信号の発生順序の連続する各2つの単位パルス発生回路の信号出力部をワイヤード・OR接続する構成としたが、この構成に限らない。
パルス発生装置100を、3つ又は5つ以上の単位パルス発生回路から構成してもよいし、3つ以上の単位パルス発生回路の信号出力部をワイヤード・OR接続する構成としてもよい。例えば、9つ(N=9)の単位パルス発生回路から構成した場合に、単位パルス信号の発生順序の連続する各3つの単位パルス発生回路の信号出力部をワイヤード・OR接続する構成などとしてもよい。
【0063】
以上、本実施の形態のパルス発生装置100は、単位パルス発生回路20_1〜20_4のうち、単位パルス発生回路20_1〜20_2の信号出力部をワイヤード・OR接続して、これらに共通の信号出力部Pout1を形成し、単位パルス発生回路20_3〜20_4の信号出力部をワイヤード・OR接続して、これらに共通の信号出力部Pout2を形成した。
そして、スイッチ制御回路30及び選択スイッチ40によって、単位パルス発生回路20_1〜20_4の単位パルス信号の発生タイミングに応じて、信号出力部Pout1と信号出力部Pout2とを、共通の信号出力線P_Coutに対して電気的に一方を接続し他方を切断することが可能である。
これにより、全ての信号出力部がワイヤード・OR接続されないようになるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
【0064】
更に、2つの単位パルス発生回路の信号出力部が同時に共通の信号出力線Pu_Coutに接続されることから、1つずつ行う場合と比較して接続及び切断の切替を余裕をもって行うことができると共に、少なくとも共通の信号出力部を有する回路同士において切替の遅延などが生じるのを防ぐことができる。
更に、共通の信号出力線Pu_Coutへの信号出力部の同時接続数が2個で一定となり負荷変動を一定にすることができるので、単位パルス信号の振幅レベルを安定化することができる。
【0065】
〔第2の実施の形態〕
次に、本発明の第2の実施の形態を図面に基づき説明する。図7〜図8は、本発明に係るパルス発生装置の第2の実施の形態を示す図である。
上記第1の実施の形態では、各々が独立した単位パルス発生回路20_1〜20_Nの信号出力部を、スイッチ制御回路30及び選択スイッチ40によって、共通の信号出力線Pu_Coutに同時接続数X(1≦X<N)ずつ電気的に接続する構成とした。
このように上記第1の実施の形態では共通の信号出力線Pu_Coutへの同時接続数を一定としたが、本実施の形態では、同時接続数Xを変化させるようにした点が異なる。
以下、上記第1の実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本発明に係るパルス発生装置の回路構成を図7に基づき説明する。図7は、本発明に係るパルス発生装置100の回路構成例を示す図である。
【0066】
本実施の形態のパルス発生装置100は、遅延回路10と、単位パルス発生回路20_1〜20_4と、インバータ回路32_2〜32_4と、バッファ回路33_2〜33_4とから構成されるスイッチ制御回路30と、スイッチング素子41_2〜41_4とから構成される選択スイッチ40と、電位調整回路50とを含んで構成される。
具体的に、上記第1の実施の形態の図3に示す回路構成例において、まず、スイッチ制御回路30を構成する、XOR回路31_1〜31_4と、インバータ回路32_1と、バッファ回路33_1とを取り除き、選択スイッチ40を構成するスイッチング素子41_1を取り除いた構成となる。
【0067】
そして、遅延回路10のバッファ回路12_2の信号出力端子とインバータ回路32_2及びバッファ回路33_2の信号入力端子とが電気的に接続され、バッファ回路12_4の信号出力端子とインバータ回路32_3及びバッファ回路33_3の信号入力端子とが電気的に接続され、バッファ回路12_6の信号出力端子とインバータ回路32_4及びバッファ回路33_4の信号入力端子とが電気的に接続された構成となっている。
更に、単位パルス発生回路20_1の信号出力端子OUT1が共通の信号出力線Pu_Coutとスイッチング素子を介さずに直接電気的に接続された構成となっている。
その他の接続構成については、上記第1の実施の形態の図3に示す回路構成例と同様となる。
【0068】
次に、図8に基づき、本実施の形態のパルス発生装置100の具体的な動作を説明する。ここで、図8は、パルス発生装置100の遅延回路10、単位パルス発生回路20、選択スイッチ40及び電位調整回路50に対して入出力される信号のタイミングチャートである。
まず、外部のクロック発生器(不図示)からCLK信号(例えば、100MHz)が起動開始信号D0として遅延回路10に入力されると、起動開始信号D0の立ち上がりエッジ又は立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_4の各信号入力端子A,B,Cに入力される信号が順に変化する。
図8に示すように、D0の立ち下がりエッジに応じてXD1が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号が「L」,「H」,「L」から「H」,「H」,「L」に変化する。
【0069】
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅(例えば、125ps)のローレベルの信号が出力される。
このとき、スイッチング素子41_2〜41_4には、スイッチ切替信号SW_Sig2〜4として、スイッチング素子41_2〜41_4をオフ状態にする信号が入力される。
一方、単位パルス発生回路20_1の信号出力端子OUT1は、共通の信号出力線Pu_Coutに直接接続されているので、信号出力線Pu_Coutを介して電位調整回路50にXD1、D2、XD3の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up1の一部として出力される。
【0070】
また、電位調整回路50のトランジスタ51のゲート端子にはローレベルの信号が、トランジスタ52のゲート端子にはハイレベルの信号が入力されるため、共通の信号出力線Pu_Coutは接地電位に接続されない。なお、起動開始信号D0がローレベルの間は、この状態が継続する。
従って、トランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してローレベルの信号が入力される。これにより、トランジスタ53がオンにトランジスタ54がオフとなって、これらのドレイン端子の接続部からパルス出力信号(Pulse Out)として、単位パルス信号up1の一部であるローレベルの信号が出力される。
【0071】
引き続き、D2が「L」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化する。
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up1の一部として出力される。
一方、D2が「L」となることによって、SW_Sig2が変化し、スイッチング素子41_2がオン状態となる。これにより、単位パルス発生回路20_1の信号出力端子OUT1に加えて単位パルス発生回路20_2の信号出力端子OUT2が共通の信号出力線Pu_Coutに電気的に接続される。なお、SW_Sig3〜4は変化しないため、スイッチング素子41_3〜41_4はオフ状態を維持する。
【0072】
また、単位パルス発生回路20_1の信号出力端子OUT1から出力されるハイレベルの信号は、共通の信号出力線Pu_Coutを介して電位調整回路50に出力される。
これにより、電位調整回路50のトランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してハイレベルの信号が入力されるため、トランジスタ53がオフにトランジスタ54がオンとなって、これらのドレイン端子の接続部からパルス出力信号として単位パルス信号up1の一部であるハイレベルの信号が出力される。
引き続き、XD3が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化する。これにより、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスとなる。
【0073】
一方、XD3が「H」となることによって、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「L」,「H」,「L」から「H」,「H」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up2の一部として出力される。
信号出力端子OUT2から出力されたローレベルの信号は共通の信号出力線Pu_Coutを介して電位調整回路50に出力され、電位調整回路50からは、パルス出力信号として単位パルス信号up2の一部であるローレベルの信号が出力される。
引き続き、D4が「L」になると、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up2の一部として出力される。
【0074】
信号出力端子OUT2から出力されたハイレベルの信号は共通の信号出力線Pu_Coutを介して電位調整回路50に出力され、電位調整回路50からは、パルス出力信号として単位パルス信号up2の一部であるハイレベルの信号が出力される。
一方、D4が「L」となることによって、SW_Sig3が変化し、スイッチング素子41_3がオン状態となる。なお、SW_Sig2及びSW_Sig4は変化しないため、スイッチング素子41_1〜41_2はオン状態を、スイッチング素子41_4はオフ状態を維持する。これにより、単位パルス発生回路20_1〜20_2の信号出力端子OUT1〜OUT2に加えて単位パルス発生回路20_3の信号出力端子OUT3が共通の信号出力線Pu_Coutに電気的に接続される。
引き続き、XD5が「H」になると、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化し、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号が、「L」,「H」,「L」から「H」,「H」,「L」に変化する。
【0075】
これにより、単位パルス発生回路20_3の信号出力端子OUT3からXD5、D6、XD7の遅延時間に応じたパルス幅のローレベルの信号が出力される。
更に、単位パルス発生回路20_3の信号出力端子OUT3から、共通の信号出力線Pu_Coutを介してローレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up3の一部であるローレベルの信号が出力される。
引き続き、D6が「L」になり、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化すると、単位パルス発生回路20_3の信号出力端子OUT3からXD5、D6、XD7の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
更に、単位パルス発生回路20_3の信号出力端子OUT3から、共通の信号出力線Pu_Coutを介してハイレベルの信号が電位調整回路50に入力される。
【0076】
これによって、電位調整回路50から単位パルス信号up3の一部であるハイレベルの信号が出力される。
一方、D6が「L」となることによって、SW_Sig4が変化し、スイッチング素子41_4がオン状態となる。なお、SW_Sig2〜3は変化しないため、スイッチング素子41_1〜41_3はオン状態を維持する。これにより、単位パルス発生回路20_1〜20_3の信号出力端子OUT1〜OUT3に加えて単位パルス発生回路20_4の信号出力端子OUT4が共通の信号出力線Pu_Coutに電気的に接続される。
引き続き、XD7が「H」になり、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化し、単位パルス発生回路20_4の信号入力端子A,B,Cに入力される信号が、「L」,「H」,「L」から「H」,「H」,「L」に変化する。
これにより、単位パルス発生回路20_4の信号出力端子OUT4からXD7、D8、XD9の遅延時間に応じたパルス幅のローレベルの信号が出力される。
【0077】
更に、単位パルス発生回路20_4の信号出力端子OUT4から、共通の信号出力線Pu_Coutを介してローレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up4の一部であるローレベルの信号が出力される。
引き続き、D8が「L」になり、単位パルス発生回路20_4の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化すると、単位パルス発生回路20_4の信号出力端子OUT4からXD7、D8、XD9の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
更に、単位パルス発生回路20_4の信号出力端子OUT4から、共通の信号出力線Pu_Coutを介してハイレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up4の一部であるハイレベルの信号が出力される。なお、SW_Sig2〜4は変化しないため、スイッチング素子41_1〜41_4はオン状態を維持する。
【0078】
引き続き、起動開始信号D0が立ち上がり、XD9が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「H」から「L」,「L」,「H」に変化するが、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスを維持する。
一方、SW_Sig2〜4は変化しないため、スイッチング素子41_1〜41_4はオン状態を維持する。
引き続き、D2が「H」になると、SW_Sig2が変化し、スイッチング素子41_2がオフ状態となる。なお、SW_Sig3〜4は変化しないため、スイッチング素子41_1、41_3及び41_4はオン状態を維持する。
引き続き、XD3が「L」となり、D4が「H」になると、SW_Sig3が変化し、スイッチング素子41_3がオフ状態となる。なお、SW_Sig4は変化しないため、スイッチング素子41_1及び41_4はオン状態を維持する。
【0079】
引き続き、XD5が「L」となり、D6が「H」になると、SW_Sig4が変化し、スイッチング素子41_4がオフ状態となる。これにより、スイッチング素子41_2〜41_4はオフ状態となる。
このようにして、起動開始信号D0の立ち下がりを契機として、遅延回路10によって、単位パルス発生回路20_1〜20_4の順に、各信号入力端子A,B,Cに入力される信号の状態が変化し、単位パルス信号up1〜up4が連続して発生する。
一方、起動開始信号D0の立ち下がりを契機として、スイッチング素子41_2〜41_4がこの順番で、1つずつ増加しながら全てがオン状態となると共に、起動開始信号D0の立ち上がりを契機として、オン状態となったスイッチング素子41_2〜41_4がこの順番で、1つずつ減少しながら全てがオフ状態となる。
これにより、電位調整回路50の出力端子からは、起動開始信号D0の立ち下がりを契機に、連続する4つの単位パルス信号列up1〜up4から構成されるパルス信号が出力される。
【0080】
また、図8の例では振幅レベルの変化を無視しているが、単位パルス信号の発生時において同時接続数が1つずつ増加していくことから容量負荷が増加していくので、4つの単位パルス信号列up1〜up4は、この順番で振幅レベルが徐々に小さくなる。
以上、本実施の形態のパルス発生装置100は、4個の単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4のうち、OUT1を共通の信号出力線Pu_Coutに直接接続した。
そして、残りの単位パルス発生回路20_2〜20_4の信号出力端子OUT2〜OUT4を、各単位パルス発生回路の単位パルス信号の発生タイミングに応じて順次、1つずつ同時接続数を増加させながら共通の信号出力線Pu_Coutに電気的に接続することができる。
【0081】
これにより、簡易な回路構成で、複数の信号出力部が同時にワイヤード・OR接続されない期間を設けることができるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
更に、複数の信号出力部をワイヤード・OR接続したときの容量負荷を利用して、振幅変調されたパルス信号を出力させることができる。
なお、図7の回路構成例では、パルス発生装置100を、4つの単位パルス発生回路20_1〜20_4から構成したが、この構成に限らず、パルス発生装置100を、2つ若しくは3つ又は5つ以上の単位パルス発生回路から構成してもよい。
【0082】
また、図7の回路構成例では、同時接続する信号出力端子を1つずつ増加させる構成としたが、この構成に限らず、単位パルス発生回路の構成数に応じて2つ以上ずつ増加させる構成としてもよい。この構成の場合は、増加数と同数の信号出力部を共通の信号出力線Pu_Coutに直接接続する。
上記第2の実施の形態において、遅延回路10は、形態1に記載の遅延回路に対応し、単位パルス発生回路20_1〜20_4は、形態1に記載のN個の単位パルス発生回路に対応し、スイッチ制御回路30及び選択スイッチ40は、形態1又は3に記載の出力切替手段に対応する。
【0083】
〔第2の実施の形態の変形例〕
次に、本発明の第2の実施の形態の変形例を図面に基づき説明する。図9は、本発明に係るパルス発生装置の第2の実施の形態の変形例を示す図である。
上記第2の実施の形態では、単位パルス発生回路20_1の信号出力端子OUT1を共通の信号出力線Pu_Coutに直接接続し、起動開始信号D0の立ち下がりエッジを契機として、単位パルス発生回路20_2〜20_4の信号出力端子OUT2〜OUT4を1つずつ増加させながら信号出力線Pu_Coutに電気的に接続していくと共に単位パルス信号を出力するようにした。
【0084】
一方、本変形例では、単位パルス発生回路20_1の信号出力端子OUT4を共通の信号出力線Pu_Coutに直接接続し、起動開始信号D0の立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_3の信号出力端子OUT1〜OUT3を、OUT1〜OUT4が全て接続された状態から1つずつ減少させながら信号出力線Pu_Coutから電気的に切断していくと共に単位パルス信号を出力するようにした。
以下、上記第2の実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本変形例に係るパルス発生装置の回路構成を図9に基づき説明する。図9は、本変形例に係るパルス発生装置100の回路構成例を示す図である。
本変形例のパルス発生装置100は、遅延回路10と、単位パルス発生回路20_1〜20_4と、インバータ回路32_1〜32_3と、バッファ回路33_1〜33_3とから構成されるスイッチ制御回路30と、スイッチング素子41_1〜41_3とから構成される選択スイッチ40と、電位調整回路50とを含んで構成される。
【0085】
具体的に、上記第1の実施の形態の図3に示す回路構成例において、まず、スイッチ制御回路30を構成する、XOR回路31_1〜31_4と、インバータ回路32_4と、バッファ回路33_4とを取り除き、選択スイッチ40を構成するスイッチング素子41_4を取り除いた構成となる。
そして、遅延回路10のバッファ回路12_3の信号出力端子とインバータ回路32_1及びバッファ回路33_1の信号入力端子とが電気的に接続され、バッファ回路12_5の信号出力端子とインバータ回路32_2及びバッファ回路33_2の信号入力端子とが電気的に接続され、バッファ回路12_7の信号出力端子とインバータ回路32_3及びバッファ回路33_3の信号入力端子とが電気的に接続された構成となっている。
更に、単位パルス発生回路20_4の信号出力端子OUT4が共通の信号出力線Pu_Coutとスイッチング素子を介さずに直接電気的に接続された構成となっている。
その他の接続構成については、上記第1の実施の形態の図3に示す回路構成例と同様となる。
【0086】
次に、本変形例のパルス発生装置100の具体的な動作を説明する。
まず、外部のクロック発生器(不図示)からCLK信号(例えば、100MHz)が起動開始信号D0として遅延回路10に入力されると、起動開始信号D0の立ち上がりエッジ又は立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_4の各信号入力端子A,B,Cに入力される信号が順に変化する。
なお、起動開始信号D0がハイレベルで一定となる間に、単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4は全て共通の信号出力線Pu_Coutに電気的に接続された状態となる。
そして、この状態から、D0が立ち下がると、この立ち下がりエッジに応じてXD1が「H」になり、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号が「L」,「H」,「L」から「H」,「H」,「L」に変化する。
【0087】
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅(例えば、125ps)のローレベルの信号が出力される。
このとき、スイッチング素子41_1〜41_3には、スイッチ切替信号SW_Sig1〜3として、スイッチング素子41_1〜41_3をオン状態にする信号が入力される。
従って、単位パルス発生回路20_1の信号出力端子OUT1は、共通の信号出力線Pu_Coutに接続された状態となっているので、信号出力線Pu_Coutを介して電位調整回路50にXD1、D2、XD3の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up1の一部として出力される。
【0088】
また、電位調整回路50のトランジスタ51のゲート端子にはローレベルの信号が、トランジスタ52のゲート端子にはハイレベルの信号が入力されるため、共通の信号出力線Pu_Coutは接地電位に接続されない。なお、起動開始信号D0がローレベルの間は、この状態が継続する。
従って、トランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してローレベルの信号が入力される。これにより、トランジスタ53がオンにトランジスタ54がオフとなって、これらのドレイン端子の接続部からパルス出力信号(Pulse Out)として、単位パルス信号up1の一部であるローレベルの信号が出力される。
引き続き、D2が「L」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化する。
【0089】
これにより、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up1の一部として出力される。
なお、SW_Sig1〜3は変化しないため、スイッチング素子41_1〜41_3はオン状態を維持する。
また、単位パルス発生回路20_1の信号出力端子OUT1から出力されるハイレベルの信号は、共通の信号出力線Pu_Coutを介して電位調整回路50に出力される。
これにより、電位調整回路50のトランジスタ53及び54のゲート端子には、共通の信号出力線Pu_Coutを介してハイレベルの信号が入力されるため、トランジスタ53がオフにトランジスタ54がオンとなって、これらのドレイン端子の接続部からパルス出力信号として単位パルス信号up1の一部であるハイレベルの信号が出力される。
【0090】
引き続き、XD3が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化する。これにより、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスとなる。
一方、XD3が「H」となることによって、SW_Sig1が変化し、スイッチング素子41_1がオフ状態となる。これにより、共通の信号出力線Pu_Coutに接続された信号出力端子が1つ減少する。
また、XD3が「H」となることによって、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「L」,「H」,「L」から「H」,「H」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up2の一部として出力される。
【0091】
信号出力端子OUT2から出力されたローレベルの信号は共通の信号出力線Pu_Coutを介して電位調整回路50に出力され、電位調整回路50からは、パルス出力信号として単位パルス信号up2の一部であるローレベルの信号が出力される。
引き続き、D4が「L」になると、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化するため、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up2の一部として出力される。
信号出力端子OUT2から出力されたハイレベルの信号は共通の信号出力線Pu_Coutを介して電位調整回路50に出力され、電位調整回路50からは、パルス出力信号として単位パルス信号up2の一部であるハイレベルの信号が出力される。なお、SW_Sig1〜SW_Sig3は変化しないため、スイッチング素子41_1はオフ状態を、41_2〜41_3はオン状態を維持する。
【0092】
引き続き、XD5が「H」になると、単位パルス発生回路20_2の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化し、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号が、「L」,「H」,「L」から「H」,「H」,「L」に変化する。
一方、D5が「H」となることによって、SW_Sig2が変化し、スイッチング素子41_2がオフ状態となる。なお、SW_Sig1、SW_Sig2及びSW_Sig4は変化しないため、スイッチング素子41_1はオフ状態を、41_3〜41_4はオン状態を維持する。
これにより、単位パルス発生回路20_1の信号出力端子OUT1に加えて単位パルス発生回路20_2の信号出力端子OUT2が共通の信号出力線Pu_Coutから電気的に切断される。
【0093】
また、D5が「H」となることによって、単位パルス発生回路20_3の信号出力端子OUT3からXD5、D6、XD7の遅延時間に応じたパルス幅のローレベルの信号が出力される。
更に、単位パルス発生回路20_3の信号出力端子OUT3から、共通の信号出力線Pu_Coutを介してローレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up3の一部であるローレベルの信号が出力される。
引き続き、D6が「L」になり、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化すると、単位パルス発生回路20_3の信号出力端子OUT3からXD5、D6、XD7の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
【0094】
更に、単位パルス発生回路20_3の信号出力端子OUT3から、共通の信号出力線Pu_Coutを介してハイレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up3の一部であるハイレベルの信号が出力される。
引き続き、XD7が「H」になり、単位パルス発生回路20_3の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「L」から「H」,「L」,「H」に変化し、単位パルス発生回路20_4の信号入力端子A,B,Cに入力される信号が、「L」,「H」,「L」から「H」,「H」,「L」に変化する。
一方、D7が「H」となることによって、SW_Sig3が変化し、スイッチング素子41_3がオフ状態となる。なお、SW_Sig1〜2は変化しないため、スイッチング素子41_1〜41_2はオフ状態を維持する。これにより、単位パルス発生回路20_1〜20_2の信号出力端子OUT1〜OUT2に加えて単位パルス発生回路20_3の信号出力端子OUT3が共通の信号出力線Pu_Coutから電気的に切断される。
【0095】
また、D7が「H」となることによって、単位パルス発生回路20_4の信号出力端子OUT4からXD7、D8、XD9の遅延時間に応じたパルス幅のローレベルの信号が出力される。
更に、単位パルス発生回路20_4の信号出力端子OUT4から、共通の信号出力線Pu_Coutを介してローレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up4の一部であるローレベルの信号が出力される。
引き続き、D8が「L」になり、単位パルス発生回路20_4の信号入力端子A,B,Cに入力される信号は、「H」,「H」,「L」から「H」,「L」,「L」に変化すると、単位パルス発生回路20_4の信号出力端子OUT4からXD7、D8、XD9の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
【0096】
更に、単位パルス発生回路20_4の信号出力端子OUT4から、共通の信号出力線Pu_Coutを介してハイレベルの信号が電位調整回路50に入力される。
これによって、電位調整回路50から単位パルス信号up4の一部であるハイレベルの信号が出力される。なお、SW_Sig1〜3は変化しないため、スイッチング素子41_1〜41_3はオフ状態を維持する。
引き続き、起動開始信号D0が立ち上がり、XD9が「H」になると、単位パルス発生回路20_1の信号入力端子A,B,Cに入力される信号は、「H」,「L」,「H」から「L」,「L」,「H」に変化するが、単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4の出力はハイインピーダンスを維持する。
一方、SW_Sig1〜3は変化しないため、スイッチング素子41_1〜41_3はオフ状態を維持する。
【0097】
引き続き、D2が「H」になり、XD3が「L」となると、SW_Sig1が変化し、スイッチング素子41_1がオン状態となる。なお、SW_Sig2〜3は変化しないため、スイッチング素子41_2〜41_3はオフ状態を維持する。
引き続き、D4が「H」となり、XD5が「L」になると、SW_Sig2が変化し、スイッチング素子41_2がオン状態となる。なお、SW_Sig3は変化しないため、スイッチング素子41_3はオフ状態を維持する。
引き続き、D6が「H」となり、XD7が「L」になると、SW_Sig3が変化し、スイッチング素子41_3がオン状態となる。これにより、スイッチング素子41_1〜41_3は全てオン状態となり、信号出力端子OUT1〜OUT4が全て共通の信号出力線Pu_Coutと電気的に接続される。
このようにして、起動開始信号D0の立ち下がりを契機として、遅延回路10によって、単位パルス発生回路20_1〜20_4の順に、各信号入力端子A,B,Cに入力される信号の状態が変化し、単位パルス信号up1〜up4が連続して発生する。
【0098】
一方、起動開始信号D0の立ち下がりを契機として、オン状態となっているスイッチング素子41_1〜41_3がこの順番で、1つずつ減少しながらオフ状態となると共に、起動開始信号D0の立ち上がりを契機として、スイッチング素子41_1〜41_3がこの順番で、1つずつ増加しながら全てがオン状態となる。
これにより、電位調整回路50の出力端子からは、起動開始信号D0の立ち下がりを契機に、連続する4つの単位パルス信号列up1〜up4から構成されるパルス信号が出力される。
また、単位パルス信号の発生時において同時接続数が1つずつ減少していくことから容量負荷が減少していくので、4つの単位パルス信号列up1〜up4は、この順番で振幅レベルが徐々に大きくなる。
以上、本実施の形態のパルス発生装置100は、4個の単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4のうち、OUT4を共通の信号出力線Pu_Coutに直接接続した。
【0099】
そして、残りの単位パルス発生回路20_1〜20_3の信号出力端子OUT1〜OUT3を、各単位パルス発生回路の単位パルス信号の発生タイミングに応じて順次、全てが接続された状態から1つずつ同時接続数を減少させながら共通の信号出力線Pu_Coutから電気的に切断することができる。
これにより、簡易な回路構成で、複数の信号出力部が同時にワイヤード・OR接続されない期間を設けることができるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
更に、複数の信号出力部をワイヤード・OR接続したときの容量負荷を利用して、振幅変調されたパルス信号を出力させることができる。
【0100】
なお、図9の回路構成例では、パルス発生装置100を、4つの単位パルス発生回路20_1〜20_4から構成したが、この構成に限らず、パルス発生装置100を、2若しくは3又は5つ以上の単位パルス発生回路から構成してもよい。
また、図9の回路構成例では、同時接続する信号出力端子を1つずつ減少させる構成としたが、この構成に限らず、単位パルス発生回路の構成数に応じて2つ以上ずつ減少させる構成としてもよい。この構成の場合は、増加数と同数の信号出力部を共通の信号出力線Pu_Coutに直接接続する。
上記第2の実施の形態の変形例において、遅延回路10は、形態1に記載の遅延回路に対応し、第1〜第4の単位パルス発生回路20_1〜20_4は、形態1に記載のN個の単位パルス発生回路に対応し、スイッチ制御回路30及び選択スイッチ40は、形態1又は4に記載の出力切替手段に対応する。
【0101】
〔第3の実施の形態〕
次に、本発明の第3の実施の形態を図面に基づき説明する。図10は、本発明に係るパルス発生装置の第3の実施の形態を示す図である。
本実施の形態は、パルス出力信号の振幅レベルが徐々に増加して中点で最大となりその後徐々に減少する変調波を出力する構成となる。
以下、上記第1及び第2の実施の形態及びその変形例と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本実施の形態に係るパルス発生装置の回路構成を図10に基づき説明する。図10は、本実施の形態に係るパルス発生装置100の回路構成例を示す図である。
【0102】
本実施の形態のパルス発生装置100は、インバータ回路11_1〜11_17と、バッファ回路12_1〜12_17,13_1〜13_17とから構成される遅延回路10と、単位パルス発生回路20_1〜20_8と、インバータ回路32_1〜32_8と、バッファ回路33_1〜33_8とから構成されるスイッチ制御回路30と、スイッチング素子41_1〜41_8とから構成される選択スイッチ40と、電位調整回路50とを含んで構成される。
遅延回路10のインバータ回路11_1〜11_17は、インバータ回路11_1を始端とし、インバータ回路11_17を終端として11_1〜11_17の順に、これらの入力端子及び出力端子が電気的に縦続接続されている。
上記構成によって、始端に入力された信号は、各インバータ回路で遅延且つ反転しながら各回路を伝わり、インバータ回路が奇数個であることから、終端からは17つのインバータ回路で遅延され且つ入力信号を反転した信号が出力される。
【0103】
次に、バッファ回路12_1〜12_17と、13_1〜13_17とは、バッファ回路12_1と13_1、12_2と13_2、12_3と13_3・・・といったように、「_」の後の数字が同じ2つのバッファ回路が縦続接続されている。
バッファ回路12_1〜12_16の信号入力端子は、インバータ回路11_1〜11_16の各接続部を接続部1〜16として、それぞれ同じ数字同士が電気的に接続されている。
更に、バッファ回路12_17の入力端子は、インバータ回路11_17の出力端子と電気的に接続されている。
バッファ回路13_1,13_3,13_5,13_7,13_9,13_11,13_13,13_15の信号出力端子は、単位パルス発生回路20_1,20_2,20_3,20_4,20_5,20_6,20_7,20_8の信号入力端子Aとそれぞれ電気的に接続されている。
【0104】
更に、バッファ回路13_2,13_4,13_6,13_8,13_10,13_12,13_14,13_16の信号出力端子は、単位パルス発生回路20_1,20_2,20_3,20_4,20_5,20_6,20_7,20_8の信号入力端子Bとそれぞれ電気的に接続されている。
更に、バッファ回路13_3,13_5,13_7,13_9,13_11,13_13,13_15,13_17の信号出力端子は、単位パルス発生回路20_1,20_2,20_3,20_4,20_5,20_6,20_7,20_8の信号入力端子Cとそれぞれ電気的に接続されている。
上記構成によって、遅延段を構成する縦続接続された各インバータ回路11_1〜11_17の各接続部は、バッファ回路12_1〜12_17,13_1〜13_17によって負荷が均一となり、これにより、各接続部から出力される遅延信号の振幅レベル及び時間幅を均一にする。
【0105】
更に、バッファ回路12_3,12_5,12_7,12_9の信号出力端子は、スイッチ制御回路30のインバータ回路32_1,32_2,32_3,32_4及びバッファ回路33_1,33_2,33_3,33_4の信号入力端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
更に、バッファ回路12_8,12_10,12_12,12_14の信号出力端子は、スイッチ制御回路30のインバータ回路32_5,32_6,32_7,32_8及びバッファ回路33_5,33_6,33_7,33_8の信号入力端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
更に、スイッチ制御回路30のインバータ回路32_1〜32_4の信号出力端子は、スイッチング素子41_1〜41_4のトランジスタ43_1〜43_4のゲート端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
【0106】
更に、スイッチ制御回路30のバッファ回路33_1〜33_4の信号出力端子は、スイッチング素子41_1〜41_4のトランジスタ42_1〜42_4のゲート端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
更に、スイッチ制御回路30のインバータ回路32_5〜32_8の信号出力端子は、スイッチング素子41_5〜41_8のトランジスタ42_5〜42_8のゲート端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
更に、スイッチ制御回路30のバッファ回路33_5〜33_8の信号出力端子は、スイッチング素子41_5〜41_8のトランジスタ43_5〜43_8のゲート端子とそれぞれ「_」の後の数字が同じもの同士で電気的に接続されている。
【0107】
上記構成によって、スイッチング素子41_1〜41_8の各2つのトランジスタは、スイッチ切替信号SW_Sig1〜8に応じて同時にオン・オフする。そして、各2つのトランジスタがオンのときは、単位パルス発生回路20_1〜20_8のうち、オンとなっているトランジスタに対応する単位パルス発生回路の信号出力端子が共通の信号出力線Pu_Coutに電気的に接続される。
また、電位調整回路50のトランジスタ51のゲート端子には、バッファ回路13_17の信号出力端子が電気的に接続され、トランジスタ52のゲート端子には、バッファ回路13_1の信号出力端子が電気的に接続されている。
上記構成によって、トランジスタ51及び52は、ゲート端子に入力される信号が両方ともハイレベルのときにオン状態となって共通の信号出力線Pu_CoutをGNDレベルに接続し、それ以外のときにオフ状態となる。
【0108】
次に、本実施の形態のパルス発生装置100の具体的な動作を説明する。
まず、外部のクロック発生器(不図示)からCLK信号(例えば、100MHz)が起動開始信号D0として遅延回路10に入力されると、起動開始信号D0の立ち上がりエッジ又は立ち下がりエッジを契機として、単位パルス発生回路20_1〜20_4の各信号入力端子A,B,Cに入力される信号が順に変化する。
なお、起動開始信号D0がハイレベルで一定となる間に、単位パルス発生回路20_1〜20_4の信号出力端子OUT1〜OUT4は全て共通の信号出力線Pu_Coutに電気的に接続された状態となる。つまり、スイッチ切替信号SW_Sig1〜4が全てスイッチング素子41_1〜41_4をオン状態にする信号となる。
そして、この状態から、D0が立ち下がると、この立ち下がりエッジに応じてXD1が「H」になり、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅(例えば、125ps)のローレベルの信号が単位パルス信号up1の一部として出力される。
【0109】
引き続き、D2が「L」になると、単位パルス発生回路20_1の信号出力端子OUT1からは、XD1、D2、XD3の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up1の一部として出力される。
引き続き、XD3が「H」になると、単位パルス発生回路20_1の信号出力端子OUT1の出力はハイインピーダンスとなる。
一方、XD3が「H」となることによって、SW_Sig1が変化し、スイッチング素子41_1がオフ状態となる。これにより、共通の信号出力線Pu_Coutに接続された信号出力端子が1つ減少する。
また、XD3が「H」となることによって、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up2の一部として出力される。
【0110】
引き続き、D4が「L」になると、単位パルス発生回路20_2の信号出力端子OUT2からは、XD3、D4、XD5の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up2の一部として出力される。
引き続き、XD5が「H」になると、単位パルス発生回路20_2の信号出力端子OUT1の出力はハイインピーダンスとなる。
一方、XD5が「H」となることによって、SW_Sig2が変化し、スイッチング素子41_2がオフ状態となる。これにより、共通の信号出力線Pu_Coutに接続された信号出力端子が1つ減少する。
このように、XD1〜XD9の変化に応じて、単位パルス発生回路20_1〜20_4はこの順で、単位パルス信号up1〜up4を発生すると共に、共通の信号出力線Pu_Coutに接続された信号出力端子OUT1〜OUT4をこの順で1つずつ電気的に切断させる。
【0111】
一方、起動開始信号D0がハイレベルで一定となる間に、単位パルス発生回路20_5〜20_8の信号出力端子OUT5〜OUT8は全て共通の信号出力線Pu_Coutから電気的に切断された状態となる。つまり、スイッチ切替信号SW_Sig5〜8が全てスイッチング素子41_5〜41_8をオフ状態にする信号となる。
従って、信号出力端子OUT1〜OUT4から単位パルス信号が出力された時点で、他の単位パルス発生回路による容量負荷が無い状態となる。
また、D8が「L」になることによって、SW_Sig5が変化し、スイッチング素子41_5がオン状態となる。これにより、共通の信号出力線Pu_Coutに信号出力端子OUT5が電気的に接続される。
また、XD9が「H」になると、単位パルス発生回路20_5の信号出力端子OUT5からは、XD9、D10、XD11の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up5の一部として出力される。
【0112】
引き続き、D10が「L」になると、単位パルス発生回路20_5の信号出力端子OUT5からは、XD9、D10、XD11の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up5の一部として出力される。
一方、D10が「L」となることによって、SW_Sig6が変化し、スイッチング素子41_6がオン状態となる。また、SW_Sig5は変化しない。これにより、共通の信号出力線Pu_Coutには、信号出力端子OUT5に加えて信号出力端子OUT6が電気的に接続される。
引き続き、XD11が「H」になると、単位パルス発生回路20_6の信号出力端子OUT6からは、XD11、D12、XD13の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号up6の一部として出力される。
【0113】
引き続き、D12が「L」になると、単位パルス発生回路20_6の信号出力端子OUT6からは、XD11、D12、XD13の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号up6の一部として出力される。
一方、D12が「L」となることによって、SW_Sig7が変化し、スイッチング素子41_7がオン状態となる。また、SW_Sig5〜6は変化しない。これにより、共通の信号出力線Pu_Coutには、信号出力端子OUT5及びOUT6に加えて信号出力端子OUT7が電気的に接続される。
このように、XD9〜XD17の変化に応じて、単位パルス発生回路20_5〜20_8はこの順で、単位パルス信号up5〜up8を発生すると共に、共通の信号出力線Pu_Coutに信号出力端子OUT5〜OUT8をこの順で、1つずつ増加させながら電気的に接続させる。
【0114】
なお、起動開始信号の立ち上がりを契機に、信号出力端子OUT1〜OUT4はこの順で、1つずつ増加しながら信号出力線Pu_Coutに電気的に接続され、OUT4が接続されると、これに引き続き、信号出力端子OUT5〜OUT8はこの順で、1つずつ信号出力線Pu_Coutから電気的に切断される。
以上、本実施の形態のパルス発生装置100は、起動開始信号D0の立ち下がりを契機として、遅延回路10によって、単位パルス発生回路20_1〜20_8の順に、各信号入力端子A,B,Cに入力される信号の状態が変化し、単位パルス信号up1〜up8が連続して発生する。
一方、起動開始信号D0の立ち下がりを契機として、オン状態となっているスイッチング素子41_1〜41_4がこの順番で、1つずつオフ状態となると共に、起動開始信号D0の立ち上がりを契機として、スイッチング素子41_1〜41_4がこの順番で、1つずつ増加しながら全てがオン状態となる。
【0115】
これにより、起動開始信号D0の立ち下がりを契機として、信号出力端子OUT1〜OUT4がこの順で、1つずつ信号出力線Pu_Coutから電気的に切断されると共に、起動開始信号D0の立ち上がりを契機として、信号出力端子OUT1〜OUT4がこの順で、1つずつ増加しながら全てが信号出力線Pu_Coutに電気的に接続される。
また、スイッチング素子41_1〜41_4に引き続き、全てがオフ状態となっているスイッチング素子41_5〜41_8がこの順番で、1つずつオン状態となると共に、起動開始信号D0の立ち上がりを契機として、オン状態となったスイッチング素子41_5〜41_8がこの順番で、1つずつ減少しながら全てがオフ状態となる。
【0116】
これにより、起動開始信号D0の立ち下がりを契機として、信号出力端子OUT5〜OUT8がこの順で、1つずつ増加しながら信号出力線Pu_Coutに電気的に接続されると共に、起動開始信号D0の立ち上がりを契機として、信号出力端子OUT5〜OUT8がこの順で、1つずつ信号出力線Pu_Coutから電気的に切断される。
また、単位パルス発生回路20_1〜20_4は、単位パルス信号の発生時において同時接続数が1つずつ減少していくことから容量負荷が減少していくので、単位パルス信号列up1〜up4は、この順番で振幅レベルが徐々に大きくなる。
更に、単位パルス発生回路20_5〜20_8は、単位パルス信号の発生時において同時接続数が1つずつ増加していくことから容量負荷が増加していくので、単位パルス信号列up5〜up8は、この順番で振幅レベルが徐々に小さくなる。
【0117】
これにより、図10に示すように、パルス出力信号の振幅レベルが徐々に増加して中点で最大となりその後徐々に減少する波形のパルス信号を出力することができる。
なお、図10の回路構成例では、パルス発生装置100を、8つの単位パルス発生回路20_1〜20_8から構成したが、この構成に限らず、パルス発生装置100を、7つ以下又は9つ以上の単位パルス発生回路から構成してもよい。
また、図10の回路構成例では、8つの単位パルス信号の中央で振幅が最大となり、両端で振幅が最小となる波形のパルス信号を発生する構成としたが、この構成に限らず、用途に応じて、中央以外で最大となるように構成してもよいし、中央で最小となり両端で最大となる波形のパルス信号を発生するなど他の波形のパルス信号を発生する構成としてもよい。
【0118】
上記第3の実施の形態において、遅延回路10は、形態5に記載の遅延回路に対応し、第1〜第8の単位パルス発生回路20_1〜20_8は、形態5に記載のN個の単位パルス発生回路に対応し、スイッチ制御回路30及び選択スイッチ40は、形態5、9及び10のいずれか1に記載の出力切替手段に対応する。
なお、上記各実施の形態及び各変形例において、インバータ回路11として、一定の遅延時間で入力信号を遅延させる素子を用いる構成としたが、この構成に限らず、例えば、図11に示すインバータ遅延回路のように、遅延時間を制御できる構成のものを用いてもよい。ここで、図11は、遅延時間の制御が可能なインバータ遅延回路11の回路構成例を示す図である。
【0119】
図11に示す、インバータ遅延回路11は、Pチャンネル型のMOSトランジスタ12及び13と、Nチャンネル型のMOSトランジスタ14及び15とを含んで構成される。
そして、トランジスタ12のソース端子が電圧VDDの電源ノードに電気的に接続され、トランジスタ12のドレイン端子がトランジスタ13のドレイン端子に電気的に接続され、トランジスタ13のソース端子がトランジスタ14のドレイン端子に電気的に接続され、トランジスタ14のソース端子がGNDノードに電気的に接続されている。
更に、トランジスタ12のドレイン端子とトランジスタ13のドレイン端子との接続部に信号出力端子が形成されている。
上記構成によって、トランジスタ12のゲート端子G1と、トランジスタ14のゲート端子G2の電圧を制御することで、インバータ遅延回路11に流入する電源電流を制御することができ、これにより遅延時間を制御することができる。
【0120】
また、上記各実施の形態及び上記各変形例において、選択スイッチ40や各回路を構成するトランジスタをNチャンネル型のMOSトランジスタ又はPチャンネル型のMOSトランジスタとしたが、MOSトランジスタに限らず、バイポーラ・トランジスタなど、本発明に適用可能な性能を有するものであればどのような素子を適用してもよい。
また、上記各実施の形態及び上記各変形例は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記各実施の形態及び上記各変形例に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【符号の説明】
【0121】
100…パルス発生装置、10…遅延回路、20_1〜20_N…単位パルス発生回路、30…スイッチ制御回路、40…選択スイッチ、50…電位調整回路
【特許請求の範囲】
【請求項1】
複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路と、
前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を連続して順次発生するN個(Nは2以上の整数)の単位パルス発生回路と、
前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記N個の単位パルス発生回路のうちM(Mは1≦M<Nの整数)個の単位パルス発生回路の信号出力部を順次、前記N個の単位パルス発生回路に共通の信号出力線に電気的に接続すると共に、前記N個の単位パルス発生回路のうち残り(N−M)個の単位パルス発生回路の信号出力部を前記共通の信号出力線から電気的に切断する出力切替手段と、を備えることを特徴とするパルス発生装置。
【請求項2】
前記出力切替手段は、前記共通の信号出力線に順次接続される前記信号出力部の同時接続数がM個で一定となるタイミングで前記共通の信号出力線に対する前記信号出力部の電気的な接続及び切断の切替処理を行うことを特徴とする請求項1に記載のパルス発生装置。
【請求項3】
前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次増加させ、N個まで増加させた後にm(mは1≦m<Nの整数)個ずつ順次減少させる切替処理を繰り返し行うことを特徴とする請求項1又は請求項2に記載のパルス発生装置。
【請求項4】
前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次減少させ、k(kは1≦k<Nの整数)個まで減少させた後にm(mは1≦m<Nの整数)個ずつ順次増加させる切替処理を繰り返し行うことを特徴とする請求項1又は請求項2に記載のパルス発生装置。
【請求項5】
前記出力切替手段は、前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号に基づき前記信号出力部の前記共通の信号出力線に対する電気的な接続及び切断の切替タイミングを決定する切替タイミング信号を生成し、該生成した切替タイミング信号によって、前記切替処理を制御することを特徴とする請求項1乃至請求項4のいずれか1項に記載のパルス発生装置。
【請求項1】
複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路と、
前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を連続して順次発生するN個(Nは2以上の整数)の単位パルス発生回路と、
前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記N個の単位パルス発生回路のうちM(Mは1≦M<Nの整数)個の単位パルス発生回路の信号出力部を順次、前記N個の単位パルス発生回路に共通の信号出力線に電気的に接続すると共に、前記N個の単位パルス発生回路のうち残り(N−M)個の単位パルス発生回路の信号出力部を前記共通の信号出力線から電気的に切断する出力切替手段と、を備えることを特徴とするパルス発生装置。
【請求項2】
前記出力切替手段は、前記共通の信号出力線に順次接続される前記信号出力部の同時接続数がM個で一定となるタイミングで前記共通の信号出力線に対する前記信号出力部の電気的な接続及び切断の切替処理を行うことを特徴とする請求項1に記載のパルス発生装置。
【請求項3】
前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次増加させ、N個まで増加させた後にm(mは1≦m<Nの整数)個ずつ順次減少させる切替処理を繰り返し行うことを特徴とする請求項1又は請求項2に記載のパルス発生装置。
【請求項4】
前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をn(nは1≦n<Nの整数)個ずつ順次減少させ、k(kは1≦k<Nの整数)個まで減少させた後にm(mは1≦m<Nの整数)個ずつ順次増加させる切替処理を繰り返し行うことを特徴とする請求項1又は請求項2に記載のパルス発生装置。
【請求項5】
前記出力切替手段は、前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号に基づき前記信号出力部の前記共通の信号出力線に対する電気的な接続及び切断の切替タイミングを決定する切替タイミング信号を生成し、該生成した切替タイミング信号によって、前記切替処理を制御することを特徴とする請求項1乃至請求項4のいずれか1項に記載のパルス発生装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−157953(P2010−157953A)
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願番号】特願2009−66(P2009−66)
【出願日】平成21年1月5日(2009.1.5)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願日】平成21年1月5日(2009.1.5)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
[ Back to top ]