パルス波形生成器及び送信機
【課題】複数の周波数帯域に対応する複数のパルス波形を低消費電力で生成可能とする。
【解決手段】ＰＬＬ回路１０２内のＶＣＯの発振周波数を所定の値にすることにより、所定の遅延時間に調整が可能な遅延器を複数個直列に接続し、初段の遅延器に入力するデジタル信号ＴＱをパルス波形生成を開始したいタイミングで反転させることにより、各遅延器が出力するデジタル信号ＴＱを所定の遅延時間で順次遅延させた複数の遅延信号ＤＬｎを出力する遅延回路１０３と、前記遅延器から出力される所定の時間間隔となる２つの遅延信号を順次合成することにより、所定の時間間隔の幅を持つ方形波を発生させる方形波発生回路１０４と、前記方形波によって出力電圧を選択する出力電圧選択回路１０５とを備え、前記遅延器における所定の遅延時間と出力電圧選択回路１０５における出力電圧の選択内容とを変更することにより、複数の特定波形を出力する。
【解決手段】ＰＬＬ回路１０２内のＶＣＯの発振周波数を所定の値にすることにより、所定の遅延時間に調整が可能な遅延器を複数個直列に接続し、初段の遅延器に入力するデジタル信号ＴＱをパルス波形生成を開始したいタイミングで反転させることにより、各遅延器が出力するデジタル信号ＴＱを所定の遅延時間で順次遅延させた複数の遅延信号ＤＬｎを出力する遅延回路１０３と、前記遅延器から出力される所定の時間間隔となる２つの遅延信号を順次合成することにより、所定の時間間隔の幅を持つ方形波を発生させる方形波発生回路１０４と、前記方形波によって出力電圧を選択する出力電圧選択回路１０５とを備え、前記遅延器における所定の遅延時間と出力電圧選択回路１０５における出力電圧の選択内容とを変更することにより、複数の特定波形を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インパルス波形を生成するパルス波形生成器とそれを用いたウルトラワイドバンド用送信機に関する。
【背景技術】
【０００２】
ＵＷＢ−ＩＲ（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ−Ｉｍｐｕｌｓｅ Ｒａｄｉｏ）方式に関する技術が種々提案されている（例えば、特許文献１参照）。
【０００３】
特許文献１には、遅延回路を用いて、遅延回路1段分の遅延時間差に相当する方形波パルスを生成し、この方形波のパルス幅を持ち所定の振幅を持つインパルス列を出力することにより、所定の包落線形状を有するパルスを生成するパルス波形生成回路が開示されている。
【特許文献１】特開２００６−２２９６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
無線通信に関して、各国の法令の改正により、新たに低い電力密度で広帯域を使用するＵＷＢ（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ）通信に通信帯域が開放され注目を集めている。
【０００５】
ＵＷＢ通信を実現するためにいくつかの通信方式が提案されているが、その中でもインパルスＵＷＢ方式は、回路構成が簡単で消費電力が小さいため、バッテリーで駆動する小型デバイスとの通信への適用が検討されている。
【０００６】
インパルスＵＷＢ方式は、数ナノ秒から数十ナノ秒オーダー長さのパルス列を通信ビットの伝達に使用する。送信装置は一定間隔でパルス波形生成器から、ＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調、ＯＯＫ（Ｏｎ Ｏｆｆ Ｋｅｙｉｎｇ）変調、ＰＰＭ（Ｐｕｌｓｅ Ｐｏｓｉｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ）変調などにより変調を行ったパルスを発生させ、受信機に対して送信することによりデータ通信を行う。パルス波形生成器が発生するパルス波形は、各国の法令により空中への放射が許可されている通信帯域と最大放射電力の規定に収まるように、特定の波形を形成する。
【０００７】
ＵＷＢにおいて電力放射が許可されている帯域は、各国により若干の違いがあるが、約３ＧＨｚから約１０ＧＨｚの間にＧＨｚ単位で割り当てられている。ＵＷＢの電力放射は非常に低く制限されているが、複数のＵＷＢ通信をごく近くで使用する場合、ＵＷＢ同士の干渉の影響は小さいとはいえ存在するため、同じ周波数帯を使用することは好ましくなく、複数の周波数帯域で使用できることが望ましい。
【０００８】
既存のインパルスＵＷＢ方式のパルス波形生成器の多くは、所望の帯域幅を持つパルス包絡線波形を発生させ、利用する帯域の中心周波数のクロックを生成する発振器と乗算器を用いて乗算することにより、目的とする帯域にアップコンバートすることでパルスを生成しており、複数の周波数帯域への対応は発振器で生成するクロックの周波数を変更することで対応している。しかしながら、上記した帯域の中心周波数の発振器と乗算器を用いた構成では、発振器と乗算器を常時動作させておく必要があり、消費電力が高くなる問題があった。そのため、特許文献１で開示されているパルス波形生成器では、発振器と乗算器を用いない構成を採用し、送信にかかる消費電力を低減している。
【０００９】
しかしながら、特許文献１で開示されているパルス波形生成器は、特定の周波数帯域のためのもので、複数の周波数帯域に対応するための構成については全く考慮されていない。そのため、低消費電力で、かつ、複数の周波数帯域に対応するインパルスＵＷＢ方式のパルス波形生成器の実現が望まれていた。
【００１０】
本発明はかかる実情に鑑みて創案されたもので、その目的は、複数の周波数帯域に対応する複数のパルス波形を低消費電力で生成可能なパルス波形生成器及びそれを用いた送信機を提供することにある。
【課題を解決するための手段】
【００１１】
本発明のパルス波形生成器は、インパルス通信を行う送信機用のパルス波形生成器であって、所定の遅延時間に調整が可能な遅延器を複数個直列に接続し、初段の遅延器に入力するデジタル信号をパルス波形生成を開始したいタイミングで反転させることにより、前記各遅延器が出力する前記デジタル信号を前記所定の遅延時間で順次遅延させた複数の遅延信号を出力する遅延回路と、前記遅延器から出力される所定の時間間隔となる２つの遅延信号を順次合成することにより、前記所定の時間間隔の幅を持つ方形波を発生させる方形波発生回路と、前記方形波によって出力電圧を選択する出力電圧選択回路とを備え、前記遅延器における所定の遅延時間と前記出力電圧選択回路における出力電圧の選択内容とを変更することにより、複数の特定波形を出力することを特徴としている。
【００１２】
図１は、このパルス波形生成器を搭載した送信機の構成例を示している。
【００１３】
すなわち、この送信機は、送信ビット列とビットクロックとが入力されるトグルフリップフロップ（Ｔ−ＦＦ）１０１と、基準クロックが入力されるＰＬＬ回路１０２と、ＰＬＬ回路１０２からのバイアス電圧が入力される遅延回路１０３と、方形波発生回路１０４と、出力電圧選択回路１０５と、バンドパスフィルタ（ＢＰＦ）１０６と、アンテナ１０７とから構成されている。
【００１４】
ＰＬＬ回路１０２は、図２に示すように、遅延回路２０１と、２個のスイッチ２０３，２０４と、インバータ２０５と、分周回路２０６，２０７と、位相比較器２０８と、バイアス制御部２０９とから構成されている。遅延回路２０１は、複数個の遅延素子２０２の直列接続で構成されている。各遅延素子２０２は、バイアス制御部２０９から供給されるバイアス電圧により遅延時間が制御可能であり、２個のスイッチ２０３，２０４のＯＮ／ＯＦＦ制御により、異なる段数の遅延素子２０２を通過した時点の信号をインバータ２０５に出力している。遅延回路２０１、スイッチ２０３または２０４、インバータ２０５からなるループは、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を構成しており、バイアス制御部２０９により制御されるバイアス電圧により、発信周波数がコントロールされる。スイッチ２０３をＯＮにするか、スイッチ２０４をＯＮにするかにより、同じ発信周波数でも遅延素子２０２一段当たりの遅延量を２種類作り出すことが可能である。
【００１５】
また、ＰＬＬ回路１０２の基準クロックの周波数を変更することにより、ＰＬＬ回路１０２内のＶＣＯの発振周波数を所定の値に変更することが可能である。さらに、ＰＬＬ回路１０２内のＶＣＯの発振周波数と基準クロックの分周比率とを変更することにより、ＶＣＯの発振周波数を所定の値に変更することも可能である。
【００１６】
出力電圧選択回路１０５は、図３に示すように、方形波発生回路１０４から出力される所定の時間間隔となる各方形波ＳＱ１〜ＳＱ１１が個別に入力される複数個の振幅制御器３０２と、振幅制御器３０２の数に対応した複数個のスイッチ３０３と、奇数段の振幅制御器３０２の各出力が各入力端子に入力された第１加算器３０４及び偶数段の振幅制御器３０２の出力が各入力端子に入力された第２加算器３０５と、１個の差動増幅器３０６とから構成されており、第１加算器３０４の出力が、差動増幅器３０６のマイナス入力端子に接続され、第２加算器３０５の出力が、差動増幅器３０６のプラス入力端子に接続された構成となっている。
【００１７】
第１加算器３０４及び第２加算器３０５は、振幅制限器３０２及びスイッチ３０３を通じて各入力端子に入力された所望の振幅を持つ方形波を足し合わせるものであり、差動増幅器３０６は、第１加算器３０４と第２加算器３０５の出力差を増幅するものである。これにより、複数周波数帯域に対応する複数のパルス波形が生成可能となる。
【発明の効果】
【００１８】
本発明によれば、複数の周波数帯域に対応する複数のパルス波形を低消費電力で生成することができる。
【発明を実施するための最良の形態】
【００１９】
図1は、本発明の一実施形態に係るパルス波形生成器を具備した送信機のブロック構成図を示している。
【００２０】
図１に示すように、送信機には、基準クロックとビットクロックと送信ビット列とが入力される。基準クロックは、送信パルスの周波数を決める際の基準となるクロックである。送信ビット列は、ビットクロックに同期している。同図においては、基準クロックとビットクロックは別のものとして記載しているが、基準クロックとビットクロックは同一であっても良い。
【００２１】
なお、図１は、ＯＯＫ（Ｏｎ Ｏｆｆ Ｋｅｙｉｎｇ）変調を行う構成となっている。ＯＯＫ変調は、具体的には、送信ビット列の値が“１”の場合にパルス波形を送信し、送信ビット列の値が“０”の場合は何も送信しない変調方式である。
【００２２】
送信機は、送信ビット列とビットクロックとが入力されるトグルフリップフロップ（Ｔ−ＦＦ）１０１と、基準クロックが入力されるＰＬＬ回路１０２と、ＰＬＬ回路１０２からのバイアス電圧が入力される遅延回路１０３と、方形波発生回路１０４と、出力電圧選択回路１０５と、バンドパスフィルタ（ＢＰＦ）１０６と、アンテナ１０７とから構成されている。
【００２３】
トグルフリップフロップ１０１は、図４に示すビットクロックと送信ビット列とＴＱとの関係のように、ビットクロックの立ち上がり時に送信ビット列の値が“１”の場合にＴＱの値が反転（“０”または“１”）するフリップフロップである。これにより、ＯＯＫ変調を行う場合のパルス波形生成を開始したいタイミングである送信ビット列の値が“１”の場合に、ＴＱの値を反転させている。
【００２４】
図２は、ＰＬＬ回路１０２と遅延回路１０３のより詳細な回路構成を示している。以下、この図２を参照してＰＬＬ回路１０２と遅延回路１０３の詳細を説明する。
【００２５】
ＰＬＬ回路１０２は、遅延回路２０１と、２個のスイッチ２０３，２０４と、インバータ２０５と、分周回路２０６，２０７と、位相比較器２０８と、バイアス制御部２０９とから構成されている。
【００２６】
遅延回路２０１は、複数個（この例では７個）の遅延素子２０２の直列接続で構成されている。各遅延素子２０２は、バイアス制御部２０９から供給されるバイアス電圧により遅延時間が制御可能なインバータなどで構成されたもので、すべて同じ構造のものである。スイッチ２０３，２０４は、排他的にＯＮ状態になるスイッチであり、スイッチ２０３がＯＮのときスイッチ２０４がＯＦＦ、スイッチ２０４がＯＮのときスイッチ２０３がＯＦＦとなり、異なる段数の遅延素子２０２を通過した時点の信号をインバータ２０５に出力している。この例では、５段目の遅延素子２０２の出力とインバータ２０５の入力との間にスイッチ２０３が配置されており、最終段の遅延素子２０２の出力とインバータ２０５の入力との間にスイッチ２０４が配置されている。インバータ２０５は、論理反転を行うインバータで、できるだけ高速に動作するものが望ましい。
【００２７】
遅延回路２０１、スイッチ２０３または２０４、インバータ２０５からなるループは、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を構成しており、バイアス制御部２０９により制御されるバイアス電圧により、発信周波数がコントロールされる。スイッチ２０３をＯＮにするか、スイッチ２０４をＯＮにするかにより、同じ発信周波数でも遅延素子２０２一段当たりの遅延量を２種類作り出すことが可能である。
【００２８】
分周回路２０６，２０７は、基準クロックとＶＣＯの発信クロックの周波数比を決めるためのもので、例えば、基準クロックが１００ＭＨｚで分周回路２０６の分周率が１６倍、分周回路２０７の分周率が１倍に設定された場合、ＰＬＬ回路１０２がロック後のＶＣＯの発信クロックは、１００ＭＨｚ×１６／1＝１６００ＭＨｚ＝１．６ＧＨｚとなる。ここで、スイッチ２０３がＯＮ、スイッチ２０４がＯＦＦの場合、遅延回路２０１内の各遅延素子２０２一段当たりの遅延量は、１．６ＧＨｚ×５＝８．０ＧＨｚのクロック周期に相当する１／８．０ＧＨｚ＝１２５ｐｓｅｃ（ピコ秒）となる。一方、スイッチ２０３がＯＦＦ、スイッチ２０４がＯＮの場合、遅延回路２０１内の各遅延素子２０２一段当たりの遅延量は、１．６ＧＨｚ×７＝１１．２ＧＨｚのクロック周期に相当する１／１１．２ＧＨｚ≒８９ｐｓｅｃ（ピコ秒）となる。
【００２９】
このように、スイッチ２０３，２０４のＯＮ／ＯＦＦと分周回路２０６，２０７の分周率を制御することにより、遅延素子２０２一段当たりの遅延量を制御することが可能である。
【００３０】
なお、本実施形態では、スイッチ２０３，２０４の２つのスイッチを使って説明しているが、スイッチを３つ以上にして、分周回路２０６，２０７の分周率が同じときに選択できる遅延素子２０２一段当たりの遅延量の選択肢を増やすように構成しても良い。また、スイッチを無くして固定の段数の遅延素子２０２を使ってＶＣＯを構成し、分周回路２０６，２０７の分周率だけで、遅延素子２０２一段当たりの遅延量を制御するように構成しても良い。さらに、基準クロックの周波数を変更することにより、ＶＣＯの発振周波数を変更することで、遅延素子２０２一段当たりの遅延量を制御するように構成しても良い。
【００３１】
位相比較器２０８は、分周回路２０６の出力と分周回路２０７の出力の位相差を検出し、位相差に応じた情報を電圧などでバイアス制御部２０９に出力する。
【００３２】
バイアス制御部２０９は、位相比較器２０８からの位相差情報に基づき、ＶＣＯの発信周波数が遅れている場合はバイアス電圧を上げ、ＶＣＯの発信周波数が進んでいる場合はバイアス電圧を下げる制御を行うことにより、ＶＣＯの発信周波数を所望の値に合わせることが可能である。
【００３３】
遅延回路１０３は、複数個の遅延素子２０２の直列接続で構成されている。本実施形態では、１１個の遅延素子２０２により遅延回路１０３を構成している例を示している。これらの遅延素子２０２は、遅延回路２０１を構成している遅延素子２０２と同じ構造のものであり、また、バイアス電圧も共有しているため、上記のように遅延回路２０１内の遅延素子２０２一段当たりの遅延量を制御すると、遅延回路１０３内の遅延素子２０２一段当たりの遅延量も同様に制御できる。
【００３４】
遅延回路１０３からは、遅延素子２０２一段ごとに遅延させた信号ＤＬ０〜ＤＬ１１が出力される。なお、ＤＬ０は遅延回路１０３への入力ＴＱそのものである。入力ＴＱと遅延させた信号の一部（ＤＬ０〜ＤＬ２とＤＬ１０〜ＤＬ１１）の関係を図４に示している。なお、本実施形態では、遅延素子２０２一段ごとに遅延させた信号を出力しているが、一段ごとに限らず、二段ごと、三段ごとなど、複数段ごとに遅延させた信号を出力しても良い。
【００３５】
図３は、方形波発生回路１０４と出力電圧選択回路１０５のより詳細な回路構成図、図４は、ビットクロックと送信ビット列とＴＱとのタイミングチャート、図５及び図６は、方形波発生回路１０４及び出力電圧選択回路１０５のタイミングチャートをそれぞれ示している。ただし、図５のタイミングチャートは、図２に示すＶＯＣを構成するスイッチ２０３をＯＦＦとし、スイッチ２０４をＯＮとしたときのタイミングチャートであり、図６に示すタイミングチャートは、図２に示すＶＯＣを構成するスイッチ２０３をＯＮとし、スイッチ２０４をＯＦＦとしたときのタイミングチャートである。
【００３６】
以下、これら図３ないし図６を参照して方形波発生回路１０４と出力電圧選択回路１０５の詳細を説明する。
【００３７】
方形波発生回路１０４は、複数個（この例では遅延素子２０２の数に対応した１１個）のＸＯＲ（ｅＸｃｌｕｓｉｖｅ ＯＲ：排他的論理和）回路３０１から構成されており、遅延回路１０３から出力される遅延させた信号のうち、遅延時間が隣り合うもの同士のＸＯＲ演算を行い、図４に示すように、ＤＬ０とＤＬ１からＳＱ１、ＤＬ１とＤＬ２からＳＱ２、…、ＤＬ１０とＤＬ１１からＳＱ１１を発生する。図４におけるＴＱの立ち上がりまたは立ち下がりが元になって生成されたＳＱ１〜ＳＱ１１を図５（ａ）に示す。図５（ａ）に示すように、ＳＱ１〜ＳＱ１１は同じ幅を持ち、その幅の分だけ時間的に遅れていく方形波となる。
【００３８】
図５（ａ）から分かるように、遅延素子２０２の一段当たりの遅延量を大きくした場合、方形波発生回路１０４から出力される個々の方形波の幅も同じように大きくなる。
【００３９】
出力電圧選択回路１０５は、複数個（この例では１８個）の振幅制御器３０２と、複数個（この例では、振幅制御器３０２の数に対応した１８個）のスイッチ３０３と、第１加算器３０４及び第２加算器３０５と、１個の差動増幅器３０６とから構成されている。なお、以下の説明において、振幅制御器３０２及びスイッチ３０３を区別する必要があるときは、各符号の横にハイフン付きの連続数字を付することとする。
【００４０】
すなわち、第１加算器３０４には、方形波発生回路１０４の１１個のＸＯＲ回路３０１のうち、奇数段のＸＯＲ回路３０１−１，３０１−３，３０１−５，３０１−７，３０１−９，３０１−１１から出力された信号ＳＱ１，ＳＱ３，ＳＱ５，ＳＱ７，ＳＱ９，ＳＱ１１が、それぞれに対応して設けられた振幅制限器３０２及びスイッチ３０３を介して入力され、第２加算器３０５には、方形波発生回路１０４の１１個のＸＯＲ回路３０１のうち、偶数段のＸＯＲ回路３０１−２，３０１−４，３０１−６，３０１−８，３０１−１０から出力された信号ＳＱ２，ＳＱ４，ＳＱ６，ＳＱ８，ＳＱ１０が、それぞれに対応して設けられた振幅制限器３０２及びスイッチ３０３を介して入力されている。
【００４１】
より具体的に説明すると、１段目のＸＯＲ回路３０１−１から出力された信号ＳＱ１は、振幅制限器３０２−１及びスイッチ３０３−１を介して第１加算器３０４の第１入力端子(1)に入力されるとともに、振幅制限器３０２−２及びスイッチ３０３−２を介して第１加算器３０４の第２入力端子(2)に入力されている。また、３段目のＸＯＲ回路３０１−３から出力された信号ＳＱ３は、振幅制限器３０２−３及びスイッチ３０３−３を介して第１加算器３０４の第３入力端子(3)に入力されるとともに、振幅制限器３０２−４及びスイッチ３０３−４を介して第１加算器３０４の第４入力端子(4)に入力されている。また、５段目のＸＯＲ回路３０１−５から出力された信号ＳＱ５は、振幅制限器３０２−５及びスイッチ３０３−５を介して第１加算器３０４の第５入力端子(5)に入力されるとともに、振幅制限器３０２−６及びスイッチ３０３−６を介して第１加算器３０４の第６入力端子(6)に入力されている。また、７段目のＸＯＲ回路３０１−７から出力された信号ＳＱ７は、振幅制限器３０２−７及びスイッチ３０３−７を介して第１加算器３０４の第７入力端子(7)に入力されるとともに、振幅制限器３０２−８及びスイッチ３０３−８を介して第１加算器３０４の第８入力端子(8)に入力されている。また、９段目のＸＯＲ回路３０１−９から出力された信号ＳＱ９は、振幅制限器３０２−９及びスイッチ３０３−９を介して第１加算器３０４の第９入力端子(9)に入力されている。また、１１段目のＸＯＲ回路３０１−１１から出力された信号ＳＱ１１は、振幅制限器３０２−１０及びスイッチ３０３−１０を介して第１加算器３０４の第１０入力端子(10)に入力されている。
【００４２】
一方、２段目のＸＯＲ回路３０１−２から出力された信号ＳＱ２は、振幅制限器３０２−１１及びスイッチ３０３−１１を介して第２加算器３０５の第１入力端子(1)に入力されるとともに、振幅制限器３０２−１２及びスイッチ３０３−１２を介して第２加算器３０５の第２入力端子(2)に入力されている。また、４段目のＸＯＲ回路３０１−４から出力された信号ＳＱ４は、振幅制限器３０２−１３及びスイッチ３０３−１３を介して第２加算器３０５の第３入力端子(3)に入力されるとともに、振幅制限器３０２−１４及びスイッチ３０３−１４を介して第２加算器３０５の第４入力端子(4)に入力されている。また、６段目のＸＯＲ回路３０１−６から出力された信号ＳＱ６は、振幅制限器３０２−１５及びスイッチ３０３−１５を介して第２加算器３０５の第５入力端子(5)に入力されるとともに、振幅制限器３０２−１６及びスイッチ３０３−１６を介して第２加算器３０５の第６入力端子(6)に入力されている。また、８段目のＸＯＲ回路３０１−８から出力された信号ＳＱ８は、振幅制限器３０２−１７及びスイッチ３０３−１７を介して第２加算器３０５の第７入力端子(7)に入力されている。また、１０段目のＸＯＲ回路３０１−１０から出力された信号ＳＱ１０は、振幅制限器３０２−１８及びスイッチ３０３−１８を介して第２加算器３０５の第８入力端子(8)に入力されている。
【００４３】
そして、第１加算器３０４の出力が、差動増幅器３０６のマイナス入力端子に接続されており、第２加算器３０５の出力が、差動増幅器３０６のプラス入力端子に接続された構成となっている。
【００４４】
上記構成において、図５（ｄ）に示すパルス波形を発生させる場合について説明する。
【００４５】
上記したように、方形波発生回路１０４の出力である方形波ＳＱ１〜ＳＱ１１は、図５（ａ）に示すようになっている。ＳＱ１〜ＳＱ１１は、図３に示すように、出力電圧選択回路１０５内の個々の振幅制御器３０２に入力されている。
【００４６】
振幅制御器３０２は、方形波ＳＱ１〜ＳＱ１１が入力されている期間、所望の振幅の方形波を出力するものである。図３において振幅制御器３０２の中に書かれているａ〜ｊは出力される方形波の振幅の比を示しており、同じアルファベットは同じ振幅であることを示している。
【００４７】
上記したように、スイッチ３０３−１〜３０３−１０は、対応する個々の振幅制御器３０２−１〜３０２−１０の出力を第１加算器３０４に伝えるかどうかを切り替えるためのスイッチである。同様に、スイッチ３０３−１１〜３０３−１８は、対応する個々の振幅制御器３０２−１１〜３０２−１８の出力を第２加算器３０５に伝えるかどうかを切り替えるためのスイッチである。図３では各々のスイッチに“１”または“２”の添え字を付けている。同じ添え字の付いたスイッチ３０３は、同時にＯＮ／ＯＦＦ制御されることを示している。
【００４８】
図５（ｄ）に示すパルス波形を発生させる場合、添え字“１”が付いている１１個のスイッチ３０３−１，３０３−３，３０３−５，３０３−７，３０３−９，３０３−１０，３０３−１１，３０３−１３，３０３−１５，３０３−１７，３０３−１８を全てＯＮにし、添え字“２”が付いている残り７個のスイッチ３０３−２，３０３−４，３０３−６，３０３−８，３０３−１２，３０３−１４，３０３−１６を全てＯＦＦにする。
【００４９】
第１加算器３０４及び第２加算器３０５は、振幅制限器３０２及びスイッチ３０３を通じて各入力端子(1)〜(10),(1)〜(8)に入力された所望の振幅を持つ方形波を足し合わせるものである。各振幅制御器３０２が出力する所望の振幅を持つ方形波は、すべて異なるタイミングで出力されるため、加算はワイヤードＯＲ回路などの簡単な構成で実現できる。第１加算器３０４による加算結果を図５（ｂ）に、第２加算器３０５による加算結果を図５（ｃ）に示す。
【００５０】
差動増幅器３０６は、第１加算器３０４と第２加算器３０５の出力差を増幅する差動増幅器であり、差動増幅した結果は、図５（ｄ）に示す波形となる。なお、αはこの差動増幅器の増幅率である。
【００５１】
一方、図６（ａ）に示す波形は、図２に示す遅延回路１０３の各遅延素子２０２の一段当たりの遅延量を大きくした場合のＳＱ１〜ＳＱ７の波形を示している。すなわち、図６（ａ）に示す波形は、図５（ａ）に示す波形に比べて、遅延量を大きくした分だけパルス幅が広くなっている。なお、ＳＱ８〜ＳＱ１１は方形波発生回路１０４からは出力されるが、以降で使用されないため図示を省略している。
【００５２】
図６（ｄ）に示すパルス波形を発生させる場合は、上記と同様、図６（ａ）に示す方形波ＳＱ１〜ＳＱ７が方形波発生回路１０４から出力されている状態で、添え字“１”が付いているスイッチ３０３を全てＯＦＦにし、添え字“２”が付いているスイッチ３０３を全てＯＮにすれば良い。このときの第１加算器３０４による加算結果を図６（ｂ）に示し、第２加算器３０５による加算結果を図６（ｃ）に示す。従って、差動増幅器３０６により差動増幅した結果は、図６（ｄ）に示す波形となる。
【００５３】
バンドパスフィルタ（ＢＰＦ）１０６は、方形波発生回路１０４が出力したパルス波形を、ＵＷＢに許可されている放射マスクに収まるように帯域制限するためのフィルタであり、その出力波形は放射マスクに適合したものとなる。バンドパスフィルタ１０６へ図７（ａ）に示す波形を入力したときの出力波形の例を図７（ｂ）に示す。
【００５４】
なお、本実施形態では、説明を簡単にするため、図５（ｄ）と図６（ｄ）の２種類のパルス波形を生成できるようにしているが、遅延素子２０２一段当たりの遅延量の選択肢、振幅制御器３０２の数、スイッチ３０３の（添え字の）種類を増やすことにより、より多くの種類のパルス波形を生成することが可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態に係るパルス波形生成器を具備した送信機のブロック構成図である。
【図２】本実施形態に係るＰＬＬ回路と遅延回路のより詳細な回路構成図である。
【図３】本実施形態に係る方形波発生回路と出力電圧選択回路のより詳細な回路構成図である。
【図４】本実施形態に係るトグルフリップフロップと遅延回路と方形波発生回路のタイミングチャートである。
【図５】本実施形態に係る方形波発生回路及び出力電圧選択回路のタイミングチャートである。
【図６】本実施形態に係る方形波発生回路及び出力電圧選択回路のタイミングチャートである。
【図７】本実施形態に係るバンドパスフィルタの動作説明図である。
【符号の説明】
【００５６】
１０１ トグルフリップフロップ
１０２ ＰＬＬ回路
１０３ 遅延回路
１０４ 方形波発生回路
１０５ 出力電圧選択回路
１０６ バンドパスフィルタ（ＢＰＦ）
１０７ アンテナ
２０１ 遅延回路
２０２ 遅延素子
２０３，２０４ スイッチ
２０５ インバータ
２０６，２０７ 分周回路
２０８ 位相比較器
２０９ バイアス制御部
３０１ ＸＯＲ回路
３０２ 振幅制御器
３０３ スイッチ
３０４ 第１加算器
３０５ 第２加算器
３０６ 差動増幅器
【技術分野】
【０００１】
本発明は、インパルス波形を生成するパルス波形生成器とそれを用いたウルトラワイドバンド用送信機に関する。
【背景技術】
【０００２】
ＵＷＢ−ＩＲ（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ−Ｉｍｐｕｌｓｅ Ｒａｄｉｏ）方式に関する技術が種々提案されている（例えば、特許文献１参照）。
【０００３】
特許文献１には、遅延回路を用いて、遅延回路1段分の遅延時間差に相当する方形波パルスを生成し、この方形波のパルス幅を持ち所定の振幅を持つインパルス列を出力することにより、所定の包落線形状を有するパルスを生成するパルス波形生成回路が開示されている。
【特許文献１】特開２００６−２２９６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
無線通信に関して、各国の法令の改正により、新たに低い電力密度で広帯域を使用するＵＷＢ（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ）通信に通信帯域が開放され注目を集めている。
【０００５】
ＵＷＢ通信を実現するためにいくつかの通信方式が提案されているが、その中でもインパルスＵＷＢ方式は、回路構成が簡単で消費電力が小さいため、バッテリーで駆動する小型デバイスとの通信への適用が検討されている。
【０００６】
インパルスＵＷＢ方式は、数ナノ秒から数十ナノ秒オーダー長さのパルス列を通信ビットの伝達に使用する。送信装置は一定間隔でパルス波形生成器から、ＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調、ＯＯＫ（Ｏｎ Ｏｆｆ Ｋｅｙｉｎｇ）変調、ＰＰＭ（Ｐｕｌｓｅ Ｐｏｓｉｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ）変調などにより変調を行ったパルスを発生させ、受信機に対して送信することによりデータ通信を行う。パルス波形生成器が発生するパルス波形は、各国の法令により空中への放射が許可されている通信帯域と最大放射電力の規定に収まるように、特定の波形を形成する。
【０００７】
ＵＷＢにおいて電力放射が許可されている帯域は、各国により若干の違いがあるが、約３ＧＨｚから約１０ＧＨｚの間にＧＨｚ単位で割り当てられている。ＵＷＢの電力放射は非常に低く制限されているが、複数のＵＷＢ通信をごく近くで使用する場合、ＵＷＢ同士の干渉の影響は小さいとはいえ存在するため、同じ周波数帯を使用することは好ましくなく、複数の周波数帯域で使用できることが望ましい。
【０００８】
既存のインパルスＵＷＢ方式のパルス波形生成器の多くは、所望の帯域幅を持つパルス包絡線波形を発生させ、利用する帯域の中心周波数のクロックを生成する発振器と乗算器を用いて乗算することにより、目的とする帯域にアップコンバートすることでパルスを生成しており、複数の周波数帯域への対応は発振器で生成するクロックの周波数を変更することで対応している。しかしながら、上記した帯域の中心周波数の発振器と乗算器を用いた構成では、発振器と乗算器を常時動作させておく必要があり、消費電力が高くなる問題があった。そのため、特許文献１で開示されているパルス波形生成器では、発振器と乗算器を用いない構成を採用し、送信にかかる消費電力を低減している。
【０００９】
しかしながら、特許文献１で開示されているパルス波形生成器は、特定の周波数帯域のためのもので、複数の周波数帯域に対応するための構成については全く考慮されていない。そのため、低消費電力で、かつ、複数の周波数帯域に対応するインパルスＵＷＢ方式のパルス波形生成器の実現が望まれていた。
【００１０】
本発明はかかる実情に鑑みて創案されたもので、その目的は、複数の周波数帯域に対応する複数のパルス波形を低消費電力で生成可能なパルス波形生成器及びそれを用いた送信機を提供することにある。
【課題を解決するための手段】
【００１１】
本発明のパルス波形生成器は、インパルス通信を行う送信機用のパルス波形生成器であって、所定の遅延時間に調整が可能な遅延器を複数個直列に接続し、初段の遅延器に入力するデジタル信号をパルス波形生成を開始したいタイミングで反転させることにより、前記各遅延器が出力する前記デジタル信号を前記所定の遅延時間で順次遅延させた複数の遅延信号を出力する遅延回路と、前記遅延器から出力される所定の時間間隔となる２つの遅延信号を順次合成することにより、前記所定の時間間隔の幅を持つ方形波を発生させる方形波発生回路と、前記方形波によって出力電圧を選択する出力電圧選択回路とを備え、前記遅延器における所定の遅延時間と前記出力電圧選択回路における出力電圧の選択内容とを変更することにより、複数の特定波形を出力することを特徴としている。
【００１２】
図１は、このパルス波形生成器を搭載した送信機の構成例を示している。
【００１３】
すなわち、この送信機は、送信ビット列とビットクロックとが入力されるトグルフリップフロップ（Ｔ−ＦＦ）１０１と、基準クロックが入力されるＰＬＬ回路１０２と、ＰＬＬ回路１０２からのバイアス電圧が入力される遅延回路１０３と、方形波発生回路１０４と、出力電圧選択回路１０５と、バンドパスフィルタ（ＢＰＦ）１０６と、アンテナ１０７とから構成されている。
【００１４】
ＰＬＬ回路１０２は、図２に示すように、遅延回路２０１と、２個のスイッチ２０３，２０４と、インバータ２０５と、分周回路２０６，２０７と、位相比較器２０８と、バイアス制御部２０９とから構成されている。遅延回路２０１は、複数個の遅延素子２０２の直列接続で構成されている。各遅延素子２０２は、バイアス制御部２０９から供給されるバイアス電圧により遅延時間が制御可能であり、２個のスイッチ２０３，２０４のＯＮ／ＯＦＦ制御により、異なる段数の遅延素子２０２を通過した時点の信号をインバータ２０５に出力している。遅延回路２０１、スイッチ２０３または２０４、インバータ２０５からなるループは、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を構成しており、バイアス制御部２０９により制御されるバイアス電圧により、発信周波数がコントロールされる。スイッチ２０３をＯＮにするか、スイッチ２０４をＯＮにするかにより、同じ発信周波数でも遅延素子２０２一段当たりの遅延量を２種類作り出すことが可能である。
【００１５】
また、ＰＬＬ回路１０２の基準クロックの周波数を変更することにより、ＰＬＬ回路１０２内のＶＣＯの発振周波数を所定の値に変更することが可能である。さらに、ＰＬＬ回路１０２内のＶＣＯの発振周波数と基準クロックの分周比率とを変更することにより、ＶＣＯの発振周波数を所定の値に変更することも可能である。
【００１６】
出力電圧選択回路１０５は、図３に示すように、方形波発生回路１０４から出力される所定の時間間隔となる各方形波ＳＱ１〜ＳＱ１１が個別に入力される複数個の振幅制御器３０２と、振幅制御器３０２の数に対応した複数個のスイッチ３０３と、奇数段の振幅制御器３０２の各出力が各入力端子に入力された第１加算器３０４及び偶数段の振幅制御器３０２の出力が各入力端子に入力された第２加算器３０５と、１個の差動増幅器３０６とから構成されており、第１加算器３０４の出力が、差動増幅器３０６のマイナス入力端子に接続され、第２加算器３０５の出力が、差動増幅器３０６のプラス入力端子に接続された構成となっている。
【００１７】
第１加算器３０４及び第２加算器３０５は、振幅制限器３０２及びスイッチ３０３を通じて各入力端子に入力された所望の振幅を持つ方形波を足し合わせるものであり、差動増幅器３０６は、第１加算器３０４と第２加算器３０５の出力差を増幅するものである。これにより、複数周波数帯域に対応する複数のパルス波形が生成可能となる。
【発明の効果】
【００１８】
本発明によれば、複数の周波数帯域に対応する複数のパルス波形を低消費電力で生成することができる。
【発明を実施するための最良の形態】
【００１９】
図1は、本発明の一実施形態に係るパルス波形生成器を具備した送信機のブロック構成図を示している。
【００２０】
図１に示すように、送信機には、基準クロックとビットクロックと送信ビット列とが入力される。基準クロックは、送信パルスの周波数を決める際の基準となるクロックである。送信ビット列は、ビットクロックに同期している。同図においては、基準クロックとビットクロックは別のものとして記載しているが、基準クロックとビットクロックは同一であっても良い。
【００２１】
なお、図１は、ＯＯＫ（Ｏｎ Ｏｆｆ Ｋｅｙｉｎｇ）変調を行う構成となっている。ＯＯＫ変調は、具体的には、送信ビット列の値が“１”の場合にパルス波形を送信し、送信ビット列の値が“０”の場合は何も送信しない変調方式である。
【００２２】
送信機は、送信ビット列とビットクロックとが入力されるトグルフリップフロップ（Ｔ−ＦＦ）１０１と、基準クロックが入力されるＰＬＬ回路１０２と、ＰＬＬ回路１０２からのバイアス電圧が入力される遅延回路１０３と、方形波発生回路１０４と、出力電圧選択回路１０５と、バンドパスフィルタ（ＢＰＦ）１０６と、アンテナ１０７とから構成されている。
【００２３】
トグルフリップフロップ１０１は、図４に示すビットクロックと送信ビット列とＴＱとの関係のように、ビットクロックの立ち上がり時に送信ビット列の値が“１”の場合にＴＱの値が反転（“０”または“１”）するフリップフロップである。これにより、ＯＯＫ変調を行う場合のパルス波形生成を開始したいタイミングである送信ビット列の値が“１”の場合に、ＴＱの値を反転させている。
【００２４】
図２は、ＰＬＬ回路１０２と遅延回路１０３のより詳細な回路構成を示している。以下、この図２を参照してＰＬＬ回路１０２と遅延回路１０３の詳細を説明する。
【００２５】
ＰＬＬ回路１０２は、遅延回路２０１と、２個のスイッチ２０３，２０４と、インバータ２０５と、分周回路２０６，２０７と、位相比較器２０８と、バイアス制御部２０９とから構成されている。
【００２６】
遅延回路２０１は、複数個（この例では７個）の遅延素子２０２の直列接続で構成されている。各遅延素子２０２は、バイアス制御部２０９から供給されるバイアス電圧により遅延時間が制御可能なインバータなどで構成されたもので、すべて同じ構造のものである。スイッチ２０３，２０４は、排他的にＯＮ状態になるスイッチであり、スイッチ２０３がＯＮのときスイッチ２０４がＯＦＦ、スイッチ２０４がＯＮのときスイッチ２０３がＯＦＦとなり、異なる段数の遅延素子２０２を通過した時点の信号をインバータ２０５に出力している。この例では、５段目の遅延素子２０２の出力とインバータ２０５の入力との間にスイッチ２０３が配置されており、最終段の遅延素子２０２の出力とインバータ２０５の入力との間にスイッチ２０４が配置されている。インバータ２０５は、論理反転を行うインバータで、できるだけ高速に動作するものが望ましい。
【００２７】
遅延回路２０１、スイッチ２０３または２０４、インバータ２０５からなるループは、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を構成しており、バイアス制御部２０９により制御されるバイアス電圧により、発信周波数がコントロールされる。スイッチ２０３をＯＮにするか、スイッチ２０４をＯＮにするかにより、同じ発信周波数でも遅延素子２０２一段当たりの遅延量を２種類作り出すことが可能である。
【００２８】
分周回路２０６，２０７は、基準クロックとＶＣＯの発信クロックの周波数比を決めるためのもので、例えば、基準クロックが１００ＭＨｚで分周回路２０６の分周率が１６倍、分周回路２０７の分周率が１倍に設定された場合、ＰＬＬ回路１０２がロック後のＶＣＯの発信クロックは、１００ＭＨｚ×１６／1＝１６００ＭＨｚ＝１．６ＧＨｚとなる。ここで、スイッチ２０３がＯＮ、スイッチ２０４がＯＦＦの場合、遅延回路２０１内の各遅延素子２０２一段当たりの遅延量は、１．６ＧＨｚ×５＝８．０ＧＨｚのクロック周期に相当する１／８．０ＧＨｚ＝１２５ｐｓｅｃ（ピコ秒）となる。一方、スイッチ２０３がＯＦＦ、スイッチ２０４がＯＮの場合、遅延回路２０１内の各遅延素子２０２一段当たりの遅延量は、１．６ＧＨｚ×７＝１１．２ＧＨｚのクロック周期に相当する１／１１．２ＧＨｚ≒８９ｐｓｅｃ（ピコ秒）となる。
【００２９】
このように、スイッチ２０３，２０４のＯＮ／ＯＦＦと分周回路２０６，２０７の分周率を制御することにより、遅延素子２０２一段当たりの遅延量を制御することが可能である。
【００３０】
なお、本実施形態では、スイッチ２０３，２０４の２つのスイッチを使って説明しているが、スイッチを３つ以上にして、分周回路２０６，２０７の分周率が同じときに選択できる遅延素子２０２一段当たりの遅延量の選択肢を増やすように構成しても良い。また、スイッチを無くして固定の段数の遅延素子２０２を使ってＶＣＯを構成し、分周回路２０６，２０７の分周率だけで、遅延素子２０２一段当たりの遅延量を制御するように構成しても良い。さらに、基準クロックの周波数を変更することにより、ＶＣＯの発振周波数を変更することで、遅延素子２０２一段当たりの遅延量を制御するように構成しても良い。
【００３１】
位相比較器２０８は、分周回路２０６の出力と分周回路２０７の出力の位相差を検出し、位相差に応じた情報を電圧などでバイアス制御部２０９に出力する。
【００３２】
バイアス制御部２０９は、位相比較器２０８からの位相差情報に基づき、ＶＣＯの発信周波数が遅れている場合はバイアス電圧を上げ、ＶＣＯの発信周波数が進んでいる場合はバイアス電圧を下げる制御を行うことにより、ＶＣＯの発信周波数を所望の値に合わせることが可能である。
【００３３】
遅延回路１０３は、複数個の遅延素子２０２の直列接続で構成されている。本実施形態では、１１個の遅延素子２０２により遅延回路１０３を構成している例を示している。これらの遅延素子２０２は、遅延回路２０１を構成している遅延素子２０２と同じ構造のものであり、また、バイアス電圧も共有しているため、上記のように遅延回路２０１内の遅延素子２０２一段当たりの遅延量を制御すると、遅延回路１０３内の遅延素子２０２一段当たりの遅延量も同様に制御できる。
【００３４】
遅延回路１０３からは、遅延素子２０２一段ごとに遅延させた信号ＤＬ０〜ＤＬ１１が出力される。なお、ＤＬ０は遅延回路１０３への入力ＴＱそのものである。入力ＴＱと遅延させた信号の一部（ＤＬ０〜ＤＬ２とＤＬ１０〜ＤＬ１１）の関係を図４に示している。なお、本実施形態では、遅延素子２０２一段ごとに遅延させた信号を出力しているが、一段ごとに限らず、二段ごと、三段ごとなど、複数段ごとに遅延させた信号を出力しても良い。
【００３５】
図３は、方形波発生回路１０４と出力電圧選択回路１０５のより詳細な回路構成図、図４は、ビットクロックと送信ビット列とＴＱとのタイミングチャート、図５及び図６は、方形波発生回路１０４及び出力電圧選択回路１０５のタイミングチャートをそれぞれ示している。ただし、図５のタイミングチャートは、図２に示すＶＯＣを構成するスイッチ２０３をＯＦＦとし、スイッチ２０４をＯＮとしたときのタイミングチャートであり、図６に示すタイミングチャートは、図２に示すＶＯＣを構成するスイッチ２０３をＯＮとし、スイッチ２０４をＯＦＦとしたときのタイミングチャートである。
【００３６】
以下、これら図３ないし図６を参照して方形波発生回路１０４と出力電圧選択回路１０５の詳細を説明する。
【００３７】
方形波発生回路１０４は、複数個（この例では遅延素子２０２の数に対応した１１個）のＸＯＲ（ｅＸｃｌｕｓｉｖｅ ＯＲ：排他的論理和）回路３０１から構成されており、遅延回路１０３から出力される遅延させた信号のうち、遅延時間が隣り合うもの同士のＸＯＲ演算を行い、図４に示すように、ＤＬ０とＤＬ１からＳＱ１、ＤＬ１とＤＬ２からＳＱ２、…、ＤＬ１０とＤＬ１１からＳＱ１１を発生する。図４におけるＴＱの立ち上がりまたは立ち下がりが元になって生成されたＳＱ１〜ＳＱ１１を図５（ａ）に示す。図５（ａ）に示すように、ＳＱ１〜ＳＱ１１は同じ幅を持ち、その幅の分だけ時間的に遅れていく方形波となる。
【００３８】
図５（ａ）から分かるように、遅延素子２０２の一段当たりの遅延量を大きくした場合、方形波発生回路１０４から出力される個々の方形波の幅も同じように大きくなる。
【００３９】
出力電圧選択回路１０５は、複数個（この例では１８個）の振幅制御器３０２と、複数個（この例では、振幅制御器３０２の数に対応した１８個）のスイッチ３０３と、第１加算器３０４及び第２加算器３０５と、１個の差動増幅器３０６とから構成されている。なお、以下の説明において、振幅制御器３０２及びスイッチ３０３を区別する必要があるときは、各符号の横にハイフン付きの連続数字を付することとする。
【００４０】
すなわち、第１加算器３０４には、方形波発生回路１０４の１１個のＸＯＲ回路３０１のうち、奇数段のＸＯＲ回路３０１−１，３０１−３，３０１−５，３０１−７，３０１−９，３０１−１１から出力された信号ＳＱ１，ＳＱ３，ＳＱ５，ＳＱ７，ＳＱ９，ＳＱ１１が、それぞれに対応して設けられた振幅制限器３０２及びスイッチ３０３を介して入力され、第２加算器３０５には、方形波発生回路１０４の１１個のＸＯＲ回路３０１のうち、偶数段のＸＯＲ回路３０１−２，３０１−４，３０１−６，３０１−８，３０１−１０から出力された信号ＳＱ２，ＳＱ４，ＳＱ６，ＳＱ８，ＳＱ１０が、それぞれに対応して設けられた振幅制限器３０２及びスイッチ３０３を介して入力されている。
【００４１】
より具体的に説明すると、１段目のＸＯＲ回路３０１−１から出力された信号ＳＱ１は、振幅制限器３０２−１及びスイッチ３０３−１を介して第１加算器３０４の第１入力端子(1)に入力されるとともに、振幅制限器３０２−２及びスイッチ３０３−２を介して第１加算器３０４の第２入力端子(2)に入力されている。また、３段目のＸＯＲ回路３０１−３から出力された信号ＳＱ３は、振幅制限器３０２−３及びスイッチ３０３−３を介して第１加算器３０４の第３入力端子(3)に入力されるとともに、振幅制限器３０２−４及びスイッチ３０３−４を介して第１加算器３０４の第４入力端子(4)に入力されている。また、５段目のＸＯＲ回路３０１−５から出力された信号ＳＱ５は、振幅制限器３０２−５及びスイッチ３０３−５を介して第１加算器３０４の第５入力端子(5)に入力されるとともに、振幅制限器３０２−６及びスイッチ３０３−６を介して第１加算器３０４の第６入力端子(6)に入力されている。また、７段目のＸＯＲ回路３０１−７から出力された信号ＳＱ７は、振幅制限器３０２−７及びスイッチ３０３−７を介して第１加算器３０４の第７入力端子(7)に入力されるとともに、振幅制限器３０２−８及びスイッチ３０３−８を介して第１加算器３０４の第８入力端子(8)に入力されている。また、９段目のＸＯＲ回路３０１−９から出力された信号ＳＱ９は、振幅制限器３０２−９及びスイッチ３０３−９を介して第１加算器３０４の第９入力端子(9)に入力されている。また、１１段目のＸＯＲ回路３０１−１１から出力された信号ＳＱ１１は、振幅制限器３０２−１０及びスイッチ３０３−１０を介して第１加算器３０４の第１０入力端子(10)に入力されている。
【００４２】
一方、２段目のＸＯＲ回路３０１−２から出力された信号ＳＱ２は、振幅制限器３０２−１１及びスイッチ３０３−１１を介して第２加算器３０５の第１入力端子(1)に入力されるとともに、振幅制限器３０２−１２及びスイッチ３０３−１２を介して第２加算器３０５の第２入力端子(2)に入力されている。また、４段目のＸＯＲ回路３０１−４から出力された信号ＳＱ４は、振幅制限器３０２−１３及びスイッチ３０３−１３を介して第２加算器３０５の第３入力端子(3)に入力されるとともに、振幅制限器３０２−１４及びスイッチ３０３−１４を介して第２加算器３０５の第４入力端子(4)に入力されている。また、６段目のＸＯＲ回路３０１−６から出力された信号ＳＱ６は、振幅制限器３０２−１５及びスイッチ３０３−１５を介して第２加算器３０５の第５入力端子(5)に入力されるとともに、振幅制限器３０２−１６及びスイッチ３０３−１６を介して第２加算器３０５の第６入力端子(6)に入力されている。また、８段目のＸＯＲ回路３０１−８から出力された信号ＳＱ８は、振幅制限器３０２−１７及びスイッチ３０３−１７を介して第２加算器３０５の第７入力端子(7)に入力されている。また、１０段目のＸＯＲ回路３０１−１０から出力された信号ＳＱ１０は、振幅制限器３０２−１８及びスイッチ３０３−１８を介して第２加算器３０５の第８入力端子(8)に入力されている。
【００４３】
そして、第１加算器３０４の出力が、差動増幅器３０６のマイナス入力端子に接続されており、第２加算器３０５の出力が、差動増幅器３０６のプラス入力端子に接続された構成となっている。
【００４４】
上記構成において、図５（ｄ）に示すパルス波形を発生させる場合について説明する。
【００４５】
上記したように、方形波発生回路１０４の出力である方形波ＳＱ１〜ＳＱ１１は、図５（ａ）に示すようになっている。ＳＱ１〜ＳＱ１１は、図３に示すように、出力電圧選択回路１０５内の個々の振幅制御器３０２に入力されている。
【００４６】
振幅制御器３０２は、方形波ＳＱ１〜ＳＱ１１が入力されている期間、所望の振幅の方形波を出力するものである。図３において振幅制御器３０２の中に書かれているａ〜ｊは出力される方形波の振幅の比を示しており、同じアルファベットは同じ振幅であることを示している。
【００４７】
上記したように、スイッチ３０３−１〜３０３−１０は、対応する個々の振幅制御器３０２−１〜３０２−１０の出力を第１加算器３０４に伝えるかどうかを切り替えるためのスイッチである。同様に、スイッチ３０３−１１〜３０３−１８は、対応する個々の振幅制御器３０２−１１〜３０２−１８の出力を第２加算器３０５に伝えるかどうかを切り替えるためのスイッチである。図３では各々のスイッチに“１”または“２”の添え字を付けている。同じ添え字の付いたスイッチ３０３は、同時にＯＮ／ＯＦＦ制御されることを示している。
【００４８】
図５（ｄ）に示すパルス波形を発生させる場合、添え字“１”が付いている１１個のスイッチ３０３−１，３０３−３，３０３−５，３０３−７，３０３−９，３０３−１０，３０３−１１，３０３−１３，３０３−１５，３０３−１７，３０３−１８を全てＯＮにし、添え字“２”が付いている残り７個のスイッチ３０３−２，３０３−４，３０３−６，３０３−８，３０３−１２，３０３−１４，３０３−１６を全てＯＦＦにする。
【００４９】
第１加算器３０４及び第２加算器３０５は、振幅制限器３０２及びスイッチ３０３を通じて各入力端子(1)〜(10),(1)〜(8)に入力された所望の振幅を持つ方形波を足し合わせるものである。各振幅制御器３０２が出力する所望の振幅を持つ方形波は、すべて異なるタイミングで出力されるため、加算はワイヤードＯＲ回路などの簡単な構成で実現できる。第１加算器３０４による加算結果を図５（ｂ）に、第２加算器３０５による加算結果を図５（ｃ）に示す。
【００５０】
差動増幅器３０６は、第１加算器３０４と第２加算器３０５の出力差を増幅する差動増幅器であり、差動増幅した結果は、図５（ｄ）に示す波形となる。なお、αはこの差動増幅器の増幅率である。
【００５１】
一方、図６（ａ）に示す波形は、図２に示す遅延回路１０３の各遅延素子２０２の一段当たりの遅延量を大きくした場合のＳＱ１〜ＳＱ７の波形を示している。すなわち、図６（ａ）に示す波形は、図５（ａ）に示す波形に比べて、遅延量を大きくした分だけパルス幅が広くなっている。なお、ＳＱ８〜ＳＱ１１は方形波発生回路１０４からは出力されるが、以降で使用されないため図示を省略している。
【００５２】
図６（ｄ）に示すパルス波形を発生させる場合は、上記と同様、図６（ａ）に示す方形波ＳＱ１〜ＳＱ７が方形波発生回路１０４から出力されている状態で、添え字“１”が付いているスイッチ３０３を全てＯＦＦにし、添え字“２”が付いているスイッチ３０３を全てＯＮにすれば良い。このときの第１加算器３０４による加算結果を図６（ｂ）に示し、第２加算器３０５による加算結果を図６（ｃ）に示す。従って、差動増幅器３０６により差動増幅した結果は、図６（ｄ）に示す波形となる。
【００５３】
バンドパスフィルタ（ＢＰＦ）１０６は、方形波発生回路１０４が出力したパルス波形を、ＵＷＢに許可されている放射マスクに収まるように帯域制限するためのフィルタであり、その出力波形は放射マスクに適合したものとなる。バンドパスフィルタ１０６へ図７（ａ）に示す波形を入力したときの出力波形の例を図７（ｂ）に示す。
【００５４】
なお、本実施形態では、説明を簡単にするため、図５（ｄ）と図６（ｄ）の２種類のパルス波形を生成できるようにしているが、遅延素子２０２一段当たりの遅延量の選択肢、振幅制御器３０２の数、スイッチ３０３の（添え字の）種類を増やすことにより、より多くの種類のパルス波形を生成することが可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態に係るパルス波形生成器を具備した送信機のブロック構成図である。
【図２】本実施形態に係るＰＬＬ回路と遅延回路のより詳細な回路構成図である。
【図３】本実施形態に係る方形波発生回路と出力電圧選択回路のより詳細な回路構成図である。
【図４】本実施形態に係るトグルフリップフロップと遅延回路と方形波発生回路のタイミングチャートである。
【図５】本実施形態に係る方形波発生回路及び出力電圧選択回路のタイミングチャートである。
【図６】本実施形態に係る方形波発生回路及び出力電圧選択回路のタイミングチャートである。
【図７】本実施形態に係るバンドパスフィルタの動作説明図である。
【符号の説明】
【００５６】
１０１ トグルフリップフロップ
１０２ ＰＬＬ回路
１０３ 遅延回路
１０４ 方形波発生回路
１０５ 出力電圧選択回路
１０６ バンドパスフィルタ（ＢＰＦ）
１０７ アンテナ
２０１ 遅延回路
２０２ 遅延素子
２０３，２０４ スイッチ
２０５ インバータ
２０６，２０７ 分周回路
２０８ 位相比較器
２０９ バイアス制御部
３０１ ＸＯＲ回路
３０２ 振幅制御器
３０３ スイッチ
３０４ 第１加算器
３０５ 第２加算器
３０６ 差動増幅器
【特許請求の範囲】
【請求項１】
インパルス通信を行う送信機用のパルス波形生成器であって、
所定の遅延時間に調整が可能な遅延器を複数個直列に接続し、初段の遅延器に入力するデジタル信号をパルス波形生成を開始したいタイミングで反転させることにより、前記各遅延器が出力する前記デジタル信号を前記所定の遅延時間で順次遅延させた複数の遅延信号を出力する遅延回路と、
前記遅延器から出力される所定の時間間隔となる２つの遅延信号を順次合成することにより、前記所定の時間間隔の幅を持つ方形波を発生させる方形波発生回路と、
前記方形波によって出力電圧を選択する出力電圧選択回路とを備え、
前記遅延器における所定の遅延時間と前記出力電圧選択回路における出力電圧の選択内容とを変更することにより、複数の特定波形を出力することを特徴とするパルス波形生成器。
【請求項２】
前記遅延器と同じ構成の複数の遅延器により構成されたＶＣＯを含むＰＬＬ回路を備え、このＰＬＬ回路内の遅延器と前記遅延回路内の遅延器とのバイアス電圧を共通に制御して、前記ＰＬＬ回路内のＶＣＯの発振周波数を所定の値にすることにより、各遅延器での遅延時間を所定の値に制御することを特徴とする請求項１に記載のパルス波形生成器。
【請求項３】
前記ＶＣＯを構成する遅延器の数を変更することにより、前記ＶＣＯの発振周波数を所定の値に変更することを特徴とする請求項２に記載のパルス波形生成器。
【請求項４】
前記遅延器の数の変更をスイッチの切り換え制御で行うことを特徴とする請求項３に記載のパルス波形生成器。
【請求項５】
前記ＰＬＬ回路内のＶＣＯの発振周波数と基準クロックの分周比率とを変更することにより、前記ＶＣＯの発振周波数を所定の値に変更することを特徴とする請求項２に記載のパルス波形生成器。
【請求項６】
前記ＰＬＬ回路の基準クロックの周波数を変更することにより、前記ＰＬＬ回路内のＶＣＯの発振周波数を所定の値に変更することを特徴とする請求項２に記載のパルス波形生成器。
【請求項７】
請求項１ないし請求項６のいずれかに記載のパルス波形生成器を搭載することで、複数の周波数帯域向けのインパルス波形の送信を可能としたことを特徴とする送信機。
【請求項１】
インパルス通信を行う送信機用のパルス波形生成器であって、
所定の遅延時間に調整が可能な遅延器を複数個直列に接続し、初段の遅延器に入力するデジタル信号をパルス波形生成を開始したいタイミングで反転させることにより、前記各遅延器が出力する前記デジタル信号を前記所定の遅延時間で順次遅延させた複数の遅延信号を出力する遅延回路と、
前記遅延器から出力される所定の時間間隔となる２つの遅延信号を順次合成することにより、前記所定の時間間隔の幅を持つ方形波を発生させる方形波発生回路と、
前記方形波によって出力電圧を選択する出力電圧選択回路とを備え、
前記遅延器における所定の遅延時間と前記出力電圧選択回路における出力電圧の選択内容とを変更することにより、複数の特定波形を出力することを特徴とするパルス波形生成器。
【請求項２】
前記遅延器と同じ構成の複数の遅延器により構成されたＶＣＯを含むＰＬＬ回路を備え、このＰＬＬ回路内の遅延器と前記遅延回路内の遅延器とのバイアス電圧を共通に制御して、前記ＰＬＬ回路内のＶＣＯの発振周波数を所定の値にすることにより、各遅延器での遅延時間を所定の値に制御することを特徴とする請求項１に記載のパルス波形生成器。
【請求項３】
前記ＶＣＯを構成する遅延器の数を変更することにより、前記ＶＣＯの発振周波数を所定の値に変更することを特徴とする請求項２に記載のパルス波形生成器。
【請求項４】
前記遅延器の数の変更をスイッチの切り換え制御で行うことを特徴とする請求項３に記載のパルス波形生成器。
【請求項５】
前記ＰＬＬ回路内のＶＣＯの発振周波数と基準クロックの分周比率とを変更することにより、前記ＶＣＯの発振周波数を所定の値に変更することを特徴とする請求項２に記載のパルス波形生成器。
【請求項６】
前記ＰＬＬ回路の基準クロックの周波数を変更することにより、前記ＰＬＬ回路内のＶＣＯの発振周波数を所定の値に変更することを特徴とする請求項２に記載のパルス波形生成器。
【請求項７】
請求項１ないし請求項６のいずれかに記載のパルス波形生成器を搭載することで、複数の周波数帯域向けのインパルス波形の送信を可能としたことを特徴とする送信機。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２８８８８８（Ｐ２００８−２８８８８８Ａ）
【公開日】平成２０年１１月２７日（２００８．１１．２７）
【国際特許分類】
【出願番号】特願２００７−１３１９７２（Ｐ２００７−１３１９７２）
【出願日】平成１９年５月１７日（２００７．５．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年１１月２７日（２００８．１１．２７）
【国際特許分類】
【出願日】平成１９年５月１７日（２００７．５．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
[ Back to top ]