ＤＣ−ＤＣコンバータの制御回路および制御方法
【課題】入力電圧の変動や、電圧比較器のオフセット電圧などに起因する、基準電圧からの出力電圧の誤差を低減することが可能であるＤＣ−ＤＣコンバータ制御回路および制御方法を提供すること。
【解決手段】制御部９は積分回路１２、電圧比較器ＣＯＭＰ１、１ショットフリップフロップＦＦ１を備える。積分器１０は、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔと基準電圧Ｖｒとの差の積分値を計算し、出力電圧Ｖｘを出力する。減衰器１１は、減衰後の出力電圧Ｖｘと基準電圧Ｖｒとを加算し、調整基準電圧Ｖｒ’を出力する。電圧比較器ＣＯＭＰ１は、調整基準電圧Ｖｒ’よりも出力電圧Ｖｏｕｔが小さくなることに応じて、トランジスタＦＥＴ１を導通状態とする。平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。
【解決手段】制御部９は積分回路１２、電圧比較器ＣＯＭＰ１、１ショットフリップフロップＦＦ１を備える。積分器１０は、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔと基準電圧Ｖｒとの差の積分値を計算し、出力電圧Ｖｘを出力する。減衰器１１は、減衰後の出力電圧Ｖｘと基準電圧Ｖｒとを加算し、調整基準電圧Ｖｒ’を出力する。電圧比較器ＣＯＭＰ１は、調整基準電圧Ｖｒ’よりも出力電圧Ｖｏｕｔが小さくなることに応じて、トランジスタＦＥＴ１を導通状態とする。平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータの制御回路および制御方法に関し、特に基準電圧からの出力電圧の誤差を改善することが可能なＤＣ−ＤＣコンバータの制御回路および制御方法に関するものである。
【背景技術】
【０００２】
図６はコンパレータ方式のＤＣ−ＤＣコンバータ１００を示した図である。制御部１０９の電圧比較器ＣＯＭＰ１００はＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔを基準電圧Ｖｒと比較し、出力電圧Ｖｏｕｔが基準電圧Ｖｒよりも高いときはローレベルを出力し、出力電圧Ｖｏｕｔが基準電圧Ｖｒよりも低いときはハイレベルを出力する。１ショットフリップフロップＦＦ１００は、セット入力端子Ｓにハイレベルの信号が入力されると、セット状態になり、非反転出力端子Ｑからハイレベルの信号を出力する。そして一定時間が経過するとリセット状態に戻り、非反転出力端子Ｑからローレベルの信号を出力する。
【０００３】
尚、上記の関連技術として特許文献１乃至４が開示されている。
【特許文献１】特開平１０−２２５１０５号公報
【特許文献２】特開２０００−３２７４４号公報
【特許文献３】特開２０００−２８７４３９平号公報
【特許文献４】特開平１０−２１０７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしコンパレータ制御方式のＤＣ−ＤＣコンバータ１００では、入力電圧Ｖｉｎや平滑コンデンサＣ１００の等価直列抵抗ＥＳＲに依存して、出力電圧Ｖｏｕｔにリップル電圧が発生する。よって当該リップル電圧により、出力電圧Ｖｏｕｔの平均値と目標となる基準電圧Ｖｒとの間に誤差を生じるため問題である。また、電圧比較器ＣＯＭＰ１００にオフセット電圧や回路遅延時間が存在することによっても、出力電圧Ｖｏｕｔと基準電圧Ｖｒの間に誤差が生じるため問題である。
【０００５】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、入力電圧の変動や、電圧比較器のオフセット電圧および回路遅延時間などに起因する、基準電圧からの出力電圧の誤差を低減することができると共に、負荷急変に高速応答することが可能であるＤＣ−ＤＣコンバータ制御回路およびＤＣ−ＤＣコンバータの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明におけるＤＣ−ＤＣコンバータ制御回路では、入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、ＤＣ−ＤＣコンバータの出力電圧と第１基準電圧との差電圧の積分値を求める積分回路を備え、ＤＣ−ＤＣコンバータの出力と積分回路の出力との比較結果に応じてメインスイッチングトランジスタを制御することを特徴とする。
【０００７】
第１基準電圧はＤＣ−ＤＣコンバータの出力電圧の平均値の目標電圧値であり、予め定められる値である。積分回路は、ＤＣ−ＤＣコンバータの出力電圧と第１基準電圧との差電圧の積分値を求める。積分により、ＤＣ−ＤＣコンバータの出力電圧のリップル電圧が平均化される。そして、ＤＣ−ＤＣコンバータの出力電圧の平均値と第１基準電圧との誤差が取得される。
【０００８】
積分回路の出力とＤＣ−ＤＣコンバータの出力との比較結果に応じてスイッチングトランジスタが制御される、フィードバック制御が行われる。積分回路の出力がしきい値となり、ＤＣ−ＤＣコンバータの出力が積分回路の出力と交差することに応じて、スイッチングトランジスタのスイッチングが制御される。そして積分回路の出力は、ＤＣ−ＤＣコンバータの出力電圧の平均値と第１基準電圧との誤差に応じて調整される。よって、ＤＣ−ＤＣコンバータの出力電圧の平均値と第１基準電圧との誤差が補償され、両電圧値が一致するように、しきい値である積分回路の出力の制御が行われる。これにより、ＤＣ−ＤＣコンバータの出力電圧の平均値の、第１基準電圧に対する誤差を低減することが可能となる。
【発明の効果】
【０００９】
本発明のＤＣ−ＤＣコンバータの制御回路および制御方法によれば、入力電圧の変動や、電圧比較器のオフセット電圧および回路遅延時間などに起因する、基準電圧からの出力電圧の誤差を低減することができると共に、負荷急変に高速応答することが可能となる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を、図１乃至図３を用いて説明する。図１に、本特許によるコンパレータ制御方式のＤＣ−ＤＣコンバータ１を示す。図１は、本発明に係るＤＣ−ＤＣコンバータ１の回路図である。ＤＣ−ＤＣコンバータ１は、パワー部８、制御部９を備える。
【００１１】
パワー部８は、メインスイッチング素子であるトランジスタＦＥＴ１、同期整流スイッチ回路であるトランジスタＦＥＴ２、チョークコイルＬ１、平滑コンデンサＣ１、ダイオードＤ１を備える。図１に於いて、トランジスタＦＥＴ１の入力端子に入力電圧Ｖｉｎが接続され、トランジスタＦＥＴ１の出力端子にチョークコイルＬ１の入力端子が接続される。チョークコイルＬ１の出力端子はＤＣ−ＤＣコンバータ１の出力端子Ｖｏｕｔに接続される。またトランジスタＦＥＴ１の制御端子には制御部９の出力端子ＤＨが接続される。トランジスタＦＥＴ２の入力端子はグランドに接地され、出力端子はチョークコイルＬ１の入力端子に接続される。またトランジスタＦＥＴ２の制御端子には制御部９の出力端子ＤＬが接続される。またダイオードＤ１が、トランジスタＦＥＴ２に並列に接続される。チョークコイルＬ１の出力端子とグランドとの間には、平滑コンデンサＣ１が接続される。そしてパワー部８からは出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔは、制御部９の入力端子ＦＢ１に入力される。
【００１２】
制御部９は、積分回路１２、電圧比較器ＣＯＭＰ１、１ショットフリップフロップＦＦ１を備える。積分回路１２は、積分器１０と減衰器１１とを備える。積分器１０は、積分抵抗Ｒ３，積分コンデンサＣ２、演算増幅器ＡＭＰ１、ダイオードＤ２およびＤ３を備える。演算増幅器ＡＭＰ１の非反転入力端子には基準電圧Ｖｒが入力される。また演算増幅器ＡＭＰ１の反転入力端子には、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが積分抵抗Ｒ３を介して入力される。また演算増幅器ＡＭＰ１の出力端子と反転入力端子との間に積分コンデンサＣ２が接続される。また、演算増幅器ＡＭＰ１の出力端子から反転入力端子へ向かう方向を順方向とするダイオードＤ３が、積分コンデンサＣ２と並列に接続される。また、演算増幅器ＡＭＰ１の反転入力端子から出力端子へ向かう方向を順方向とするダイオードＤ２が、積分コンデンサＣ２と並列に接続される。また、積分器１０の時定数ＴＣがトランジスタＦＥＴ１のスイッチング周期より大きくなるように、積分抵抗Ｒ３の抵抗値および積分コンデンサＣ２の容量値が設定される。
【００１３】
減衰器１１は抵抗素子Ｒ４とＲ５を備える。抵抗素子Ｒ４の入力端子には基準電圧Ｖｒが入力され、抵抗素子Ｒ５の入力端子には演算増幅器ＡＭＰ１の出力電圧Ｖｘが入力される。抵抗素子Ｒ４とＲ５との出力端子は共通接続された上で、電圧比較器ＣＯＭＰ１の非反転入力端子に接続される。減衰器１１からは、調整基準電圧Ｖｒ’が出力される。
【００１４】
電圧比較器ＣＯＭＰ１の反転入力端子には制御部９の入力端子ＦＢ１が接続され、非反転入力端子には減衰器１１の出力端子が接続される。電圧比較器ＣＯＭＰ１の出力端子は、１ショットフリップフロップＦＦ１のセット入力端子Ｓに接続される。１ショットフリップフロップＦＦ１の非反転出力端子Ｑは制御部９の出力端子ＤＨに接続され、反転出力端子＊Ｑは制御部９の出力端子ＤＬに接続される。
【００１５】
まず比較として、一般的なコンパレータ制御方式のＤＣ−ＤＣコンバータ１００の動作に付いて図６および図７を用いて説明する。図６に示すＤＣ−ＤＣコンバータ１００の構成については、図１のＤＣコンバータ１から積分器１０および減衰器１１を取り除いた構成と同様であるため、詳細な説明はここでは省略する。
【００１６】
図６のＤＣ−ＤＣコンバータ１００の動作波形を、図７に示す。入力電圧Ｖｉｎが高く、ＶｉｎＨであるとき（期間Ｓ１）を説明する。図７の期間Ｓ１における時間ｔ１００において、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔが基準電圧Ｖｒよりも低くなると、電圧比較器ＣＯＭＰ１００はハイレベルを出力して１ショットフリップフロップＦＦ１００がセットされる。１ショットフリップフロップＦＦ１００がセットされると、トランジスタＦＥＴ１００が導通状態とされ、入力電圧ＶｉｎからチョークコイルＬ１００を介して負荷に電流が供給され、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔが上昇する。またトランジスタＦＥＴ２００は非導通状態とされる。
【００１７】
１ショットフリップフロップＦＦ１により定まる所定の期間Ｔｏｎ１が経過し、時間ｔ１０１になると、１ショットフリップフロップＦＦ１００はリセット状態に戻り、トランジスタＦＥＴ１００が非導通状態となるとともに、トランジスタＦＥＴ２００が導通状態となる。よって、チョークコイルＬ１００に蓄えられたエネルギはトランジスタＦＥＴ２００を介して負荷に供給されるが、チョークコイルＬ１００に流れる電流はエネルギーの放出に伴って徐々に減少し、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔも徐々に低下する。期間Ｔｏｆｆ１が経過した時間ｔ１０２において、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔが基準電圧Ｖｒよりも低い値となると、電圧比較器ＣＯＭＰ１００がハイレベルを出力して１ショットフリップフロップＦＦ１００は再びセット状態とされる。そして上記の期間Ｔｏｎ１とＴｏｆｆ１とを繰り返すことで、出力電圧Ｖｏｕｔにはリップルが発生する。
【００１８】
ここで平均出力電圧Ｖａｖｅと入力電圧Ｖｉｎとの関係について説明する。コンパレータ方式では、一般的にリップル電圧が発生する。このとき期間Ｓ１における、基準電圧Ｖｒを基準としたリップル電圧の振幅の最大値を、リップル電圧振幅値Ｖｒｉｐ１と定義する。そしてリップル電圧振幅値Ｖｒｉｐ１は、平滑コンデンサＣ１の等価直列抵抗ＥＳＲおよびチョークコイルＬ１００に流れる電流の時間的変化量である電流変化量ΔＩＬ１により下式で表される。
Ｖｒｉｐ１＝ΔＩＬ１×ＥＳＲ ・・・式（１）
【００１９】
ここで電流変化量ΔＩＬ１は、チョークコイルＬ１００のインダクタンスＬ、トランジスタＦＥＴ１のオン時間である期間Ｔｏｎ１を用いて下式で表される。
ΔＩＬ１＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ×Ｔｏｎ１ ・・・式（２）
式（１）（２）より、入力電圧Ｖｉｎに依存してチョークコイルＬ１００に流れる電流変化量ΔＩＬが変動することに応じて、リップル電圧の振幅が変わることが分かる。
【００２０】
そしてコンパレータの回路遅延時間などの誤差が無いものとすると、期間Ｓ１における平均出力電圧Ｖａｖｅ１は、下式で表される。
Ｖａｖｅ１＝Ｖｒ＋Ｖｒｉｐ１／２ ・・・式（３）
よって式（３）より、平均出力電圧Ｖａｖｅ１がリップル電圧振幅値Ｖｒｉｐ１に依存し、リップル電圧振幅値Ｖｒｉｐ１がΔＩＬを介して入力電圧Ｖｉｎに依存することが分かる。すなわち、平均出力電圧Ｖａｖｅ１が入力電圧Ｖｉｎに依存することが分かる。またスイッチング周期は周期Ｐ１００となる。
【００２１】
次に時間ｔ１１０において、入力電圧Ｖｉｎが低く、低位入力電圧ＶｉｎＬとされるとき（期間Ｓ２）を説明する。式（２）より、期間Ｓ２における電流量変化量ΔＩＬ２は、期間Ｓ１における電流変化量ΔＩＬ１に比して小さくされる。すると式（３）より、期間Ｓ２における平均出力電圧Ｖａｖｅ２はＶａｖｅ１に比して低下する。よって図７に示すように、ＤＣ−ＤＣコンバータ１００の出力電圧は、平均出力電圧Ｖａｖｅ１からＶａｖｅ２へ低下する。またスイッチング周期は、周期Ｐ１００からＰ２００へと短くなる。
【００２２】
すなわち、平均出力電圧Ｖａｖｅは、リップル電圧振幅値Ｖｒｉｐに依存することが分かる。そしてリップル電圧の振幅が小さい場合には平均出力電圧Ｖａｖｅが基準電圧Ｖｒに近い値となり、振幅が大きい場合には平均出力電圧Ｖａｖｅが基準電圧Ｖｒよりも大きい値とされる。
【００２３】
以上のように、コンパレータ制御方式のＤＣ−ＤＣコンバータ１００では、入力電圧Ｖｉｎや等価直列抵抗ＥＳＲの値に応じて、基準電圧Ｖｒと平均出力電圧Ｖａｖｅとの間に誤差を生じる。
【００２４】
また、電圧比較器ＣＯＭＰ１に回路遅延やオフセットが存在するような場合には、出力電圧Ｖｏｕｔの最低値は、しきい値電圧である基準電圧Ｖｒと一致しないこととなる。これにより、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの間に誤差が発生する。
【００２５】
本発明に係るＤＣ−ＤＣコンバータ１の動作について、図１乃至図３を用いて説明する。入力電圧Ｖｉｎが、高位入力電圧ＶｉｎＨから低位入力電圧ＶｉｎＬへ移行する場合における、ＤＣ−ＤＣコンバータ１の動作波形を図２に示す。
【００２６】
まず、期間Ｓ１の定常状態における動作を説明する。図１の回路に於いて、積分器１０の時定数ＴＣ（＝Ｒ３×Ｃ２）は、トランジスタＦＥＴ１のスイッチング周期よりも十分大きく設定されている。よって積分器１０は、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔと基準電圧Ｖｒとの差の積分値を計算し、出力電圧Ｖｘを出力する。減衰器１１では、後述するように出力電圧Ｖｘの減衰が行われる。そして減衰後の出力電圧Ｖｘと基準電圧Ｖｒとが加算され、調整基準電圧Ｖｒ’とされる。
【００２７】
電圧比較器ＣＯＭＰ１では、調整基準電圧Ｖｒ’が非反転入力端子に入力され、出力電圧Ｖｏｕｔが反転入力端子に入力される。よって図２に示すように、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが、調整基準電圧Ｖｒ’よりも小さくなることに応じて、電圧比較器ＣＯＭＰ１からはハイレベルの信号が出力される。すると１ショットフリップフロップＦＦ１は、期間Ｔｏｎ１の間セット状態とされ、このときトランジスタＦＥＴ１が導通状態、トランジスタＦＥＴ２が非導通状態とされるため、出力電圧Ｖｏｕｔが上昇する。また１ショットフリップフロップＦＦ１は、期間Ｔｏｆｆ１の間リセット状態とされ、出力電圧Ｖｏｕｔが下降する。そして期間Ｔｏｎ１とＴｏｆｆ１とが交互に繰り返される。
【００２８】
以上の動作より、制御部９では、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。よって期間Ｓ１における定常状態では、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するようにバランスしている。
【００２９】
次に図２の時間ｔ０において、入力電圧Ｖｉｎが、高位入力電圧ＶｉｎＨから低位入力電圧ＶｉｎＬへ移行する場合における、平均出力電圧Ｖａｖｅおよび調整基準電圧Ｖｒ’の過渡状態を説明する。入力電圧Ｖｉｎの移行に応じて、リップル電圧振幅値Ｖｒｉｐは、Ｖｒｉｐ１からＶｒｉｐ２へ低下する。すると式（３）より、平均出力電圧Ｖａｖｅは、Ｖｒ＋（Ｖｒｉｐ１）／２から、Ｖｒ＋（Ｖｒｉｐ２）／２へ低下するため、平均出力電圧Ｖａｖｅは基準電圧Ｖｒよりも低くなる。
【００３０】
このように平均出力電圧Ｖａｖｅが基準電圧Ｖｒよりも低くなるときは、積分器１０は、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの差の積分値に応じて出力電圧Ｖｘを上昇させる。これにより、図２の期間Ｓ２に示すように調整基準電圧Ｖｒ’を上昇させる。その結果、時間ｔ１において、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するように補償される。そして時間ｔ１以降の期間Ｓ３においては、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するようにバランスし、定常状態となる。
【００３１】
また入力電圧Ｖｉｎが、低位入力電圧ＶｉｎＬから高位入力電圧ＶｉｎＨへ移行する場合における、ＤＣ−ＤＣコンバータ１の動作波形を図３に示す。期間Ｓ１１の定常状態における動作を説明する。期間Ｓ１１では、前述の通り、制御部９では、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。よって期間Ｓ１１では、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するようにバランスしている。
【００３２】
次に図３の時間ｔ１０において、入力電圧Ｖｉｎが、低位入力電圧ＶｉｎＬから高位入力電圧ＶｉｎＨへ移行すると、リップル電圧振幅値Ｖｒｉｐは、Ｖｒｉｐ２からＶｒｉｐ１へ増加する。すると式（３）より、平均出力電圧Ｖａｖｅが上昇するため、平均出力電圧Ｖａｖｅは基準電圧Ｖｒよりも高くなる。このように平均出力電圧Ｖａｖｅが基準電圧Ｖｒよりも高くなるときは、積分器１０は、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの差の積分値に応じて調整基準電圧Ｖｒ’を低下させる（図３、期間Ｓ１２）。その結果、時間ｔ１１において、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するように補償される。そして時間ｔ１１以降の期間Ｓ１３においては、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するようにバランスし、定常状態となる。
【００３３】
なお、電圧比較器ＣＯＭＰ１に回路遅延やオフセットが存在するような場合においても、制御部９により平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するように補償される。よって回路遅延やオフセット等の影響を受けることなく、平均出力電圧Ｖａｖｅを基準電圧Ｖｒに一致させることができる。
【００３４】
またダイオードＤ２およびＤ３の作用について説明する。積分コンデンサＣ２に並列に接続されるダイオードＤ２及びＤ３は、演算増幅器ＡＭＰ１の出力電圧Ｖｘを一定値以内に抑えるためのクランプ回路として作用する。
【００３５】
ＤＣ−ＤＣコンバータ１の起動時や負荷短絡時などにおいては、出力電圧Ｖｏｕｔの値が基準電圧Ｖｒに比して非常に低い値へ遷移することに応じて、演算増幅器ＡＭＰ１の出力電圧Ｖｘは最大値となる。このとき出力電圧Ｖｘを電圧比較器ＣＯＭＰ１へ直接入力すると、積分器１０のゲインが高いため、ＤＣ−ＤＣコンバータ１のフィードバックの応答性が必要以上に高くなる。その結果、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとが等しくなるように調整基準電圧Ｖｒ’の値の制御を行う際に、両電圧が一致するまでに必要な収束時間が長くなるおそれがある。よってダイオードＤ３を備えることによって、出力電圧Ｖｘの値をダイオードＤ３のオフセット電圧でクランプすることができ、出力電圧Ｖｘを一定値以内に抑えることが可能となる。なおオフセット電圧には、例えば０．７（Ｖ）が用いられる。
【００３６】
同様に負荷の停止時などにおいては、出力電圧Ｖｏｕｔの値が基準電圧Ｖｒに比して高い値へ遷移することに応じて、演算増幅器ＡＭＰ１の出力電圧Ｖｘは最小値となる。この場合も同様にして、積分器１０のゲインが高いため、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとが等しくなるように調整基準電圧Ｖｒ’を調整する際に必要な収束時間が長くなるおそれがある。よってダイオードＤ２を備えることによって、出力電圧Ｖｘの値をダイオードＤ２のオフセット電圧でクランプすることができ、出力電圧Ｖｘを一定値以内に抑えることが可能となる。
【００３７】
これにより、ダイオードＤ２、Ｄ３を備えることで、ＤＣ−ＤＣコンバータ１の起動時や負荷短絡時などにおいて、出力電圧Ｖｏｕｔが極端に基準電圧Ｖｒから外れている状態での制御部９の誤動作を防止することができる。よって出力電圧Ｖｏｕｔの変動時において、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され両者が一致するまでの収束時間を短くすることができる。なお、出力電圧Ｖｏｕｔの低下に対する補償のみを行い、上昇に対する補償が不要である場合には、ダイオードＤ３のみを備え、ダイオードＤ２を不要とすることで、積分器１０の回路構成を簡略化することもできる。
【００３８】
また減衰器１１の作用について説明する。積分器１０にダイオードＤ２、Ｄ３をクランプ回路として備える場合においても、まだ積分器１０の出力のゲインが大きい場合がある。この場合、ＤＣ−ＤＣコンバータ１のフィードバックの応答性が必要以上に高くなる結果、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとを等しくするように調整基準電圧Ｖｒ’を調整する際の収束時間が長くなるおそれがある。そこで積分器１０の出力ゲインをさらに減衰させるために、減衰器１１が用いられる。
【００３９】
減衰器１１は、積分器１０によって得られる、出力電圧Ｖｏｕｔと基準電圧Ｖｒとの差の積分値を、基準電圧Ｖｒに加算することで調整基準電圧Ｖｒ’を得る。減衰器１１では下式（４）が成立する。
Ｖｒ’＝（Ｖｘ×Ｒ４＋Ｖｒ×Ｒ５）／（Ｒ４＋Ｒ５） ・・・式（４）
つまり、出力電圧ＶｘをＲ４／（Ｒ４＋Ｒ５）に分圧して減衰させると共に、基準電圧ＶｒをＲ５／（Ｒ４＋Ｒ５）に分圧して減衰させる。そして減衰後の出力電圧Ｖｘと基準電圧Ｖｒとを加算することで、調整基準電圧Ｖｒ’を得ている。
【００４０】
ここで出力電圧Ｖｘは、リップル電圧の振幅に応じて、調整基準電圧Ｖｒ’の値を調整する作用を有する。よって出力電圧Ｖｘの振幅は、出力電圧Ｖｏｕｔに発生するリップル電圧の最大リップル幅に対応できる値を確保できれば十分である。よってリップル電圧の最大リップル幅に応じて、出力電圧Ｖｘと基準電圧Ｖｒとの減衰比を定めればよい。
【００４１】
一般に、リップル電圧の振幅は、基準電圧Ｖｒよりも十分に小さいため、基準電圧Ｖｒに比して出力電圧Ｖｘの出力振幅をより多く減衰する必要がある。よって例えば積分器１０にダイオードＤ２、Ｄ３を備えない場合には、演算増幅器ＡＭＰ１の出力電圧Ｖｘの出力振幅を数十分の一に減衰すればよい。また例えば、積分器１０にダイオードＤ２、Ｄ３を備える場合には、出力電圧Ｖｘの出力振幅がダイオードによりある程度抑えられるため、出力電圧Ｖｘの出力振幅を十分の一程度に減衰すればよい。よって、出力電圧Ｖｘの出力振幅の減衰の度合いに応じて、抵抗素子Ｒ５の抵抗値が抵抗素子Ｒ４の十〜数十倍となるように設定される。
【００４２】
これにより、ダイオードＤ２、Ｄ３によるクランプ量が少ない場合においても、減衰器１１を用いることで、より出力電圧Ｖｘを狭い一定値以内に抑えることが可能となる。よって減衰器１１を備えることで、ＤＣ−ＤＣコンバータ１の起動時や負荷短絡時などにおいて、出力電圧Ｖｏｕｔが極端に基準電圧Ｖｒから外れている状態での制御部９の誤動作を防止することができる。
【００４３】
以上詳細に説明したとおり、本実施形態に係るＤＣ−ＤＣコンバータ１の制御部９によって、入力電圧Ｖｉｎや等価直列抵抗ＥＳＲの値に応じて、基準電圧Ｖｒと出力電圧Ｖｏｕｔとの間に発生する誤差を、低減することが可能となる。よって平均出力電圧Ｖａｖｅを、より基準電圧Ｖｒに近づけることが可能となるため、正確な出力電圧Ｖｏｕｔを得ることが可能となる。
【００４４】
また、電圧比較器ＣＯＭＰ１に回路遅延やオフセットが存在するような場合においても、制御部９により、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように補償することができる。これにより、より基準電圧Ｖｒに一致した平均出力電圧Ｖａｖｅを得ることが可能となる。
【００４５】
またダイオードＤ２及びＤ３や、減衰器１１によって、演算増幅器ＡＭＰ１の出力電圧Ｖｘの振幅を抑えることができる。これにより、出力電圧Ｖｏｕｔの変動時において、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、両者が一致するまでの収束時間を短くすることができる。
【００４６】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００４７】
図１に係る積分回路１２では減衰器１１を備えるとしたが、この形態に限られない。減衰器１１を備えず、演算増幅器ＡＭＰ１の出力電圧Ｖｘが電圧比較器ＣＯＭＰ１に入力される形態でもよい。この場合においても、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である出力電圧Ｖｘの値の制御が行われる。
【００４８】
また積分器１０はダイオードＤ２及びＤ３を備えるとしたが、この形態に限られない。減衰器１１で十分に出力電圧Ｖｘの振幅を抑えることができ、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとを等しくするように調整基準電圧Ｖｒ’を調整する際の収束時間が短くできる場合には、ダイオードＤ２、Ｄ３を省略することができ、回路簡略化を図ることができる。また、集積回路で積分コンデンサＣ２を接合容量で実現する場合には、積分コンデンサＣ２とダイオードＤ３とを一体のものとして作製することができる。これによっても回路簡略化を図ることができる。
【００４９】
また本発明では、同期整流方式のＤＣ−ＤＣコンバータ１について図１の回路を用いて説明したが、この形態に限られない。例えば図１においてトランジスタＦＥＴ２、出力端子ＤＬ、反転出力端子＊Ｑを備えないとする非同期整流方式のＤＣ−ＤＣコンバータであってもよい。この場合においても平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償されることは言うまでもない。
【００５０】
また本発明では、固定オン時間制御のＤＣ−ＤＣコンバータ１について図１の回路を用いて説明したが、この形態に限られない。例えば図４に示すように、固定周期ＰＷＭ制御のＤＣ−ＤＣコンバータ１ａにも本発明を適用することが可能である。制御部９ａは、フリップフロップＦＦ１ａ、発振器ＯＳＣ、電圧比較器ＣＯＭＰ１ａを備える。電圧比較器ＣＯＭＰ１ａの反転入力端子には調整基準電圧Ｖｒ’が入力され、非反転入力端子には出力電圧Ｖｏｕｔが入力される。フリップフロップＦＦ１ａのリセット端子Ｒには電圧比較器ＣＯＭＰ１ａの出力端子が接続され、セット入力端子Ｓには発振器ＯＳＣの出力端子が接続される。その他の構成は、図１の制御部９と同様であるため、ここでは詳細な説明を省略する。
【００５１】
発振器ＯＳＣは、所定周期ごとにフリップフロップＦＦ１ａをセット状態にする。よってトランジスタＦＥＴ１は、所定周期ごとに導通状態にされる。また電圧比較器ＣＯＭＰ１ａは、しきい値である調整基準電圧Ｖｒ’よりもＤＣ−ＤＣコンバータ１ａの出力電圧Ｖｏｕｔが大きくなることに応じて、トランジスタＦＥＴ１を非導通状態とする。これにより、固定周期ＰＷＭ制御のＤＣ−ＤＣコンバータ１ａにおいても、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。
【００５２】
また本発明では、固定オン時間制御のＤＣ−ＤＣコンバータ１について図１の回路を用いて説明したが、この形態に限られない。例えば図５に示すように、ＳＡＷ（鋸歯状波）発振器とＰＷＭ電圧比較器とにより制御されるＤＣ−ＤＣコンバータ１ｂにも本発明を適用することが可能である。制御部９ｂは、フリップフロップＦＦ１ｂ、ＳＡＷ発振器ＳＯ、直流増幅器ＡＭＰ２、ＰＷＭ電圧比較器ＣＯＭＰ２備える。直流増幅器ＡＭＰ２の非反転入力端子には調整基準電圧Ｖｒ’が入力され、反転入力端子には出力電圧Ｖｏｕｔが入力される。ここで直流増幅器ＡＭＰ２は、固定利得広帯域増幅器である。またＰＷＭ電圧比較器ＣＯＭＰ２の反転入力端子には直流増幅器ＡＭＰ２の出力端子が接続され、非反転入力端子にはＳＡＷ発振器ＳＯの出力端子が接続される。フリップフロップＦＦ１ａのリセット端子ＲにはＰＷＭ電圧比較器ＣＯＭＰ２の出力端子が接続され、セット入力端子ＳにはＳＡＷ発振器ＳＯの出力端子が接続される。その他の構成は、図１の制御部９と同様であるため、ここでは詳細な説明を省略する。
【００５３】
ＳＡＷ発振器ＳＯは、所定周期ごとにフリップフロップＦＦ１ｂをセット状態にすることで、トランジスタＦＥＴ１を所定周期ごとに導通状態にする。直流増幅器ＡＭＰ２は、調整基準電圧Ｖｒ’と出力電圧Ｖｏｕｔとの差電圧を、出力電圧Ｖｏｕｔの周波数特性に依存することなく増幅し、出力電圧Ｖｏ１を出力する。またＰＷＭ電圧比較器ＣＯＭＰ２では、直流増幅器ＡＭＰ２の出力電圧Ｖｏ１よりもＳＡＷ発振器ＳＯの出力電圧が大きくなることに応じて、フリップフロップＦＦ１ｂをリセット状態にし、トランジスタＦＥＴ１を非導通状態とする。よって、ＤＣ−ＤＣコンバータ１ｂの出力電圧Ｖｏｕｔが、調整基準電圧Ｖｒ’よりも小さくなることに応じて、トランジスタＦＥＴ１を非導通状態とされる。すなわち、出力電圧Ｖｏｕｔのピーク値が調整基準電圧Ｖｒ’によって制御される。
【００５４】
そして積分回路１２は、入力電圧Ｖｉｎの値が低い場合には平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの差の積分値に応じて調整基準電圧Ｖｒ’を低下させ、入力電圧Ｖｉｎの値が高い場合には平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの差の積分値に応じて調整基準電圧Ｖｒ’を上昇させる。以上の動作より、制御部９ｂでは、ＤＣ−ＤＣコンバータ１ｂの平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。これにより、基準電圧Ｖｒと出力電圧Ｖｏｕｔとの間に発生する、入力電圧Ｖｉｎに起因した誤差やＰＷＭ電圧比較器ＣＯＭＰ２に存在する回路遅延やオフセットに起因した誤差を低減することが可能となる。
【００５５】
また抵抗素子Ｒ４の入力端子に入力されるのは基準電圧Ｖｒに限られない。例えば接地電位であってもよく、この場合にも、出力電圧Ｖｘを減衰させることが可能となる。また例えば、基準電圧Ｖｒと異なる第２の基準電圧であってもよい。
【００５６】
また本発明では、降圧型のＤＣ−ＤＣコンバータ１について説明したが、この形態に限られない。トランジスタＦＥＴ２をメインスイッチングトランジスタとして用い、トランジスタＦＥＴ１を同期整流スイッチ回路として用いることにより、本発明を昇圧型のＤＣ−ＤＣコンバータに適用できることは言うまでもない。
【００５７】
なお、基準電圧Ｖｒは第１基準電圧の一例、積分抵抗Ｒ３は第１抵抗素子の一例、抵抗素子Ｒ４は第２抵抗素子の一例、抵抗素子Ｒ５は第３抵抗素子の一例、ダイオードＤ３は第１ダイオードの一例、ダイオードＤ２は第２ダイオードのそれぞれ一例である。
【００５８】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）
入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、
前記ＤＣ−ＤＣコンバータの出力電圧と前記第１基準電圧との差電圧の積分値を求める積分回路を備え、
前記ＤＣ−ＤＣコンバータの出力と前記積分回路の出力との比較結果に応じてメインスイッチングトランジスタを制御することを特徴とするＤＣ−ＤＣコンバータ制御回路。
（付記２）
前記積分回路は、
前記ＤＣ−ＤＣコンバータの出力電圧が反転入力端子に入力され、前記第１基準電圧が非反転入力端子に入力される演算増幅器と、
前記演算増幅器の出力端子と前記反転入力端子との接続経路上に備えられるキャパシタと、
一端に前記ＤＣ−ＤＣコンバータの出力電圧が入力され、他端が前記反転入力端子に接続される第１抵抗素子と
を備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータ制御回路。
（付記３）
前記キャパシタと前記第１抵抗素子とにより求まる時定数は、前記メインスイッチングトランジスタのスイッチング周期よりも大きくされることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記４）
前記演算増幅器の前記出力端子から前記反転入力端子へ向かう方向を順方向として、前記キャパシタと並列接続される第１ダイオードを備えることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記５）
前記演算増幅器の前記反転入力端子から前記出力端子へ向かう方向を順方向として、前記キャパシタと並列接続される第２ダイオードを備えることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記６）
前記積分回路は、
前記演算増幅器の出力電圧を減衰して前記制御部へ出力する減衰器を備えることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記７）
前記減衰器は、
入力端子に第２基準電圧が印加される第２抵抗素子と、
前記第２抵抗素子よりも大きい抵抗値を有し、入力端子に前記演算増幅器の出力電圧が印加され、出力端子が前記第２抵抗素子の出力端子と共通接続される第３抵抗素子と
を備えることを特徴とする付記６に記載のＤＣ−ＤＣコンバータ制御回路。
（付記８）
前記第２基準電圧は前記第１基準電圧と等しくされることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ制御回路。
（付記９）
反転入力端子に前記ＤＣ−ＤＣコンバータの出力が入力され、非反転入力端子に前記積分回路の出力が入力されるコンパレータを備え、
前記積分回路の出力よりも前記ＤＣ−ＤＣコンバータの出力が小さくなることに応じて前記メインスイッチングトランジスタを導通制御することを特徴とする付記１に記載のＤＣ−ＤＣコンバータ制御回路。
（付記１０）
反転入力端子に前記ＤＣ−ＤＣコンバータの出力が入力され、非反転入力端子に前記積分回路の出力が入力される第２演算増幅器と、
鋸歯状波発振器と、
反転入力端子に前記第２演算増幅器の出力が入力され、非反転入力端子に前記鋸歯状波発振器の出力が入力されるＰＷＭコンパレータとを備え、
前記積分回路の出力よりも前記ＤＣ−ＤＣコンバータの出力が大きくなることに応じて前記メインスイッチングトランジスタを非導通制御することを特徴とする付記１に記載のＤＣ−ＤＣコンバータ制御回路。
（付記１１）
入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、
前記ＤＣ−ＤＣコンバータの出力電圧と前記第１基準電圧との差電圧の積分値を求めるステップと、
前記ＤＣ−ＤＣコンバータの出力と前記積分値に応じた出力との比較結果に応じてメインスイッチングトランジスタを制御するステップと
を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法。
【図面の簡単な説明】
【００５９】
【図１】本発明に係るＤＣ−ＤＣコンバータ１の回路図
【図２】入力電圧Ｖｉｎが低くなる場合のＤＣ−ＤＣコンバータ１の動作波形
【図３】入力電圧Ｖｉｎが高くなる場合のＤＣ−ＤＣコンバータ１の動作波形
【図４】固定周期ＰＷＭ制御のＤＣ−ＤＣコンバータ１ａの回路図
【図５】ＳＡＷ発振器とＰＷＭ電圧比較器とを備えるＤＣ−ＤＣコンバータ１ｂの回路図
【図６】コンパレータ方式のＤＣ−ＤＣコンバータ１００
【図７】ＤＣ−ＤＣコンバータ１００の動作波形
【符号の説明】
【００６０】
１、１ａ ＤＣコンバータ
９、９ａ 制御部
１０ 積分器
１１ 減衰器
１２ 積分回路
ＡＭＰ１ 演算増幅器
Ｃ２ 積分コンデンサ
ＣＯＭＰ１ 電圧比較器
ＣＯＭＰ１ａ 電圧比較器
Ｄ１乃至Ｄ３ ダイオード
ＥＳＲ 等価直列抵抗
ＴＣ 時定数
Ｖａｖｅ 平均出力電圧
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｒ 基準電圧
Ｖｒ’ 調整基準電圧
Ｖｒｉｐ リップル電圧振幅値
Ｖｘ 出力電圧
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータの制御回路および制御方法に関し、特に基準電圧からの出力電圧の誤差を改善することが可能なＤＣ−ＤＣコンバータの制御回路および制御方法に関するものである。
【背景技術】
【０００２】
図６はコンパレータ方式のＤＣ−ＤＣコンバータ１００を示した図である。制御部１０９の電圧比較器ＣＯＭＰ１００はＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔを基準電圧Ｖｒと比較し、出力電圧Ｖｏｕｔが基準電圧Ｖｒよりも高いときはローレベルを出力し、出力電圧Ｖｏｕｔが基準電圧Ｖｒよりも低いときはハイレベルを出力する。１ショットフリップフロップＦＦ１００は、セット入力端子Ｓにハイレベルの信号が入力されると、セット状態になり、非反転出力端子Ｑからハイレベルの信号を出力する。そして一定時間が経過するとリセット状態に戻り、非反転出力端子Ｑからローレベルの信号を出力する。
【０００３】
尚、上記の関連技術として特許文献１乃至４が開示されている。
【特許文献１】特開平１０−２２５１０５号公報
【特許文献２】特開２０００−３２７４４号公報
【特許文献３】特開２０００−２８７４３９平号公報
【特許文献４】特開平１０−２１０７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしコンパレータ制御方式のＤＣ−ＤＣコンバータ１００では、入力電圧Ｖｉｎや平滑コンデンサＣ１００の等価直列抵抗ＥＳＲに依存して、出力電圧Ｖｏｕｔにリップル電圧が発生する。よって当該リップル電圧により、出力電圧Ｖｏｕｔの平均値と目標となる基準電圧Ｖｒとの間に誤差を生じるため問題である。また、電圧比較器ＣＯＭＰ１００にオフセット電圧や回路遅延時間が存在することによっても、出力電圧Ｖｏｕｔと基準電圧Ｖｒの間に誤差が生じるため問題である。
【０００５】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、入力電圧の変動や、電圧比較器のオフセット電圧および回路遅延時間などに起因する、基準電圧からの出力電圧の誤差を低減することができると共に、負荷急変に高速応答することが可能であるＤＣ−ＤＣコンバータ制御回路およびＤＣ−ＤＣコンバータの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明におけるＤＣ−ＤＣコンバータ制御回路では、入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、ＤＣ−ＤＣコンバータの出力電圧と第１基準電圧との差電圧の積分値を求める積分回路を備え、ＤＣ−ＤＣコンバータの出力と積分回路の出力との比較結果に応じてメインスイッチングトランジスタを制御することを特徴とする。
【０００７】
第１基準電圧はＤＣ−ＤＣコンバータの出力電圧の平均値の目標電圧値であり、予め定められる値である。積分回路は、ＤＣ−ＤＣコンバータの出力電圧と第１基準電圧との差電圧の積分値を求める。積分により、ＤＣ−ＤＣコンバータの出力電圧のリップル電圧が平均化される。そして、ＤＣ−ＤＣコンバータの出力電圧の平均値と第１基準電圧との誤差が取得される。
【０００８】
積分回路の出力とＤＣ−ＤＣコンバータの出力との比較結果に応じてスイッチングトランジスタが制御される、フィードバック制御が行われる。積分回路の出力がしきい値となり、ＤＣ−ＤＣコンバータの出力が積分回路の出力と交差することに応じて、スイッチングトランジスタのスイッチングが制御される。そして積分回路の出力は、ＤＣ−ＤＣコンバータの出力電圧の平均値と第１基準電圧との誤差に応じて調整される。よって、ＤＣ−ＤＣコンバータの出力電圧の平均値と第１基準電圧との誤差が補償され、両電圧値が一致するように、しきい値である積分回路の出力の制御が行われる。これにより、ＤＣ−ＤＣコンバータの出力電圧の平均値の、第１基準電圧に対する誤差を低減することが可能となる。
【発明の効果】
【０００９】
本発明のＤＣ−ＤＣコンバータの制御回路および制御方法によれば、入力電圧の変動や、電圧比較器のオフセット電圧および回路遅延時間などに起因する、基準電圧からの出力電圧の誤差を低減することができると共に、負荷急変に高速応答することが可能となる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を、図１乃至図３を用いて説明する。図１に、本特許によるコンパレータ制御方式のＤＣ−ＤＣコンバータ１を示す。図１は、本発明に係るＤＣ−ＤＣコンバータ１の回路図である。ＤＣ−ＤＣコンバータ１は、パワー部８、制御部９を備える。
【００１１】
パワー部８は、メインスイッチング素子であるトランジスタＦＥＴ１、同期整流スイッチ回路であるトランジスタＦＥＴ２、チョークコイルＬ１、平滑コンデンサＣ１、ダイオードＤ１を備える。図１に於いて、トランジスタＦＥＴ１の入力端子に入力電圧Ｖｉｎが接続され、トランジスタＦＥＴ１の出力端子にチョークコイルＬ１の入力端子が接続される。チョークコイルＬ１の出力端子はＤＣ−ＤＣコンバータ１の出力端子Ｖｏｕｔに接続される。またトランジスタＦＥＴ１の制御端子には制御部９の出力端子ＤＨが接続される。トランジスタＦＥＴ２の入力端子はグランドに接地され、出力端子はチョークコイルＬ１の入力端子に接続される。またトランジスタＦＥＴ２の制御端子には制御部９の出力端子ＤＬが接続される。またダイオードＤ１が、トランジスタＦＥＴ２に並列に接続される。チョークコイルＬ１の出力端子とグランドとの間には、平滑コンデンサＣ１が接続される。そしてパワー部８からは出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔは、制御部９の入力端子ＦＢ１に入力される。
【００１２】
制御部９は、積分回路１２、電圧比較器ＣＯＭＰ１、１ショットフリップフロップＦＦ１を備える。積分回路１２は、積分器１０と減衰器１１とを備える。積分器１０は、積分抵抗Ｒ３，積分コンデンサＣ２、演算増幅器ＡＭＰ１、ダイオードＤ２およびＤ３を備える。演算増幅器ＡＭＰ１の非反転入力端子には基準電圧Ｖｒが入力される。また演算増幅器ＡＭＰ１の反転入力端子には、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが積分抵抗Ｒ３を介して入力される。また演算増幅器ＡＭＰ１の出力端子と反転入力端子との間に積分コンデンサＣ２が接続される。また、演算増幅器ＡＭＰ１の出力端子から反転入力端子へ向かう方向を順方向とするダイオードＤ３が、積分コンデンサＣ２と並列に接続される。また、演算増幅器ＡＭＰ１の反転入力端子から出力端子へ向かう方向を順方向とするダイオードＤ２が、積分コンデンサＣ２と並列に接続される。また、積分器１０の時定数ＴＣがトランジスタＦＥＴ１のスイッチング周期より大きくなるように、積分抵抗Ｒ３の抵抗値および積分コンデンサＣ２の容量値が設定される。
【００１３】
減衰器１１は抵抗素子Ｒ４とＲ５を備える。抵抗素子Ｒ４の入力端子には基準電圧Ｖｒが入力され、抵抗素子Ｒ５の入力端子には演算増幅器ＡＭＰ１の出力電圧Ｖｘが入力される。抵抗素子Ｒ４とＲ５との出力端子は共通接続された上で、電圧比較器ＣＯＭＰ１の非反転入力端子に接続される。減衰器１１からは、調整基準電圧Ｖｒ’が出力される。
【００１４】
電圧比較器ＣＯＭＰ１の反転入力端子には制御部９の入力端子ＦＢ１が接続され、非反転入力端子には減衰器１１の出力端子が接続される。電圧比較器ＣＯＭＰ１の出力端子は、１ショットフリップフロップＦＦ１のセット入力端子Ｓに接続される。１ショットフリップフロップＦＦ１の非反転出力端子Ｑは制御部９の出力端子ＤＨに接続され、反転出力端子＊Ｑは制御部９の出力端子ＤＬに接続される。
【００１５】
まず比較として、一般的なコンパレータ制御方式のＤＣ−ＤＣコンバータ１００の動作に付いて図６および図７を用いて説明する。図６に示すＤＣ−ＤＣコンバータ１００の構成については、図１のＤＣコンバータ１から積分器１０および減衰器１１を取り除いた構成と同様であるため、詳細な説明はここでは省略する。
【００１６】
図６のＤＣ−ＤＣコンバータ１００の動作波形を、図７に示す。入力電圧Ｖｉｎが高く、ＶｉｎＨであるとき（期間Ｓ１）を説明する。図７の期間Ｓ１における時間ｔ１００において、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔが基準電圧Ｖｒよりも低くなると、電圧比較器ＣＯＭＰ１００はハイレベルを出力して１ショットフリップフロップＦＦ１００がセットされる。１ショットフリップフロップＦＦ１００がセットされると、トランジスタＦＥＴ１００が導通状態とされ、入力電圧ＶｉｎからチョークコイルＬ１００を介して負荷に電流が供給され、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔが上昇する。またトランジスタＦＥＴ２００は非導通状態とされる。
【００１７】
１ショットフリップフロップＦＦ１により定まる所定の期間Ｔｏｎ１が経過し、時間ｔ１０１になると、１ショットフリップフロップＦＦ１００はリセット状態に戻り、トランジスタＦＥＴ１００が非導通状態となるとともに、トランジスタＦＥＴ２００が導通状態となる。よって、チョークコイルＬ１００に蓄えられたエネルギはトランジスタＦＥＴ２００を介して負荷に供給されるが、チョークコイルＬ１００に流れる電流はエネルギーの放出に伴って徐々に減少し、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔも徐々に低下する。期間Ｔｏｆｆ１が経過した時間ｔ１０２において、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔが基準電圧Ｖｒよりも低い値となると、電圧比較器ＣＯＭＰ１００がハイレベルを出力して１ショットフリップフロップＦＦ１００は再びセット状態とされる。そして上記の期間Ｔｏｎ１とＴｏｆｆ１とを繰り返すことで、出力電圧Ｖｏｕｔにはリップルが発生する。
【００１８】
ここで平均出力電圧Ｖａｖｅと入力電圧Ｖｉｎとの関係について説明する。コンパレータ方式では、一般的にリップル電圧が発生する。このとき期間Ｓ１における、基準電圧Ｖｒを基準としたリップル電圧の振幅の最大値を、リップル電圧振幅値Ｖｒｉｐ１と定義する。そしてリップル電圧振幅値Ｖｒｉｐ１は、平滑コンデンサＣ１の等価直列抵抗ＥＳＲおよびチョークコイルＬ１００に流れる電流の時間的変化量である電流変化量ΔＩＬ１により下式で表される。
Ｖｒｉｐ１＝ΔＩＬ１×ＥＳＲ ・・・式（１）
【００１９】
ここで電流変化量ΔＩＬ１は、チョークコイルＬ１００のインダクタンスＬ、トランジスタＦＥＴ１のオン時間である期間Ｔｏｎ１を用いて下式で表される。
ΔＩＬ１＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ×Ｔｏｎ１ ・・・式（２）
式（１）（２）より、入力電圧Ｖｉｎに依存してチョークコイルＬ１００に流れる電流変化量ΔＩＬが変動することに応じて、リップル電圧の振幅が変わることが分かる。
【００２０】
そしてコンパレータの回路遅延時間などの誤差が無いものとすると、期間Ｓ１における平均出力電圧Ｖａｖｅ１は、下式で表される。
Ｖａｖｅ１＝Ｖｒ＋Ｖｒｉｐ１／２ ・・・式（３）
よって式（３）より、平均出力電圧Ｖａｖｅ１がリップル電圧振幅値Ｖｒｉｐ１に依存し、リップル電圧振幅値Ｖｒｉｐ１がΔＩＬを介して入力電圧Ｖｉｎに依存することが分かる。すなわち、平均出力電圧Ｖａｖｅ１が入力電圧Ｖｉｎに依存することが分かる。またスイッチング周期は周期Ｐ１００となる。
【００２１】
次に時間ｔ１１０において、入力電圧Ｖｉｎが低く、低位入力電圧ＶｉｎＬとされるとき（期間Ｓ２）を説明する。式（２）より、期間Ｓ２における電流量変化量ΔＩＬ２は、期間Ｓ１における電流変化量ΔＩＬ１に比して小さくされる。すると式（３）より、期間Ｓ２における平均出力電圧Ｖａｖｅ２はＶａｖｅ１に比して低下する。よって図７に示すように、ＤＣ−ＤＣコンバータ１００の出力電圧は、平均出力電圧Ｖａｖｅ１からＶａｖｅ２へ低下する。またスイッチング周期は、周期Ｐ１００からＰ２００へと短くなる。
【００２２】
すなわち、平均出力電圧Ｖａｖｅは、リップル電圧振幅値Ｖｒｉｐに依存することが分かる。そしてリップル電圧の振幅が小さい場合には平均出力電圧Ｖａｖｅが基準電圧Ｖｒに近い値となり、振幅が大きい場合には平均出力電圧Ｖａｖｅが基準電圧Ｖｒよりも大きい値とされる。
【００２３】
以上のように、コンパレータ制御方式のＤＣ−ＤＣコンバータ１００では、入力電圧Ｖｉｎや等価直列抵抗ＥＳＲの値に応じて、基準電圧Ｖｒと平均出力電圧Ｖａｖｅとの間に誤差を生じる。
【００２４】
また、電圧比較器ＣＯＭＰ１に回路遅延やオフセットが存在するような場合には、出力電圧Ｖｏｕｔの最低値は、しきい値電圧である基準電圧Ｖｒと一致しないこととなる。これにより、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの間に誤差が発生する。
【００２５】
本発明に係るＤＣ−ＤＣコンバータ１の動作について、図１乃至図３を用いて説明する。入力電圧Ｖｉｎが、高位入力電圧ＶｉｎＨから低位入力電圧ＶｉｎＬへ移行する場合における、ＤＣ−ＤＣコンバータ１の動作波形を図２に示す。
【００２６】
まず、期間Ｓ１の定常状態における動作を説明する。図１の回路に於いて、積分器１０の時定数ＴＣ（＝Ｒ３×Ｃ２）は、トランジスタＦＥＴ１のスイッチング周期よりも十分大きく設定されている。よって積分器１０は、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔと基準電圧Ｖｒとの差の積分値を計算し、出力電圧Ｖｘを出力する。減衰器１１では、後述するように出力電圧Ｖｘの減衰が行われる。そして減衰後の出力電圧Ｖｘと基準電圧Ｖｒとが加算され、調整基準電圧Ｖｒ’とされる。
【００２７】
電圧比較器ＣＯＭＰ１では、調整基準電圧Ｖｒ’が非反転入力端子に入力され、出力電圧Ｖｏｕｔが反転入力端子に入力される。よって図２に示すように、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが、調整基準電圧Ｖｒ’よりも小さくなることに応じて、電圧比較器ＣＯＭＰ１からはハイレベルの信号が出力される。すると１ショットフリップフロップＦＦ１は、期間Ｔｏｎ１の間セット状態とされ、このときトランジスタＦＥＴ１が導通状態、トランジスタＦＥＴ２が非導通状態とされるため、出力電圧Ｖｏｕｔが上昇する。また１ショットフリップフロップＦＦ１は、期間Ｔｏｆｆ１の間リセット状態とされ、出力電圧Ｖｏｕｔが下降する。そして期間Ｔｏｎ１とＴｏｆｆ１とが交互に繰り返される。
【００２８】
以上の動作より、制御部９では、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。よって期間Ｓ１における定常状態では、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するようにバランスしている。
【００２９】
次に図２の時間ｔ０において、入力電圧Ｖｉｎが、高位入力電圧ＶｉｎＨから低位入力電圧ＶｉｎＬへ移行する場合における、平均出力電圧Ｖａｖｅおよび調整基準電圧Ｖｒ’の過渡状態を説明する。入力電圧Ｖｉｎの移行に応じて、リップル電圧振幅値Ｖｒｉｐは、Ｖｒｉｐ１からＶｒｉｐ２へ低下する。すると式（３）より、平均出力電圧Ｖａｖｅは、Ｖｒ＋（Ｖｒｉｐ１）／２から、Ｖｒ＋（Ｖｒｉｐ２）／２へ低下するため、平均出力電圧Ｖａｖｅは基準電圧Ｖｒよりも低くなる。
【００３０】
このように平均出力電圧Ｖａｖｅが基準電圧Ｖｒよりも低くなるときは、積分器１０は、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの差の積分値に応じて出力電圧Ｖｘを上昇させる。これにより、図２の期間Ｓ２に示すように調整基準電圧Ｖｒ’を上昇させる。その結果、時間ｔ１において、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するように補償される。そして時間ｔ１以降の期間Ｓ３においては、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するようにバランスし、定常状態となる。
【００３１】
また入力電圧Ｖｉｎが、低位入力電圧ＶｉｎＬから高位入力電圧ＶｉｎＨへ移行する場合における、ＤＣ−ＤＣコンバータ１の動作波形を図３に示す。期間Ｓ１１の定常状態における動作を説明する。期間Ｓ１１では、前述の通り、制御部９では、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。よって期間Ｓ１１では、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するようにバランスしている。
【００３２】
次に図３の時間ｔ１０において、入力電圧Ｖｉｎが、低位入力電圧ＶｉｎＬから高位入力電圧ＶｉｎＨへ移行すると、リップル電圧振幅値Ｖｒｉｐは、Ｖｒｉｐ２からＶｒｉｐ１へ増加する。すると式（３）より、平均出力電圧Ｖａｖｅが上昇するため、平均出力電圧Ｖａｖｅは基準電圧Ｖｒよりも高くなる。このように平均出力電圧Ｖａｖｅが基準電圧Ｖｒよりも高くなるときは、積分器１０は、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの差の積分値に応じて調整基準電圧Ｖｒ’を低下させる（図３、期間Ｓ１２）。その結果、時間ｔ１１において、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するように補償される。そして時間ｔ１１以降の期間Ｓ１３においては、平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するようにバランスし、定常状態となる。
【００３３】
なお、電圧比較器ＣＯＭＰ１に回路遅延やオフセットが存在するような場合においても、制御部９により平均出力電圧Ｖａｖｅと基準電圧Ｖｒが合致するように補償される。よって回路遅延やオフセット等の影響を受けることなく、平均出力電圧Ｖａｖｅを基準電圧Ｖｒに一致させることができる。
【００３４】
またダイオードＤ２およびＤ３の作用について説明する。積分コンデンサＣ２に並列に接続されるダイオードＤ２及びＤ３は、演算増幅器ＡＭＰ１の出力電圧Ｖｘを一定値以内に抑えるためのクランプ回路として作用する。
【００３５】
ＤＣ−ＤＣコンバータ１の起動時や負荷短絡時などにおいては、出力電圧Ｖｏｕｔの値が基準電圧Ｖｒに比して非常に低い値へ遷移することに応じて、演算増幅器ＡＭＰ１の出力電圧Ｖｘは最大値となる。このとき出力電圧Ｖｘを電圧比較器ＣＯＭＰ１へ直接入力すると、積分器１０のゲインが高いため、ＤＣ−ＤＣコンバータ１のフィードバックの応答性が必要以上に高くなる。その結果、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとが等しくなるように調整基準電圧Ｖｒ’の値の制御を行う際に、両電圧が一致するまでに必要な収束時間が長くなるおそれがある。よってダイオードＤ３を備えることによって、出力電圧Ｖｘの値をダイオードＤ３のオフセット電圧でクランプすることができ、出力電圧Ｖｘを一定値以内に抑えることが可能となる。なおオフセット電圧には、例えば０．７（Ｖ）が用いられる。
【００３６】
同様に負荷の停止時などにおいては、出力電圧Ｖｏｕｔの値が基準電圧Ｖｒに比して高い値へ遷移することに応じて、演算増幅器ＡＭＰ１の出力電圧Ｖｘは最小値となる。この場合も同様にして、積分器１０のゲインが高いため、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとが等しくなるように調整基準電圧Ｖｒ’を調整する際に必要な収束時間が長くなるおそれがある。よってダイオードＤ２を備えることによって、出力電圧Ｖｘの値をダイオードＤ２のオフセット電圧でクランプすることができ、出力電圧Ｖｘを一定値以内に抑えることが可能となる。
【００３７】
これにより、ダイオードＤ２、Ｄ３を備えることで、ＤＣ−ＤＣコンバータ１の起動時や負荷短絡時などにおいて、出力電圧Ｖｏｕｔが極端に基準電圧Ｖｒから外れている状態での制御部９の誤動作を防止することができる。よって出力電圧Ｖｏｕｔの変動時において、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され両者が一致するまでの収束時間を短くすることができる。なお、出力電圧Ｖｏｕｔの低下に対する補償のみを行い、上昇に対する補償が不要である場合には、ダイオードＤ３のみを備え、ダイオードＤ２を不要とすることで、積分器１０の回路構成を簡略化することもできる。
【００３８】
また減衰器１１の作用について説明する。積分器１０にダイオードＤ２、Ｄ３をクランプ回路として備える場合においても、まだ積分器１０の出力のゲインが大きい場合がある。この場合、ＤＣ−ＤＣコンバータ１のフィードバックの応答性が必要以上に高くなる結果、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとを等しくするように調整基準電圧Ｖｒ’を調整する際の収束時間が長くなるおそれがある。そこで積分器１０の出力ゲインをさらに減衰させるために、減衰器１１が用いられる。
【００３９】
減衰器１１は、積分器１０によって得られる、出力電圧Ｖｏｕｔと基準電圧Ｖｒとの差の積分値を、基準電圧Ｖｒに加算することで調整基準電圧Ｖｒ’を得る。減衰器１１では下式（４）が成立する。
Ｖｒ’＝（Ｖｘ×Ｒ４＋Ｖｒ×Ｒ５）／（Ｒ４＋Ｒ５） ・・・式（４）
つまり、出力電圧ＶｘをＲ４／（Ｒ４＋Ｒ５）に分圧して減衰させると共に、基準電圧ＶｒをＲ５／（Ｒ４＋Ｒ５）に分圧して減衰させる。そして減衰後の出力電圧Ｖｘと基準電圧Ｖｒとを加算することで、調整基準電圧Ｖｒ’を得ている。
【００４０】
ここで出力電圧Ｖｘは、リップル電圧の振幅に応じて、調整基準電圧Ｖｒ’の値を調整する作用を有する。よって出力電圧Ｖｘの振幅は、出力電圧Ｖｏｕｔに発生するリップル電圧の最大リップル幅に対応できる値を確保できれば十分である。よってリップル電圧の最大リップル幅に応じて、出力電圧Ｖｘと基準電圧Ｖｒとの減衰比を定めればよい。
【００４１】
一般に、リップル電圧の振幅は、基準電圧Ｖｒよりも十分に小さいため、基準電圧Ｖｒに比して出力電圧Ｖｘの出力振幅をより多く減衰する必要がある。よって例えば積分器１０にダイオードＤ２、Ｄ３を備えない場合には、演算増幅器ＡＭＰ１の出力電圧Ｖｘの出力振幅を数十分の一に減衰すればよい。また例えば、積分器１０にダイオードＤ２、Ｄ３を備える場合には、出力電圧Ｖｘの出力振幅がダイオードによりある程度抑えられるため、出力電圧Ｖｘの出力振幅を十分の一程度に減衰すればよい。よって、出力電圧Ｖｘの出力振幅の減衰の度合いに応じて、抵抗素子Ｒ５の抵抗値が抵抗素子Ｒ４の十〜数十倍となるように設定される。
【００４２】
これにより、ダイオードＤ２、Ｄ３によるクランプ量が少ない場合においても、減衰器１１を用いることで、より出力電圧Ｖｘを狭い一定値以内に抑えることが可能となる。よって減衰器１１を備えることで、ＤＣ−ＤＣコンバータ１の起動時や負荷短絡時などにおいて、出力電圧Ｖｏｕｔが極端に基準電圧Ｖｒから外れている状態での制御部９の誤動作を防止することができる。
【００４３】
以上詳細に説明したとおり、本実施形態に係るＤＣ−ＤＣコンバータ１の制御部９によって、入力電圧Ｖｉｎや等価直列抵抗ＥＳＲの値に応じて、基準電圧Ｖｒと出力電圧Ｖｏｕｔとの間に発生する誤差を、低減することが可能となる。よって平均出力電圧Ｖａｖｅを、より基準電圧Ｖｒに近づけることが可能となるため、正確な出力電圧Ｖｏｕｔを得ることが可能となる。
【００４４】
また、電圧比較器ＣＯＭＰ１に回路遅延やオフセットが存在するような場合においても、制御部９により、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように補償することができる。これにより、より基準電圧Ｖｒに一致した平均出力電圧Ｖａｖｅを得ることが可能となる。
【００４５】
またダイオードＤ２及びＤ３や、減衰器１１によって、演算増幅器ＡＭＰ１の出力電圧Ｖｘの振幅を抑えることができる。これにより、出力電圧Ｖｏｕｔの変動時において、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、両者が一致するまでの収束時間を短くすることができる。
【００４６】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００４７】
図１に係る積分回路１２では減衰器１１を備えるとしたが、この形態に限られない。減衰器１１を備えず、演算増幅器ＡＭＰ１の出力電圧Ｖｘが電圧比較器ＣＯＭＰ１に入力される形態でもよい。この場合においても、ＤＣ−ＤＣコンバータ１の平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である出力電圧Ｖｘの値の制御が行われる。
【００４８】
また積分器１０はダイオードＤ２及びＤ３を備えるとしたが、この形態に限られない。減衰器１１で十分に出力電圧Ｖｘの振幅を抑えることができ、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとを等しくするように調整基準電圧Ｖｒ’を調整する際の収束時間が短くできる場合には、ダイオードＤ２、Ｄ３を省略することができ、回路簡略化を図ることができる。また、集積回路で積分コンデンサＣ２を接合容量で実現する場合には、積分コンデンサＣ２とダイオードＤ３とを一体のものとして作製することができる。これによっても回路簡略化を図ることができる。
【００４９】
また本発明では、同期整流方式のＤＣ−ＤＣコンバータ１について図１の回路を用いて説明したが、この形態に限られない。例えば図１においてトランジスタＦＥＴ２、出力端子ＤＬ、反転出力端子＊Ｑを備えないとする非同期整流方式のＤＣ−ＤＣコンバータであってもよい。この場合においても平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償されることは言うまでもない。
【００５０】
また本発明では、固定オン時間制御のＤＣ−ＤＣコンバータ１について図１の回路を用いて説明したが、この形態に限られない。例えば図４に示すように、固定周期ＰＷＭ制御のＤＣ−ＤＣコンバータ１ａにも本発明を適用することが可能である。制御部９ａは、フリップフロップＦＦ１ａ、発振器ＯＳＣ、電圧比較器ＣＯＭＰ１ａを備える。電圧比較器ＣＯＭＰ１ａの反転入力端子には調整基準電圧Ｖｒ’が入力され、非反転入力端子には出力電圧Ｖｏｕｔが入力される。フリップフロップＦＦ１ａのリセット端子Ｒには電圧比較器ＣＯＭＰ１ａの出力端子が接続され、セット入力端子Ｓには発振器ＯＳＣの出力端子が接続される。その他の構成は、図１の制御部９と同様であるため、ここでは詳細な説明を省略する。
【００５１】
発振器ＯＳＣは、所定周期ごとにフリップフロップＦＦ１ａをセット状態にする。よってトランジスタＦＥＴ１は、所定周期ごとに導通状態にされる。また電圧比較器ＣＯＭＰ１ａは、しきい値である調整基準電圧Ｖｒ’よりもＤＣ−ＤＣコンバータ１ａの出力電圧Ｖｏｕｔが大きくなることに応じて、トランジスタＦＥＴ１を非導通状態とする。これにより、固定周期ＰＷＭ制御のＤＣ−ＤＣコンバータ１ａにおいても、平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。
【００５２】
また本発明では、固定オン時間制御のＤＣ−ＤＣコンバータ１について図１の回路を用いて説明したが、この形態に限られない。例えば図５に示すように、ＳＡＷ（鋸歯状波）発振器とＰＷＭ電圧比較器とにより制御されるＤＣ−ＤＣコンバータ１ｂにも本発明を適用することが可能である。制御部９ｂは、フリップフロップＦＦ１ｂ、ＳＡＷ発振器ＳＯ、直流増幅器ＡＭＰ２、ＰＷＭ電圧比較器ＣＯＭＰ２備える。直流増幅器ＡＭＰ２の非反転入力端子には調整基準電圧Ｖｒ’が入力され、反転入力端子には出力電圧Ｖｏｕｔが入力される。ここで直流増幅器ＡＭＰ２は、固定利得広帯域増幅器である。またＰＷＭ電圧比較器ＣＯＭＰ２の反転入力端子には直流増幅器ＡＭＰ２の出力端子が接続され、非反転入力端子にはＳＡＷ発振器ＳＯの出力端子が接続される。フリップフロップＦＦ１ａのリセット端子ＲにはＰＷＭ電圧比較器ＣＯＭＰ２の出力端子が接続され、セット入力端子ＳにはＳＡＷ発振器ＳＯの出力端子が接続される。その他の構成は、図１の制御部９と同様であるため、ここでは詳細な説明を省略する。
【００５３】
ＳＡＷ発振器ＳＯは、所定周期ごとにフリップフロップＦＦ１ｂをセット状態にすることで、トランジスタＦＥＴ１を所定周期ごとに導通状態にする。直流増幅器ＡＭＰ２は、調整基準電圧Ｖｒ’と出力電圧Ｖｏｕｔとの差電圧を、出力電圧Ｖｏｕｔの周波数特性に依存することなく増幅し、出力電圧Ｖｏ１を出力する。またＰＷＭ電圧比較器ＣＯＭＰ２では、直流増幅器ＡＭＰ２の出力電圧Ｖｏ１よりもＳＡＷ発振器ＳＯの出力電圧が大きくなることに応じて、フリップフロップＦＦ１ｂをリセット状態にし、トランジスタＦＥＴ１を非導通状態とする。よって、ＤＣ−ＤＣコンバータ１ｂの出力電圧Ｖｏｕｔが、調整基準電圧Ｖｒ’よりも小さくなることに応じて、トランジスタＦＥＴ１を非導通状態とされる。すなわち、出力電圧Ｖｏｕｔのピーク値が調整基準電圧Ｖｒ’によって制御される。
【００５４】
そして積分回路１２は、入力電圧Ｖｉｎの値が低い場合には平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの差の積分値に応じて調整基準電圧Ｖｒ’を低下させ、入力電圧Ｖｉｎの値が高い場合には平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの差の積分値に応じて調整基準電圧Ｖｒ’を上昇させる。以上の動作より、制御部９ｂでは、ＤＣ−ＤＣコンバータ１ｂの平均出力電圧Ｖａｖｅと基準電圧Ｖｒとの誤差が補償され、平均出力電圧Ｖａｖｅが基準電圧Ｖｒに一致するように、しきい値電圧である調整基準電圧Ｖｒ’の値の制御が行われる。これにより、基準電圧Ｖｒと出力電圧Ｖｏｕｔとの間に発生する、入力電圧Ｖｉｎに起因した誤差やＰＷＭ電圧比較器ＣＯＭＰ２に存在する回路遅延やオフセットに起因した誤差を低減することが可能となる。
【００５５】
また抵抗素子Ｒ４の入力端子に入力されるのは基準電圧Ｖｒに限られない。例えば接地電位であってもよく、この場合にも、出力電圧Ｖｘを減衰させることが可能となる。また例えば、基準電圧Ｖｒと異なる第２の基準電圧であってもよい。
【００５６】
また本発明では、降圧型のＤＣ−ＤＣコンバータ１について説明したが、この形態に限られない。トランジスタＦＥＴ２をメインスイッチングトランジスタとして用い、トランジスタＦＥＴ１を同期整流スイッチ回路として用いることにより、本発明を昇圧型のＤＣ−ＤＣコンバータに適用できることは言うまでもない。
【００５７】
なお、基準電圧Ｖｒは第１基準電圧の一例、積分抵抗Ｒ３は第１抵抗素子の一例、抵抗素子Ｒ４は第２抵抗素子の一例、抵抗素子Ｒ５は第３抵抗素子の一例、ダイオードＤ３は第１ダイオードの一例、ダイオードＤ２は第２ダイオードのそれぞれ一例である。
【００５８】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）
入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、
前記ＤＣ−ＤＣコンバータの出力電圧と前記第１基準電圧との差電圧の積分値を求める積分回路を備え、
前記ＤＣ−ＤＣコンバータの出力と前記積分回路の出力との比較結果に応じてメインスイッチングトランジスタを制御することを特徴とするＤＣ−ＤＣコンバータ制御回路。
（付記２）
前記積分回路は、
前記ＤＣ−ＤＣコンバータの出力電圧が反転入力端子に入力され、前記第１基準電圧が非反転入力端子に入力される演算増幅器と、
前記演算増幅器の出力端子と前記反転入力端子との接続経路上に備えられるキャパシタと、
一端に前記ＤＣ−ＤＣコンバータの出力電圧が入力され、他端が前記反転入力端子に接続される第１抵抗素子と
を備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータ制御回路。
（付記３）
前記キャパシタと前記第１抵抗素子とにより求まる時定数は、前記メインスイッチングトランジスタのスイッチング周期よりも大きくされることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記４）
前記演算増幅器の前記出力端子から前記反転入力端子へ向かう方向を順方向として、前記キャパシタと並列接続される第１ダイオードを備えることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記５）
前記演算増幅器の前記反転入力端子から前記出力端子へ向かう方向を順方向として、前記キャパシタと並列接続される第２ダイオードを備えることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記６）
前記積分回路は、
前記演算増幅器の出力電圧を減衰して前記制御部へ出力する減衰器を備えることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記７）
前記減衰器は、
入力端子に第２基準電圧が印加される第２抵抗素子と、
前記第２抵抗素子よりも大きい抵抗値を有し、入力端子に前記演算増幅器の出力電圧が印加され、出力端子が前記第２抵抗素子の出力端子と共通接続される第３抵抗素子と
を備えることを特徴とする付記６に記載のＤＣ−ＤＣコンバータ制御回路。
（付記８）
前記第２基準電圧は前記第１基準電圧と等しくされることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ制御回路。
（付記９）
反転入力端子に前記ＤＣ−ＤＣコンバータの出力が入力され、非反転入力端子に前記積分回路の出力が入力されるコンパレータを備え、
前記積分回路の出力よりも前記ＤＣ−ＤＣコンバータの出力が小さくなることに応じて前記メインスイッチングトランジスタを導通制御することを特徴とする付記１に記載のＤＣ−ＤＣコンバータ制御回路。
（付記１０）
反転入力端子に前記ＤＣ−ＤＣコンバータの出力が入力され、非反転入力端子に前記積分回路の出力が入力される第２演算増幅器と、
鋸歯状波発振器と、
反転入力端子に前記第２演算増幅器の出力が入力され、非反転入力端子に前記鋸歯状波発振器の出力が入力されるＰＷＭコンパレータとを備え、
前記積分回路の出力よりも前記ＤＣ−ＤＣコンバータの出力が大きくなることに応じて前記メインスイッチングトランジスタを非導通制御することを特徴とする付記１に記載のＤＣ−ＤＣコンバータ制御回路。
（付記１１）
入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、
前記ＤＣ−ＤＣコンバータの出力電圧と前記第１基準電圧との差電圧の積分値を求めるステップと、
前記ＤＣ−ＤＣコンバータの出力と前記積分値に応じた出力との比較結果に応じてメインスイッチングトランジスタを制御するステップと
を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法。
【図面の簡単な説明】
【００５９】
【図１】本発明に係るＤＣ−ＤＣコンバータ１の回路図
【図２】入力電圧Ｖｉｎが低くなる場合のＤＣ−ＤＣコンバータ１の動作波形
【図３】入力電圧Ｖｉｎが高くなる場合のＤＣ−ＤＣコンバータ１の動作波形
【図４】固定周期ＰＷＭ制御のＤＣ−ＤＣコンバータ１ａの回路図
【図５】ＳＡＷ発振器とＰＷＭ電圧比較器とを備えるＤＣ−ＤＣコンバータ１ｂの回路図
【図６】コンパレータ方式のＤＣ−ＤＣコンバータ１００
【図７】ＤＣ−ＤＣコンバータ１００の動作波形
【符号の説明】
【００６０】
１、１ａ ＤＣコンバータ
９、９ａ 制御部
１０ 積分器
１１ 減衰器
１２ 積分回路
ＡＭＰ１ 演算増幅器
Ｃ２ 積分コンデンサ
ＣＯＭＰ１ 電圧比較器
ＣＯＭＰ１ａ 電圧比較器
Ｄ１乃至Ｄ３ ダイオード
ＥＳＲ 等価直列抵抗
ＴＣ 時定数
Ｖａｖｅ 平均出力電圧
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｒ 基準電圧
Ｖｒ’ 調整基準電圧
Ｖｒｉｐ リップル電圧振幅値
Ｖｘ 出力電圧
【特許請求の範囲】
【請求項１】
入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、
前記ＤＣ−ＤＣコンバータの出力電圧と前記第１基準電圧との差電圧の積分値を求める積分回路を備え、
前記ＤＣ−ＤＣコンバータの出力と前記積分回路の出力との比較結果に応じてメインスイッチングトランジスタを制御することを特徴とするＤＣ−ＤＣコンバータ制御回路。
【請求項２】
前記積分回路は、
前記ＤＣ−ＤＣコンバータの出力電圧が反転入力端子に入力され、前記第１基準電圧が非反転入力端子に入力される演算増幅器と、
前記演算増幅器の出力端子と前記反転入力端子との接続経路上に備えられるキャパシタと、
一端に前記ＤＣ−ＤＣコンバータの出力電圧が入力され、他端が前記反転入力端子に接続される第１抵抗素子と
を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項３】
前記キャパシタと前記第１抵抗素子とにより求まる時定数は、前記メインスイッチングトランジスタのスイッチング周期よりも大きくされることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項４】
前記演算増幅器の前記出力端子から前記反転入力端子へ向かう方向を順方向として、前記キャパシタと並列接続される第１ダイオードを備えることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項５】
前記演算増幅器の前記反転入力端子から前記出力端子へ向かう方向を順方向として、前記キャパシタと並列接続される第２ダイオードを備えることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項６】
前記積分回路は、
前記演算増幅器の出力電圧を減衰して前記制御部へ出力する減衰器を備えることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項７】
前記減衰器は、
入力端子に第２基準電圧が印加される第２抵抗素子と、
前記第２抵抗素子よりも大きい抵抗値を有し、入力端子に前記演算増幅器の出力電圧が印加され、出力端子が前記第２抵抗素子の出力端子と共通接続される第３抵抗素子と
を備えることを特徴とする請求項６に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項８】
前記第２基準電圧は前記第１基準電圧と等しくされることを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項９】
反転入力端子に前記ＤＣ−ＤＣコンバータの出力が入力され、非反転入力端子に前記積分回路の出力が入力されるコンパレータを備え、
前記積分回路の出力よりも前記ＤＣ−ＤＣコンバータの出力が小さくなることに応じて前記メインスイッチングトランジスタを導通制御することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項１０】
入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、
前記ＤＣ−ＤＣコンバータの出力電圧と前記第１基準電圧との差電圧の積分値を求めるステップと、
前記ＤＣ−ＤＣコンバータの出力と前記積分値に応じた出力との比較結果に応じてメインスイッチングトランジスタを制御するステップと
を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法。
【請求項１】
入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、
前記ＤＣ−ＤＣコンバータの出力電圧と前記第１基準電圧との差電圧の積分値を求める積分回路を備え、
前記ＤＣ−ＤＣコンバータの出力と前記積分回路の出力との比較結果に応じてメインスイッチングトランジスタを制御することを特徴とするＤＣ−ＤＣコンバータ制御回路。
【請求項２】
前記積分回路は、
前記ＤＣ−ＤＣコンバータの出力電圧が反転入力端子に入力され、前記第１基準電圧が非反転入力端子に入力される演算増幅器と、
前記演算増幅器の出力端子と前記反転入力端子との接続経路上に備えられるキャパシタと、
一端に前記ＤＣ−ＤＣコンバータの出力電圧が入力され、他端が前記反転入力端子に接続される第１抵抗素子と
を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項３】
前記キャパシタと前記第１抵抗素子とにより求まる時定数は、前記メインスイッチングトランジスタのスイッチング周期よりも大きくされることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項４】
前記演算増幅器の前記出力端子から前記反転入力端子へ向かう方向を順方向として、前記キャパシタと並列接続される第１ダイオードを備えることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項５】
前記演算増幅器の前記反転入力端子から前記出力端子へ向かう方向を順方向として、前記キャパシタと並列接続される第２ダイオードを備えることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項６】
前記積分回路は、
前記演算増幅器の出力電圧を減衰して前記制御部へ出力する減衰器を備えることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項７】
前記減衰器は、
入力端子に第２基準電圧が印加される第２抵抗素子と、
前記第２抵抗素子よりも大きい抵抗値を有し、入力端子に前記演算増幅器の出力電圧が印加され、出力端子が前記第２抵抗素子の出力端子と共通接続される第３抵抗素子と
を備えることを特徴とする請求項６に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項８】
前記第２基準電圧は前記第１基準電圧と等しくされることを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項９】
反転入力端子に前記ＤＣ−ＤＣコンバータの出力が入力され、非反転入力端子に前記積分回路の出力が入力されるコンパレータを備え、
前記積分回路の出力よりも前記ＤＣ−ＤＣコンバータの出力が小さくなることに応じて前記メインスイッチングトランジスタを導通制御することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項１０】
入力電圧から第１基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、
前記ＤＣ−ＤＣコンバータの出力電圧と前記第１基準電圧との差電圧の積分値を求めるステップと、
前記ＤＣ−ＤＣコンバータの出力と前記積分値に応じた出力との比較結果に応じてメインスイッチングトランジスタを制御するステップと
を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−１１６８２３（Ｐ２００７−１１６８２３Ａ）
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願番号】特願２００５−３０５７４８（Ｐ２００５−３０５７４８）
【出願日】平成１７年１０月２０日（２００５．１０．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願日】平成１７年１０月２０日（２００５．１０．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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