ＤＣ／ＤＣコンバータ
【課題】フィードフォワード制御方式のＤＣ／ＤＣコンバータにおいて、従来よりも電力変換効率を向上させる。
【解決手段】ＤＣ／ＤＣコンバータ１において、制御回路２０は、負荷電流Ｉｌｏａｄおよび入力直流電圧Ｖｉｎに基づいてインダクタ電流ＩＬの上限値を決定し、検出したインダクタ電流ＩＬがこの上限値を超えないようにスイッチング素子ｎ＿ｄｒのオン時間およびオフ時間の少なくとも一方を変化させる。
【解決手段】ＤＣ／ＤＣコンバータ１において、制御回路２０は、負荷電流Ｉｌｏａｄおよび入力直流電圧Ｖｉｎに基づいてインダクタ電流ＩＬの上限値を決定し、検出したインダクタ電流ＩＬがこの上限値を超えないようにスイッチング素子ｎ＿ｄｒのオン時間およびオフ時間の少なくとも一方を変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、直流電圧を別の直流電圧に変換するスイッチング方式のＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
スイッチング方式のＤＣ／ＤＣコンバータの制御方式のうちで、最も一般的に用いられているのがフィードバック方式のＰＷＭ（Pulse Width Modulation）制御である。フィードバック機能を活用することで入力電圧の値に応じて自動的にスイッチング素子のオン時間とオフ時間の比を決定し、正確に出力電圧を期待値に一致させることができる。
【０００３】
しかしながら、フィードバック制御では、ゲインの高いアンプを用いる必要があるので発振の可能性が出てくる。発振の条件は出力負荷電流や出力負荷容量などによって変化するので、使用状況に応じて注意深く発振防止回路を付加する必要がある。発振防止に不慣れなユーザにとって非常に使い難い。
【０００４】
他の問題点として、フィードバックによって出力電圧を設定するため、オン時間とオフ時間の比が最適値になるまでに時間を要するという点がある。このため、入力電圧や出力電圧が変動したとき安定状態になるまでに時間がかかる。
【０００５】
反応性の向上のため、フィードバックを用いないフィードフォワード方式によるＰＦＭ（Pulse Frequency Modulation）制御も広く使われている。たとえば、特開２００５−２１８１６６号公報（特許文献１）に記載されたＤＣ／ＤＣコンバータでは、出力電圧が所定の目標電圧を超えている間は、スイッチング素子は駆動されない。出力電圧が目標電圧よりも低くなるとスイッチング素子がオン状態になる。スイッチング素子がオン状態の間にインダクタにエネルギーが蓄積される。やがて、インダクタを流れる電流が上限値を超えると、所定時間スイッチング素子がオフ状態になる。
【０００６】
フィードフォワード方式の問題点は、軽負荷の場合にリップル電圧が大きくなり、電力変換効率が低下する点にある。この問題に対処するため、上記の特許文献に記載されたＤＣ／ＤＣコンバータでは、スイッチング素子のスイッチング周期に反比例してインダクタ電流の上限値を変化させる。
【０００７】
上記の文献と同様の目的でインダクタ電流の上限値を変化させる技術が他の文献にも開示されている。たとえば、特開２００５−２１８１６７号公報（特許文献２）に記載されたＤＣ／ＤＣコンバータでは、負荷系統の数を増大させるときインダクタ電流の上限値を高くし、負荷系統の数を減少させるときインダクタ電流の上限値を低くする。Ｈ．Ｍ．Ｃｈｅｎ等によって開示されたＤＣ／ＤＣコンバータでは、出力電圧の変動に応じてインダクタ電流の上限値を変化させる（非特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２１８１６６号公報
【特許文献２】特開２００５−２１８１６７号公報
【非特許文献】
【０００９】
【非特許文献１】H.M.Chen，D.D.Jiang and R.C.Chang，“A Monolithic Boost Converter with an Adaptable Current-Limited PFM Scheme"，2006 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)，December 2006，pp.662-665
【非特許文献２】H.M.Chen，R.C.Chang and P.S.Lei，“An Exact, High-Efficiency PFM DC-DC Boost Converter with Dynamic Stored Energy”，Proceedings of the 15th IEEE International Conference on Electronics, Circuits and Systems (ICECS)，Aug.-Sept. 2008，pp.622-625
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記の先行技術では、スイッチング周波数、負荷系統の数、または出力電圧の変動に応じてインダクタ電流の上限値を調整することによって、電力変換効率の低下を防止している。しかしながら、これらの先行技術によっても電力変換効率は十分に向上されたとは言い難い。本願の発明者は、従来よりもさらに電力変換効率を向上させることが可能な制御回路の構成を検討し、この発明を完成した。
【００１１】
この発明の目的は、フィードフォワード制御方式のＤＣ／ＤＣコンバータにおいて、従来よりも電力変換効率を向上させることである。
【課題を解決するための手段】
【００１２】
この発明の実施の一形態によるＤＣ／ＤＣコンバータは、変換回路と、インダクタ電流検出部と、負荷電流検出部と、制御回路とを備える。変換回路は、インダクタおよびこのインダクタと接続されたスイッチング素子を含み、スイッチング素子のオン・オフに応じてインダクタを流れるインダクタ電流を変化させることによって、入力直流電圧をスイッチング素子のオン時間およびオフ時間に応じた大きさの出力直流電圧に変換して負荷に供給する。インダクタ電流検出部は、スイッチング素子がオン状態のときに、インダクタ電流を検出する。負荷電流検出部は、変換回路から負荷に流れる負荷電流を検出する。制御回路は、負荷電流および入力直流電圧に基づいてインダクタ電流の上限値を決定し、検出したインダクタ電流がこの上限値を超えないようにスイッチング素子のオン時間およびオフ時間の少なくとも一方を変化させる。
【発明の効果】
【００１３】
上記の実施の形態によれば、負荷電流および入力直流電圧に基づいて決定された上限値を超えないようにインダクタ電流が制御されるので、従来よりも電力変換効率を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】この発明のＤＣ／ＤＣコンバータ１が適用されるシステムの全体構成を示すブロック図である。
【図２】この発明の実施の形態１によるＤＣ／ＤＣコンバータ１の構成を示す回路図である。
【図３】図２の変形例として同期整流方式によるＤＣ／ＤＣコンバータ２の構成を示す回路図である。
【図４】図２、図３のインダクタ１１を流れるインダクタ電流ＩＬの波形図である。
【図５】図２、図３の変換回路１０の動作をさらに詳しく解析するための等価回路図である。
【図６】図２の第１、第２のモニタ電圧生成部４０，５０の具体的構成を示す回路図である。
【図７】図２のインダクタ電流検出部６０および負荷電流検出部７０の構成を示す回路図である。
【図８】図２のパルス発生器３０の構成の一例を示すブロック図である。
【図９】図８に示す構成のパルス発生器３０を備えたＤＣ／ＤＣコンバータ１の動作を説明するためのタイミング図である。
【図１０】図８のワンショットパルス発生器３３，３４の構成の一例を示す回路図である。
【図１１】図１０の遅延回路８１の構成の一例を示す回路図である。
【図１２】図１０の各部の電圧波形を示したタイミング図である。
【図１３】図２のＤＣ／ＤＣコンバータ１の比較例としてのＤＣ／ＤＣコンバータ９０１の構成を示す回路図である。
【図１４】図１３のＤＣ／ＤＣコンバータ９０１の各部の波形図である。
【図１５】図８のパルス発生器３０の変形例としてのパルス発生器３０Ａの構成を示す回路図である。
【図１６】図１５に示す構成のパルス発生器３０Ａを備えたＤＣ／ＤＣコンバータ１の動作を説明するためのタイミング図である。
【図１７】この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部１００の構成を示す回路図である。
【図１８】図１７のモニタ電圧生成部１００の各部の電圧波形を示す図である。
【図１９】この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部５０Ａの構成を示す回路図である。
【図２０】この発明の実施の形態３によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部５０Ｂの構成を示す回路図である。
【図２１】図２０のＯＴＡ１２０の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１６】
＜実施の形態１＞
［システムの全体構成］
図１は、この発明のＤＣ／ＤＣコンバータ１が適用されるシステムの全体構成を示すブロック図である。
【００１７】
近年、電気シェーバ、電動歯ブラシ、ＭＰ３（MPEG Audio Layer-3）プレーヤなど、電池駆動の製品が増加している。そのような携帯機器は、軽く小さいことが要求される。したがって、電池１本で駆動できることが望ましい。図１には、そのような電池駆動のシステムの構成例が示される。
【００１８】
図１に示すシステムは、電池９と、電池９で駆動されるモータ２０１および発光ダイオード（ＬＥＤ：Light Emitting Diode）２０２と、マイクロコンピュータチップ（半導体装置）２００とを含む。電池９が乾電池の場合、電池９の公称出力電圧は１．５Ｖであり、電池９がニッケル水素二次電池の場合、電池９の公称出力電圧は１．２Ｖである。
【００１９】
マイクロコンピュータチップ２００には、モータ２０１やＬＥＤ２０２を制御するためのコントローラ２０６や、不揮発性メモリ２０４およびアナログ回路２０３などが搭載されている。不揮発性メモリ２０４およびアナログ回路２０３を駆動するためには３Ｖ電源が必要であるので、マイクロコンピュータチップ２００には、さらに、電池電圧を３Ｖに昇圧するためのＤＣ／ＤＣコンバータ１が設けられている。
【００２０】
ＤＣ／ＤＣコンバータ１は、外付けのインダクタ１１と、マイクロコンピュータチップ２００に内蔵された回路部分１Ａとを含む。ＤＣ／ＤＣコンバータ１の出力電圧は、ＬＤＯ（Low Drop-Out）レギュレータ２０５によって安定化されてコントローラ２０６に供給される。モータ２０１は、ＤＣ／ＤＣコンバータ１の入力ノード１５に接続され、ＬＥＤ２０２は、ＤＣ／ＤＣコンバータ１の出力ノード１６に接続される。
【００２１】
モータ２０１を駆動した場合、大きな電流が流れるため、電池９の出力電圧が急激に降下する。ＬＥＤ２０２を駆動した場合、ＤＣ−ＤＣコンバータ１の出力負荷電流が大きく増大し、出力電圧が急激に降下する。ＤＣ／ＤＣコンバータ１は、このような入出力条件の変化に対して、出力電圧を一定に保持する機構を備えている。
【００２２】
［ＤＣ／ＤＣコンバータ１の構成］
図２は、この発明の実施の形態１によるＤＣ／ＤＣコンバータ１の構成を示す回路図である。ＤＣ／ＤＣコンバータ１は、入力ノード１５に入力された直流電圧Ｖｉｎ（たとえば１Ｖ〜２Ｖ）を昇圧し、昇圧された電圧Ｖｏｕｔ（たとえば３Ｖ）を出力ノード１６から出力する昇圧コンバータである。
【００２３】
図２に示すように、ＤＣ／ＤＣコンバータ１は、変換回路（昇圧チョッパ）１０と、制御回路２０と、出力ノード１６の電圧Ｖｏｕｔを抵抗素子２１Ａ，２１Ｂで分圧する分圧回路２１と、インダクタ１１を流れるインダクタ電流ＩＬを検出するインダクタ電流検出部６０と、負荷電流Ｉｌｏａｄを検出する負荷電流検出部７０とを含む。入力ノード１５には電池などの直流電源９が接続される。出力ノード１６は、パワースイッチとしてのＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタｐｐｓを介して負荷（負荷電流Ｉｌｏａｄ）に接続される。制御回路２０を駆動するための電源電圧は、出力ノード１６（以下、「電源ノードＶＤＤ」とも称する）から供給される。
【００２４】
［変換回路１０の構成および動作］
変換回路１０は、インダクタ１１と、ダイオード１２と、スイッチング素子としてのＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタｎ＿ｄｒと、コンデンサ１３とを含む。インダクタ１１およびダイオード１２は、入力ノード１５と出力ノード１６との間にこの順で直列に接続される。ＮＭＯＳトランジスタｎ＿ｄｒは、インダクタ１１およびダイオード１２の接続ノード１４と、接地ノードＧＮＤとの間に設けられる。ＮＭＯＳトランジスタｎ＿ｄｒのゲートには、制御回路２０からクロック信号（制御信号とも称する）ｃｌｋが入力される。ＮＭＯＳトランジスタｎ＿ｄｒは、クロック信号ｃｌｋの論理レベルに応じてオン状態およびオフ状態に切替わる。コンデンサ１３は、出力ノード１６と接地ノードＧＮＤとの間に接続される。
【００２５】
出力電圧Ｖｏｕｔを入力電圧Ｖｉｎより高くするには、インダクタ１１の電流を出力ノード１６に供給する一方で、出力ノード１６からインダクタ１１への逆流を防止する必要がある。その整流方式に、ダイオード整流と同期整流の２方式がある。図１にはダイオード整流方式の構成例が示されている。ダイオード１２は、接続ノード１４から出力ノード１６の方向が順方向となるように接続され、これによって電流の逆流が防止される。
【００２６】
図３は、図２の変形例として同期整流方式によるＤＣ／ＤＣコンバータ２の構成を示す回路図である。図３のＤＣ／ＤＣコンバータ２では、図１のダイオード１２に代えて、同期整流用のＰＭＯＳトランジスタｐ＿ｓｗが設けられている。同期整流を用いることによって損失をさらに減らすことができる。
【００２７】
図２、図３のＤＣ／ＤＣコンバータ１の昇圧動作は次のようになる。クロック信号ｃｌｋがハイレベル（Ｈレベル）のとき、ＮＭＯＳトランジスタｎ＿ｄｒはオンとなり、インダクタ１１に電流を蓄積する。図２のダイオード整流方式の場合、この蓄積された電流は、次のクロック信号ｃｌｋがロウレベル（Ｌレベル）となるオフ期間にダイオード１２を通して出力ノード１６に供給される。ＮＭＯＳトランジスタｎ＿ｄｒのオン・オフが繰返されることによって、入力直流電圧Ｖｉｎを昇圧した電圧が負荷に供給される。
【００２８】
図３の同期整流方式の場合には、ＮＭＯＳトランジスタｎ＿ｄｒのオフ期間にＰＭＯＳトランジスタｐ＿ｓｗをオンさせることになる。ＮＭＯＳトランジスタｎ＿ｄｒがオフする前にＰＭＯＳトランジスタｐ＿ｓｗがオンするオーバラップ期間があると、大きな貫通電流が流れる。そこで、ＮＭＯＳトランジスタｎ＿ｄｒのオン期間とＰＭＯＳトランジスタｐ＿ｓｗのオン期間が重ならないようノン・オーバラップ回路２２で制御する。
【００２９】
図４は、図２、図３のインダクタ１１を流れるインダクタ電流ＩＬの波形図である。図２、図３および図４を参照して、オン時間をＴｏｎとし、オフ時間をＴｏｆｆとし、インダクタ１１のインダクタンスをＬとすれば、ＮＭＯＳトランジスタｎ＿ｄｒがオンの期間にインダクタ１１に流れる電流の増加分ΔＩｏｎは、
ΔIon＝Vin・Ton／L …(1)
と表わされる。ＮＭＯＳトランジスタｎ＿ｄｒがオフの期間にインダクタ１１に流れる電流の減少分ΔＩｏｆｆは、
ΔIoff＝(Vout−Vin)・Toff／L …(2)
と表わされる。ただし、上記の式（１）、（２）において、同期素子（ダイオード１２またはＰＭＯＳトランジスタｐ＿ｓｗ）の順方向電圧降下および寄生抵抗による電圧降下を無視した。定常状態では、オン期間に増加したインダクタ電流△Ｉｏｎはオフ期間の減少分△Ｉｏｆｆと相殺する。すなわち、△Ｉｏｎ＝△Ｉｏｆｆとなるので、オン時間とオフ時間の比（以下、「Ｔｏｎ／Ｔｏｆｆ比」と称する）は、
Ton／Toff＝Vout／Vin −1 …(3)
の比率で安定する。インダクタ電流ＩＬの平均値Ｉａｖは、平均出力電流Ｉｏｕｔを用いて、
Iav＝(Ton／Toff ＋１)・Iout …(4)
で与えられる。
【００３０】
［インダクタ電流ＩＬの上限値ＩＬｍａｘの決定方法］
次に、この発明の特徴であるインダクタ電流ＩＬの上限値ＩＬｍａｘの決定方法について説明する。
【００３１】
図５は、図２、図３の変換回路１０の動作をさらに詳しく解析するための等価回路図である。図５を参照して、図２、図３のＮＭＯＳトランジスタｎ＿ｄｒのオン抵抗をＲｎとし、寄生抵抗をＲｎｍとする。インダクタ１１の寄生抵抗をＲｉとし、インダクタ１１の両端の電位差をＶＬとする。同期素子（ダイオード１２またはＰＭＯＳトランジスタｐ＿ｓｗ）の寄生抵抗をＲｄｍとし、順方向降下電圧をＶｄとする。ＰＭＯＳトランジスタｐｐｓのオン抵抗をＲｐとする。実質的な出力電圧（ノード１４の電圧）をＶＭとすると、実効的なＴｏｎ／Ｔｏｆｆ比（(Ton/Toff)effと記載する）は、
(Ton／Toff)eff＝VM/VL −1 …(5)
で定義される。
【００３２】
図４に示すように、インダクタ１１に流れるインダクタ電流ＩＬは、ＮＭＯＳトランジスタｎ＿ｄｒがオン状態のとき徐々に増加し、オン状態からオフ状態に切替わる瞬間に最大値ＩＬｍａｘになる。このときのインダクタ１１の両端の電位差ＶＬは、
VL＝Vin−ILmax・(Ri＋Rn＋Rnm) …(6)
で与えられ、出力電圧ＶＭは、
VM＝Vout＋Vd＋ILmax・(Rdm＋Rp） …(7)
で与えられる。電力変換効率ηは、
η＝(Vout/Vin)／(VM/VL)
＝(Vout/Vin)／[(Ton／Toff)eff＋１] …(8)
と表わされる。
【００３３】
上式（６）〜（８）から、ＩＬｍａｘを低く設定すれば電力変換効率ηが向上することがわかる。しかし、ＩＬｍａｘを低く設定しすぎると負荷電流Ｉｌｏａｄを供給できなくなる。ＩＬｍａｘには最適値があり、その最適値は、ＩＬｍａｘ、入力電力Ｖｉｎ、負荷電流Ｉｌｏａｄ、および出力電圧Ｖｏｕｔが、
ILmax・Vin＝Iload・Vout …(9)
の関係を満足するときである。この場合、η＝１となるので、上式（８）、（９）から、ＩＬｍａｘは、
ILmax＝Iload・(Vout／Vin)
＝Iload・［(Ton／Toff)eff＋１］＝Iload・VM／VL …(10)
と表わされる。式（６）および（７）を式（１０）に代入することによって、近似的に、
ILmax＝Iload・(Vout＋Vd)／Vin ∝Ioad／Vin …(11)
が得られる。
【００３４】
式（１１）に示すように、順方向降下電圧Ｖｄおよび出力電圧Ｖｏｕｔは固定値と考えてよいので、電力変換効率ηを向上させるためには、ＩＬｍａｘをＩｌｏａｄ／Ｖｉｎに比例するように設定すればよい。したがって、図２、図３の制御回路２０，２０Ａは、Ｉｌｏａｄ／Ｖｉｎの値に比例するようにインダクタ電流のＩＬの上限値（すなわち、ＩＬｍａｘ）を決定する。
【００３５】
［制御回路２０の構成および動作］
上述のように、図２の制御回路２０は、負荷電流検出部７０によって検出された負荷電流Ｉｌｏａｄと入力直流電圧Ｖｉｎとに基づいて、Ｉｌｏａｄ／Ｖｉｎの値に比例するようにインダクタ電流のＩＬの上限値を決定する。そして、制御回路２０は、インダクタ電流検出部６０によって検出されたインダクタ電流ＩＬが上記の上限値を超えないように、ＮＭＯＳトランジスタｎ＿ｄｒのオン時間およびオフ時間の少なくとも一方を変化させる。これによって、電力変換効率ηを従来よりも向上させることができる。
【００３６】
以下、制御回路２０の構成および動作をさらに詳しく説明する。なお、図３の制御回路２０Ａはノン・オーバラップ回路２２をさらに含む点を除いて制御回路２０と同じであるので、以下では制御回路２０を代表として説明する。
【００３７】
（制御回路２０の概略構成）
まず、図２を参照して、制御回路２０の概略的な構成について説明する。制御回路２０は、第１および第２のモニタ電圧生成部４０，５０と、比較器ＣＭＰ１，ＣＭＰ２と、パルス発生器（制御信号生成部）３０とを含む。
【００３８】
モニタ電圧生成部４０は、負荷電流検出部７０によって検出された負荷電流Ｉｌｏａｄおよび入力直流電圧Ｖｉｎに基づいて上記の上限値に対応するモニタ電圧Ｖｍ１を生成する。モニタ電圧生成部５０は、インダクタ電流検出部６０によって検出されたインダクタ電流ＩＬに基づいてモニタ電圧Ｖｍ２を生成する。
【００３９】
比較器ＣＭＰ１は、分圧回路２１の出力電圧Ｖｏｕｔ２（分圧電圧Ｖｏｕｔ２とも称する）と参照電圧Ｖｒｅｆとを比較する。分圧回路２１を構成する抵抗素子２１Ａ，２１Ｂの抵抗値をそれぞれＲ１，Ｒ２とすると、分圧電圧Ｖｏｕｔ２は、
Vout2＝Vout×R1／(R1＋R2) …(12)
で与えられる。比較器ＣＭＰ１は、分圧電圧Ｖｏｕｔ２が参照電圧Ｖｒｅｆを超えているときにＬレベルとなる信号を出力する。
【００４０】
比較器ＣＭＰ２は、モニタ電圧Ｖｍ１とモニタ電圧Ｖｍ２とを比較する。比較器ＣＭＰ２は、モニタ電圧Ｖｍ２がモニタ電圧Ｖｍ１を超えているときＬレベルとなる信号を出力する。
【００４１】
パルス発生器３０は、ＮＭＯＳトランジスタｎ＿ｄｒのゲートを駆動するためのクロック信号ｃｌｋを生成する。パルス発生器３０は、比較器ＣＭＰ１，ＣＭＰ２の少なくとも一方の出力信号がＬレベルのとき、クロック信号ｃｌｋの論理レベルをＬレベルに固定することによってＮＭＯＳトランジスタｎ＿ｄｒをオフ状態にする。以下、上記の各構成要素について詳しく説明する。
【００４２】
（モニタ電圧生成部４０，５０の構成および動作）
図６は、図２の第１、第２のモニタ電圧生成部４０，５０の具体的構成を示す回路図である。
【００４３】
図６を参照して、第１のモニタ電圧生成部４０は、ＰＭＯＳトランジスタ４１と、ＮＭＯＳトランジスタｎ１と、抵抗素子４２Ａ，４２Ｂによって入力直流電圧Ｖｉｎを分圧する分圧回路４２と、差動増幅器ＡＭＰ１とを含む。
【００４４】
ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタｎ１はこの順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。ＰＭＯＳトランジスタ４１は、負荷電流検出部７０に設けられたＰＭＯＳトランジスタとともにカレントミラーを構成する。これにより、ＰＭＯＳトランジスタ４１には、負荷電流Ｉｌｏａｄに比例した電流ｋ１・Ｉｌｏａｄが流れる。
【００４５】
差動増幅器ＡＭＰ１は、分圧回路４２によって入力直流電圧Ｖｉｎが分圧された電圧ｋ２・Ｖｉｎ（ｋ２は分圧比）と、ＮＭＯＳトランジスタｎ１のドレイン・ソース間にかかる電圧との差電圧を増幅する。差動増幅器ＡＭＰ１の出力電圧は、ＮＭＯＳトランジスタｎ１のゲートに入力されるとともに、モニタ電圧Ｖｍ１として比較器ＣＭＰ２の非反転入力端子に入力される。具体的には図６に示すように、差動増幅器ＡＭＰ１の非反転入力端子は、分圧回路４２を構成する抵抗素子４２Ａ，４２Ｂの接続ノードに接続され、差動増幅器ＡＭＰ１の反転入力端子は、トランジスタ４１，ｎ１の接続ノード４３に接続される。差動増幅器ＡＭＰ１の出力端子はＮＭＯＳトランジスタｎ１のゲートに接続されるとともに、比較器ＣＭＰ２の非反転入力端子に接続される。
【００４６】
分圧回路４２の分圧比ｋ２は、ＮＭＯＳトランジスタｎ１が線型領域（非飽和領域またはオーミック領域とも呼ばれる）で動作するように設定される。この場合、ＮＭＯＳトランジスタｎ１のゲート電圧ＶＧおよび閾値電圧Ｖｔｈを用いて、ＮＭＯＳトランジスタｎ１のオン抵抗Ｒｏｎ（ｎ１）は、
Ron(n1)＝1／[β・(VG−Vth)]＝Vin／[k・Iload] …(13)
で与えられる。上式（１３）において、βはトランスコンダクタンスであり、ｋは、ｋ１／ｋ２に等しい。式（１３）からゲート電圧ＶＧは、
VG＝k・Iload／（β・Vin) ＋Vth …(14)
と表わされる。上式（１４）で与えられるゲート電圧ＶＧがモニタ電圧Ｖｍ１に相当し、比較器ＣＭＰ２の非反転入力端子に入力される。
【００４７】
第２のモニタ電圧生成部５０は、ＰＭＯＳトランジスタ５１と、抵抗素子５３（抵抗値Ｒｍａｘ）と、定電流源５２とを含む。ＰＭＯＳトランジスタ５１および抵抗素子５３はこの順で電源ノードＶＤＤと接地ノードＧＮＤとの間に接続される。ＰＭＯＳトランジスタ５１は、インダクタ電流検出部６０に設けられたＰＭＯＳトランジスタとともにカレントミラーを構成する。これにより、ＰＭＯＳトランジスタ５１には、インダクタ電流ＩＬに比例した電流ｋ３・ＩＬが流れる（ｋ３は所定の比例定数であり、たとえば、ｋ３＝１／１０００である）。
【００４８】
定電流源５２は、ＰＭＯＳトランジスタ５１と抵抗素子５３との接続ノード５４に所定の定電流Ｉｃｓを注入する。したがって、抵抗素子５３には、電流ｋ３・ＩＬと定電流Ｉｃｓとを加算した加算電流が流れるので、接続ノード５４の電圧（抵抗素子５３の両端の電位差）Ｖｍ２は、この加算電流に比例し、
Vm2＝(k3・IL＋Ics)・Rmax …(15)
で表わされる。接続ノード５４の電圧は、比較器ＣＭＰ２の反転入力端子にモニタ電圧Ｖｍ２として入力される。
【００４９】
比較器ＣＭＰ２により、式（１４）の電圧ＶＧ（＝Ｖｍ１）と、式（１５）の電圧Ｖｍ２とが比較されるので、
Ics・Rmax＝Vth …(16)
となるようＩｃｓを設定すれば、インダクタ電流ＩＬの上限値ＩＬｍａｘについて、
ILmax∝Iload／Vin …(17)
とすることができる。
【００５０】
（インダクタ電流検出部６０および負荷電流検出部７０の構成および動作）
図７は、図２のインダクタ電流検出部６０および負荷電流検出部７０の構成を示す回路図である。まず、インダクタ電流検出部６０の構成および動作について説明する。
【００５１】
インダクタ電流検出部６０は、ＰＭＯＳトランジスタ６１，６２と、ＮＭＯＳトランジスタ６３，６４，ｎｍｏｎとを含む。ＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６３，ｎｍｏｎは、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で直列に接続される。ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６４は、電源ノードＶＤＤと接続ノード１４との間にこの順で直列に接続される。
【００５２】
ＰＭＯＳトランジスタ６１のゲートは、自身のドレインに接続されるとともに、ＰＭＯＳトランジスタ６２のゲートおよびモニタ電圧生成部５０を構成するＰＭＯＳトランジスタ５１のゲートに接続される。これによって、ＰＭＯＳトランジスタ６１，６２，５１はカレントミラーを構成し、各トランジスタ６１，６２，５１には等しい大きさの電流Ｉｂが流れる。さらに、ＮＭＯＳトランジスタ６３のゲートがＮＭＯＳトランジスタ６４のゲートおよびドレインに接続される。このとき、ＮＭＯＳトランジスタ６３，６４には等しい大きさの電流Ｉｂが流れるので、ＮＭＯＳトランジスタ６３のソース電位は、ＮＭＯＳトランジスタ６４のソース電位（接続ノード１４の電位）に等しくなる。すなわち、ＮＭＯＳトランジスタｎ＿ｄｒのドレイン電圧とＮＭＯＳトランジスタｎｍｏｎのドレイン電圧とが等しくなる。
【００５３】
ＮＭＯＳトランジスタｎｍｏｎは、インダクタ電流ＩＬをモニタするために設けられ、そのゲートにはＮＭＯＳトランジスタｎ＿ｄｒと共通のクロック信号ｃｌｋが入力される。さらに、上述のようにＮＭＯＳトランジスタｎ＿ｄｒのドレイン電圧とＮＭＯＳトランジスタｎｍｏｎのドレイン電圧とは等しいので、ＮＭＯＳトランジスタｎ＿ｄｒを流れる電流Ｉａ（オン状態のときインダクタ電流ＩＬに等しい）とＮＭＯＳトランジスタｎｍｏｎを流れる電流Ｉｂとは、各々のゲートサイズＷ／Ｌ（ゲート幅Ｗとゲート長Ｌとの比）に比例した大きさになる。たとえば、モニタ用のＮＭＯＳトランジスタｎｍｏｎのゲートサイズＷ／ＬをＮＭＯＳトランジスタｎ＿ｄｒのゲートサイズＷ／Ｌの１／１０００に設定すると、Ｉｂ＝Ｉａ／１０００＝ＩＬ／１０００になる。
【００５４】
このように、インダクタ電流検出部６０では、ＮＭＯＳトランジスタｎｍｏｎによってインダクタ電流ＩＬに比例した電流Ｉｂ（＝ＩＬ／１０００）が検出される。検出された電流Ｉｂはカレントミラーによってコピーされることにより、モニタ電圧生成部５０を構成するＰＭＯＳトランジスタ５１のドレイン電流として抵抗素子５３を流れる。
【００５５】
次に、負荷電流検出部７０の構成および動作について説明する。負荷電流検出部７０は、ＰＭＯＳトランジスタｐｍｏｎ，７１〜７３と、ＮＭＯＳトランジスタ７４〜７６とを含む。ＰＭＯＳトランジスタｐｍｏｎ，７２およびＮＭＯＳトランジスタ７５は、出力ノード１６と接地ノードＧＮＤとの間にこの順で直列に接続される。ＰＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ７４は、ＰＭＯＳトランジスタｐｐｓの負荷側のノード１７と接地ノードＧＮＤとの間にこの順で直列に接続される。ＰＭＯＳトランジスタ７３およびＮＭＯＳトランジスタ７６は、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で直列に接続される。
【００５６】
ＮＭＯＳトランジスタ７５のゲートは、自身のドレインに接続されるとともに、ＮＭＯＳトランジスタ７４，７６の各ゲートに接続される。これによって、ＮＭＯＳトランジスタ７５，７４，７６はカレントミラーを構成し、各トランジスタ７５，７４，７６には等しい大きさの電流Ｉｃが流れる。さらに、ＰＭＯＳトランジスタ７２のゲートがＰＭＯＳトランジスタ７１のゲートおよびドレインに接続される。このとき、ＰＭＯＳトランジスタ７１，７２には等しい大きさの電流Ｉｃが流れるので、ＰＭＯＳトランジスタ７２のソース電位は、ＰＭＯＳトランジスタ７１のソース電位（ノード１７の電位）に等しくなる。すなわち、ＰＭＯＳトランジスタｐｐｓのドレイン電圧は、ＰＭＯＳトランジスタｐｍｏｎのドレイン電圧に等しくなる。
【００５７】
ＰＭＯＳトランジスタｐｍｏｎは、負荷電流Ｉｌｏａｄをモニタするために設けられ、そのゲートにはＰＭＯＳトランジスタｐｐｓと共通の制御電圧Ｖｐｇが印加される。さらに、上述のようにＰＭＯＳトランジスタｐｐｓのドレイン電圧とＰＭＯＳトランジスタｐｍｏｎのドレイン電圧は等しく、ＰＭＯＳトランジスタｐｐｓ，ｐｍｏｎのソースは共通の出力ノード１６に接続されている。したがって、ＰＭＯＳトランジスタｐｐｓを流れる負荷電流Ｉｌｏａｄと、ＰＭＯＳトランジスタｐｍｏｎを流れる電流Ｉｃとの比は、各々のゲートサイズＷ／Ｌ（ゲート幅Ｗとゲート長Ｌとの比）に比例した大きさになる。たとえば、モニタ用のＰＭＯＳトランジスタｐｍｏｎのゲートサイズＷ／ＬをＰＭＯＳトランジスタｐｐｓのゲートサイズＷ／Ｌの１／１０００に設定すると、Ｉｃ＝Ｉｌｏａｄ／１０００になる。
【００５８】
このように、負荷電流検出部７０では、ＰＭＯＳトランジスタｐｍｏｎによって負荷電流Ｉｌｏａｄに比例した電流Ｉｃが検出される。検出された電流Ｉｃは、カレントミラーによって、ＰＭＯＳトランジスタ７３のドレイン電流としてコピーされる。ここで、モニタ電圧生成部４０を構成するＰＭＯＳトランジスタ４１のゲートは、ＰＭＯＳトランジスタ７３のゲートおよびドレインに接続されるので、ＰＭＯＳトランジスタ７３，４１はカレントミラーを構成する。したがって、ＰＭＯＳトランジスタｐｍｏｎによって検出された電流Ｉｃ（∝Ｉｏａｄ）は、最終的にモニタ電圧生成部４０を構成するＮＭＯＳトランジスタｎ１のドレイン電流としてコピーされる。
【００５９】
（パルス発生器３０の構成および動作）
図８は、図２のパルス発生器３０の構成の一例を示すブロック図である。図８を参照して、パルス発生器３０は、遅延回路３１，３２と、ワンショットパルス発生器３３，３４と、ＲＳラッチ回路３５，３８と、ＡＮＤゲート３６と、インバータ３７，３９とを含む。ワンショットパルス発生器３３，３４の構成例については、図９〜図１１を参照して後述する。
【００６０】
図８において、ＲＳラッチ回路３５の反転出力端子ＱＢから出力された信号は、遅延回路３１によって遅延された後にワンショットパルス発生器３３に入力される。この入力信号がＬレベルからＨレベルに切替わったとき、ワンショットパルス発生器３３から所定時間（たとえば１０ｎｓ）Ｈレベルとなるパルスが発生し、発生したワンショットパルスはＲＳラッチ回路３５のセット端子Ｓに入力されるとともにＲＳラッチ回路３８のリセット端子Ｒに入力される。
【００６１】
ＲＳラッチ回路３５の非反転出力端子Ｑから出力された信号は遅延回路３２によって遅延された後、ワンショットパルス発生器３４に入力される。この入力信号がＬレベルからＨレベルに切替わったとき、ワンショットパルス発生器３４からパルスが発生し、発生したワンショットパルスはＲＳラッチ回路３５のリセット端子Ｒに入力される。
【００６２】
以上の構成によって、ＲＳラッチ回路３５の非反転出力端子Ｑからは、遅延回路３１，３２の遅延時間に応じた所定の周期を有するクロック信号ｃｌｋ０が出力される。クロック信号ｃｌｋ０がＬレベルになる期間は、遅延回路３１の遅延時間（ＮＭＯＳトランジスタｎ＿ｄｒのオフ時間に対応する）に等しく、クロック信号ｃｌｋ０がＨレベルになる期間は、遅延回路３２の遅延時間（ＮＭＯＳトランジスタｎ＿ｄｒのオン時間に対応する）に等しい。
【００６３】
比較器ＣＭＰ２の出力信号はインバータ３７を介してＲＳラッチ回路３８のセット端子Ｓに入力される。ＡＮＤゲート３６は、比較器ＣＭＰ１の出力信号、ＲＳラッチ回路３８の非反転出力端子Ｑからインバータ３９を介して出力される信号ｃｍｐ２、およびＲＳラッチ回路３５の非反転出力端子Ｑから出力されたクロック信号ｃｌｋ０を受ける。比較器ＣＭＰ１の出力信号と信号ｃｍｐ２が共にＨレベルのとき、ＲＳラッチ回路３５の非反転出力端子Ｑから出力されたクロック信号ｃｌｋ０は、クロック信号ｃｌｋとしてＡＮＤゲート３６から出力され、ＮＭＯＳトランジスタｎ＿ｄｒのゲートに入力される。ＮＭＯＳトランジスタｎ＿ｄｒは、クロック信号ｃｌｋに応じてオンおよびオフを繰返す。比較器ＣＭＰ１の出力信号もしくは信号ｃｍｐ２がＬレベルになると、ＡＮＤゲート３６から出力されるクロック信号ｃｌｋはＬレベルに固定される。この結果、ＮＭＯＳトランジスタｎ＿ｄｒはオフ状態になる。
【００６４】
図９は、図８に示す構成のパルス発生器３０を備えたＤＣ／ＤＣコンバータ１の動作を説明するためのタイミング図である。図９（Ａ）、（Ｂ）の波形は、上から順に、図２の比較器ＣＭＰ１，ＣＭＰ２の出力信号、クロック信号ｃｌｋ、およびインダクタ電流ＩＬを示す。図９（Ａ）では、図２の比較器ＣＭＰ１，ＣＭＰ２の各出力信号がＨレベルの場合が示され、図９（Ｂ）では、Ｉｌｏａｄ／Ｖｉｎが上限値に達したために、比較器ＣＭＰ２の出力信号が一時的にＬレベルになる場合が示される。
【００６５】
図９（Ａ）を参照して、時刻ｔ１でクロック信号ｃｌｋがＨレベルに切替わることによって、図２のＮＭＯＳトランジスタｎ＿ｄｒがオン状態に切替わる。この結果、時刻ｔ１以降、インダクタ電流ＩＬが徐々に増加する。
【００６６】
時刻ｔ１から図８の遅延回路３２の遅延時間が経過した時刻ｔ３において、ＲＳラッチ回路３５がリセット状態になるのでクロック信号ｃｌｋがＬレベルに切替わる。これによって、ＮＭＯＳトランジスタｎ＿ｄｒがオフ状態になるので、時刻ｔ３以降、インダクタ電流ＩＬが徐々に減少する。
【００６７】
時刻ｔ３から図８の遅延回路３１の遅延時間が経過した時刻ｔ４において、ＲＳラッチ回路３５がセット状態になるのでクロック信号ｃｌｋがＨレベルに切替わる。これによって、ＮＭＯＳトランジスタｎ＿ｄｒがオン状態になるので、時刻ｔ４以降、インダクタ電流ＩＬが徐々に増加する。以下、同様の繰り返しになる。
【００６８】
時刻ｔ１から時刻ｔ３までがＮＭＯＳトランジスタｎ＿ｄｒのオン時間Ｔｏｎ１に相当し、時刻ｔ３から時刻ｔ４までがＮＭＯＳトランジスタｎ＿ｄｒのオフ時間Ｔｏｆｆ１に相当する。オン時間Ｔｏｎ１とオフ時間Ｔｏｆｆ１との和がクロック信号ｃｌｋの周期Ｔｃｌｋになる。
【００６９】
次に、図９（Ｂ）を参照して、図９（Ａ）の場合と同様に、時刻ｔ１でクロック信号ｃｌｋがＨレベルに切替わることによって、ＮＭＯＳトランジスタｎ＿ｄｒがオン状態に切替わる。この結果、時刻ｔ１以降、インダクタ電流ＩＬが徐々に増加する。
【００７０】
次の時刻ｔ２で、図８の遅延回路３２の遅延時間が経過する時刻ｔ３より前に、Ｉｌｏａｄ／Ｖｉｎが上限値を超えたことによって、比較器ＣＭＰ２の出力信号がＬレベルに切替わる。これによりＲＳラッチ回路３８がセット状態になり、信号ｃｍｐ２がＬレベルに切替わる。これによって、クロック信号ｃｌｋがＬレベルに切替わるので、ＮＭＯＳトランジスタｎ＿ｄｒがオフ状態になる。この結果、時刻ｔ２以降、インダクタ電流ＩＬが徐々に減少する。
【００７１】
次の時刻ｔ３で、図８の遅延回路３２の遅延時間が経過することによって、ＲＳラッチ回路３５がリセット状態になり、ＲＳラッチ回路の出力信号ｃｌｋ０がＬレベルになる。クロック信号ｃｌｋは時刻ｔ２から既にＬレベルになっているので変化がない。
【００７２】
次の時刻ｔ４で、図８の遅延回路３１の遅延時間が経過することによって、ＲＳラッチ回路３５がセット状態になり、この結果、ＲＳラッチ回路３５の出力信号ｃｌｋ０がＨレベルに切替わる。このとき、比較器ＣＭＰ２の出力は既にＨレベルに戻っており、ＲＳラッチ回路３８がリセット状態になる。これによって、信号ｃｍｐ２がＨレベルに切替わり、クロック信号ｃｌｋがＨレベルに切替わる。
【００７３】
図９（Ａ），（Ｂ）を比較すると、図９（Ｂ）のオン時間Ｔｏｎ２（時刻ｔ１〜ｔ２）は、図９（Ａ）のオン時間Ｔｏｎ１（時刻ｔ１〜ｔ３）よりも短い。一方、図９（Ｂ）のオフ時間Ｔｏｆｆ２（時刻ｔ２〜ｔ４）は、図９（Ａ）のオフ時間Ｔｏｆｆ１（時刻ｔ３〜ｔ４）よりも長い。このように、Ｉｌｏａｄ／Ｖｉｎが上限値に達した図９（Ｂ）の場合には、図９（Ａ）の場合に比べてオン時間が減少、オフ時間が増加することによってインダクタ電流ＩＬの増加が抑制されるので無駄な電力消費を抑えることができる。
【００７４】
クロック信号ｃｌｋの周期に関しては、図９（Ｂ）の場合のクロック信号ｃｌｋの周期は、図９（Ａ）の場合のクロック信号ｃｌｋの周期Ｔｃｌｋに等しい。したがって、図８のパルス発生器３０を備えたＤＣ／ＤＣコンバータ１では、Ｉｌｏａｄ／Ｖｉｎの大きさに応じてデューティ比Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）が変化する、フィードフォワード方式のＰＷＭ制御が実現している。
【００７５】
（ワンショットパルス発生器３３，３４の構成の一例）
図１０は、図８のワンショットパルス発生器３３，３４の構成の一例を示す回路図である。図１０を参照して、ワンショットパルス発生器３３，３４の各々は、遅延回路８１と、インバータ８２と、ＡＮＤゲート８３とを含む。入力ノードＩＮ１からの信号は、ＡＮＤゲート８３の第１の入力端子に入力されるとともに、遅延回路８１およびインバータ８２を順に通過してＡＮＤゲート８３の第２の入力端子に入力される。
【００７６】
図１１は、図１０の遅延回路８１の構成の一例を示す回路図である。図１１を参照して、遅延回路８１は、入力ノードＩＮ２と出力ノードＯＵＴ２との間に直列接続されたインバータ８４Ａ，８４Ｂ，８４Ｃ，８４Ｄと、これらのインバータの各接続ノードと接地ノードＧＮＤとの間に接続されたコンデンサ８５Ａ，８５Ｂ，８５Ｃとを含む。
【００７７】
図１２は、図１０の各部の電圧波形を示したタイミング図である。図１２のタイミング図は、上から順に、ワンショットパルス発生器の入力ノードＩＮ１の電圧波形、インバータ８２の出力ノードＩＮ＿ｄの電圧波形、およびワンショットパルス発生器の出力ノードＯＵＴ１の電圧波形を示している。
【００７８】
図１２に示すように、入力ノードＩＮ１の電圧の立上がり時刻ｔ１よりも遅延回路８１の遅延時間の分遅れた時刻ｔ２に、インバータ８２の出力ノードＩＮ＿ｄの電圧が立下がる。入力ノードＩＮ１の電圧の立下がり時刻ｔ３よりも遅延回路８１の遅延時間の分遅れた時刻ｔ４に、インバータ８２の出力ノードＩＮ＿ｄの電圧が立上がる。この結果、ワンショットパルス発生器の出力ノードＯＵＴ１には、時刻ｔ１から時刻ｔ２の間にＨレベルとなるパルスが発生する。このように、ワンショットパルス発生器３３，３４によって発生するパルスのパルス幅は遅延回路８１の遅延値により決定できる。
【００７９】
［実施の形態１によるＤＣ／ＤＣコンバータ１，２の効果］
上記のとおり、実施の形態１によるＤＣ／ＤＣコンバータ１，２によれば、入力直流電圧Ｖｉｎと負荷電流Ｉｌｏａｄの変化に応じてリアルタイムでインダクタ電流の上限値ＩＬｍａｘを決めることができる。このため、常に最大の電力変換効率でＤＣ／ＤＣコンバータを動作させることができる。以下、比較例のＤＣ／ＤＣコンバータ９０１と対比することによって、ＤＣ／ＤＣコンバータ１，２の効果について補足する。
【００８０】
図１３は、図２のＤＣ／ＤＣコンバータ１の比較例としてのＤＣ／ＤＣコンバータ９０１の構成を示す回路図である。図１３を参照して、比較例のＤＣ／ＤＣコンバータ９０１は、変換回路１０と、分圧回路２１と、制御回路９２０と、電流センサ９３０とを含む。変換回路１０および分圧回路２１の構成は、図２のＤＣ／ＤＣコンバータ１と同じである。
【００８１】
制御回路９２０は、フィードフォワード制御によって、入力電圧ＶｉｎからＴｏｎ／Ｔｏｆｆ比を自動で設定する回路構成となっているが、Ｔｏｎ／Ｔｏｆｆ比は固定されている。具体的には、ｔｏｎ／ｔｏｆｆ比は、入力直流電圧Ｖｉｎが最も低い条件で昇圧が可能となるように最も大きい値に設定される。たとえば、入力範囲が１Ｖ〜２Ｖ、出力電位が３Ｖのときｔｏｎ／ｔｏｆｆ比の最も大きい条件は３Ｖ／１Ｖ−１＝２となる。クロック信号ｃｌｋの周期が１μｓのとき、オン時間が０．６７μｓに設定され、オフ時間が０．３３μｓに設定される。
【００８２】
制御回路９２０は、出力電圧Ｖｏｕｔが上限値Ｖｏｕｔ＊を超えたとき、またはインダクタ電流ＩＬが上限値ＩＬｍａｘを超えたときに、クロック信号ｃｌｋをＬレベルに固定する。具体的な回路構成は図１３に示すとおりであり、制御回路９２０は、分圧回路２１と、パルス発生器３０と、比較器ＣＭＰ１，ＣＭＰ２と、過電流保護回路９２２とを含む。分圧回路２１、パルス発生器３０、および比較器ＣＭＰ１の構成および動作は、図２、図８で説明したとおりである。
【００８３】
過電流保護回路９２２は、電流検出回路９２３と、ＰＭＯＳトランジスタ９２４，９２５と、抵抗素子９２６とを含む。電流検出回路９２３は、電流センサ９３０を用いてＮＭＯＳトランジスタｎ＿ｄｒを流れる電流（インダクタ電流ＩＬ）を検出する。電流検出回路９２３の出力電流Ｉｄは、ＰＭＯＳトランジスタ９２４，９２５によって構成されるカレントミラーによってコピーされて抵抗素子９２６（抵抗値Ｒｍｘ）に供給される。比較器ＣＭＰ２は、参照電圧Ｖｒｅｆと、過電流保護回路９２２に設けられた抵抗素子９２６の両端の電位差（Ｉｄ・Ｒｍｘ）とを比較する。比較器ＣＭＰ２は、抵抗素子９２６の電圧が参照電圧Ｖｒｅｆを超えているときＬレベルとなる信号を出力することにより、ＮＭＯＳトランジスタｎ＿ｄｒをオフ状態にする。
【００８４】
図１４は、図１３のＤＣ／ＤＣコンバータ９０１の各部の波形図である。図１４のグラフは、上から順にクロック信号ｃｌｋ、ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔおよびインダクタ電流ＩＬを示している。
【００８５】
図１４を参照して、出力電圧Ｖｏｕｔが所望の目標電圧Ｖｏｕｔ＊に到達した場合、図１の比較器ＣＭＰ１の出力によってクロック信号ｃｌｋが停止するので、ＤＣ／ＤＣコンバータの昇圧動作が停止する（図１４の時刻ｔ１）。Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、Ｔｏｎ／Ｔｏｆｆ比を最も大きな値に設定する必要があるため、このクロック信号ｃｌｋが停止する期間（図１４の時刻ｔ１から時刻ｔ２まで）が長くなる。
【００８６】
一方、実施の形態１によるＤＣ／ＤＣコンバータ１，２の場合には、負荷電流Ｉｌｏａｄと入力電圧Ｖｉｎとの比に応じてＴｏｎ／Ｔｏｆｆ比が設定されるので、クロック信号ｃｌｋの停止期間が短くて済む。
【００８７】
インダクタ電流ＩＬが上限値ＩＬｍａｘを超えた場合も同様である。この場合、スイッチング素子の破壊を防止するため、図１の比較器ＣＭＰ２の出力によって、クロック信号ｃｌｋが停止する（図１４の時刻ｔ３）。Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、Ｔｏｎ期間が長く設定されるため、インダクタ１１に必要以上の電流が流れることになる。この結果、比較例の場合のクロック信号ｃｌｋの停止期間（時刻ｔ３から時刻ｔ４まで）は、実施の形態１のＤＣ／ＤＣコンバータ１，２の場合よりも長くなる。
【００８８】
［変形例］
図１５は、図８のパルス発生器３０の変形例としてのパルス発生器３０Ａの構成を示す回路図である。
【００８９】
図１５を参照して、パルス発生器３０Ａは、遅延回路３１，３２と、ワンショットパルス発生器３３，３４と、ＲＳラッチ回路３５と、ＯＲゲート９２と、ＡＮＤゲート９１,９３と、インバータ９４とを含む。
【００９０】
図１５において、ＡＮＤゲート９１は、比較器ＣＭＰ１の出力信号と比較器ＣＭＰ２の出力信号との論理積を演算して出力する。
【００９１】
ＲＳラッチ回路３５の反転出力端子ＱＢから出力された信号は、遅延回路３１によって遅延された後にワンショットパルス発生器３３に入力される。この入力信号がＬレベルからＨレベルに切替わったとき、ワンショットパルス発生器３３からパルスが発生し、発生したワンショットパルスはＡＮＤゲート９３の第１の入力端子に入力される。ＡＮＤゲート９３の第２の入力端子にはＡＮＤゲート９１の出力信号が入力される。ＡＮＤゲート９３の出力信号は、ＲＳラッチ回路３５のセット端子Ｓに入力される。
【００９２】
ＲＳラッチ回路３５の非反転出力端子Ｑから出力された信号は、クロック信号ｃｌｋとしてＮＭＯＳトランジスタｎ＿ｄｒのゲートに入力されるとともに、遅延回路３２によって遅延された後にワンショットパルス発生器３４に入力される。この入力信号がＬレベルからＨレベルに切替わったとき、ワンショットパルス発生器３４からパルスが発生し、発生したワンショットパルスはＯＲゲート９２の第１の入力端子に入力される。ＯＲゲート９２の第２の入力端子には、ＡＮＤゲート９１の出力信号の論理レベルをインバータ９４によって反転した信号が入力される。ＯＲゲート９２の出力信号は、ＲＳラッチ回路３５のリセット端子Ｒに入力される。
【００９３】
上記の構成によれば、比較器ＣＭＰ１，ＣＭＰ２の出力信号が共にＨレベルのとき、ＲＳラッチ回路３５の非反転出力端子Ｑからは、遅延回路３１，３２の遅延時間で決まる所定の周期のクロック信号ｃｌｋが出力される。比較器ＣＭＰ１もしくはＣＭＰ２の出力信号がＬレベルになると、ＲＳラッチ回路３５がリセット状態になるので、クロック信号ｃｌｋはＬレベルに固定される。この結果、ＮＭＯＳトランジスタｎ＿ｄｒはオフ状態になる。
【００９４】
図１６は、図１５に示す構成のパルス発生器３０Ａを備えたＤＣ／ＤＣコンバータ１の動作を説明するためのタイミング図である。図１６（Ａ）、（Ｂ）の波形は、上から順に、図２の比較器ＣＭＰ１，ＣＭＰ２の出力信号、クロック信号ｃｌｋ、およびインダクタ電流ＩＬを示す。図１６（Ａ）では、図２の比較器ＣＭＰ１，ＣＭＰ２の各出力信号がＨレベルの場合が示され、図１６（Ｂ）では、Ｉｌｏａｄ／Ｖｉｎが上限値に達したために、比較器ＣＭＰ２の出力信号が一時的にＬレベルになる場合が示される。
【００９５】
図１６（Ａ）の場合の各信号の波形は、図９（Ａ）の場合と同様であるので説明を繰返さない。時刻ｔ１から時刻ｔ３までのオン時間Ｔｏｎ１は図１５の遅延回路３２の遅延時間に相当し、時刻ｔ３から時刻ｔ５までのオフ時間Ｔｏｆｆ１は図１５の遅延回路３１の遅延時間に相当する。オン時間Ｔｏｎ１とオフ時間Ｔｏｆｆ１との和がクロック信号ｃｌｋの周期Ｔｃｌｋになる。
【００９６】
次に、図１６（Ｂ）を参照して、図１６（Ａ）の場合と同様に、時刻ｔ１でクロック信号ｃｌｋがＨレベルに切替わることによって、ＮＭＯＳトランジスタｎ＿ｄｒがオン状態に切替わる。この結果、時刻ｔ１以降、インダクタ電流ＩＬが徐々に増加する。
【００９７】
次の時刻ｔ２で、図１５の遅延回路３２の遅延時間が経過する時刻ｔ３より前に、Ｉｌｏａｄ／Ｖｉｎが上限値を超えたことによって、比較器ＣＭＰ２の出力信号がＬレベルに切替わる。これによって、ＯＲゲート９２の出力がＨレベルに切替わるので、ＲＳラッチ回路３５がリセット状態になる。この結果、クロック信号ｃｌｋがＬレベルに切替わるので、ＮＭＯＳトランジスタｎ＿ｄｒがオフ状態になる。時刻ｔ２以降、インダクタ電流ＩＬが徐々に減少する。
【００９８】
次の時刻ｔ４で、図１５の遅延回路３１の遅延時間が経過する。このとき、比較器ＣＭＰ２の出力は既にＨレベルに戻っているので、ＲＳラッチ回路３５がセット状態になる。この結果、ＲＳラッチ回路３５の出力信号ｃｌｋがＨレベルに切替わる。
【００９９】
図１６（Ａ），（Ｂ）を比較すると、図１６（Ｂ）の場合のオン時間Ｔｏｎ２（時刻ｔ１〜ｔ２）は、図１６（Ａ）の場合のオン時間Ｔｏｎ１（時刻ｔ１〜ｔ３）よりも短い。一方、図１６（Ｂ）の場合のオフ時間Ｔｏｆｆ２（時刻ｔ２〜ｔ４）は、図１６（Ａ）の場合のオフ時間Ｔｏｆｆ１（時刻ｔ３〜ｔ５）に等しい。クロック信号ｃｌｋの周期に関しては、図１６（Ｂ）の場合のクロック信号ｃｌｋの周期（Ｔｏｎ２＋Ｔｏｆｆ２）は、図１６（Ａ）の場合のクロック信号ｃｌｋの周期Ｔｃｌｋよりも短い。したがって、図１５のパルス発生器３０Ａを備えたＤＣ／ＤＣコンバータ１では、Ｉｌｏａｄ／Ｖｉｎの大きさに応じてオン時間が変化する、フィードフォワード方式のＰＦＭ（Pulse Frequency Modulation）制御が実現している。
【０１００】
なお、図１５、図１６の場合とは逆に、Ｉｌｏａｄ／Ｖｉｎの大きさに応じてオフ時間を変化させることによって、インダクタ電流ＩＬが上限値ＩＬｍａｘを超えないように制御してもよい。
【０１０１】
＜実施の形態２＞
実施の形態２では、負荷電流Ｉｌｏａｄと入力直流電圧Ｖｉｎとの比（Ｉｌｏａｄ／Ｖｉｎ）に比例してインダクタ電流の上限値ＩＬｍａｘを決定する第２の回路例が示される。実施の形態２によるＤＣ／ＤＣコンバータでは、図２および図３の第１のモニタ電圧生成部４０に代えて、図１７に示すモニタ電圧生成部１００が設けられ、図２および図３の第２のモニタ電圧生成部５０に代えて、図１９に示すモニタ電圧生成部５０Ａが設けられる。その他の構成は、図２、図３に示したＤＣ／ＤＣコンバータ１，２と同じであるので説明を繰返さない。
【０１０２】
［モニタ電圧生成部１００の構成］
図１７は、この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部１００の構成を示す回路図である。図１７を参照して、モニタ電圧生成部１００は、電圧・電流変換部１０１と、ワンショットパルス発生器１１０と、第１の充電部１１１と、比較部１１６と、第２の充電部１４０と、サンプルホールド回路１５０と、電圧フォロアとして用いられる演算増幅器１５３とを含む。以下、各構成要素について詳しく説明する。
【０１０３】
（電圧・電流変換部１０１）
電圧・電流変換部１０１は、入力直流電圧Ｖｉｎに比例した電流値を有する変換電流Ｉ１を生成する。
【０１０４】
具体的には図１７に示すように、電圧・電流変換部１０１は、差動増幅器ＡＭＰ２と、ＮＭＯＳトランジスタ１０２と、抵抗素子１０３と、ＰＭＯＳトランジスタ１０５，１０６とを含む。ＰＭＯＳトランジスタ１０５、ＮＭＯＳトランジスタ１０２および抵抗素子１０３は、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で直列に接続される。差動増幅器ＡＭＰ２の非反転入力端子には入力直流電圧Ｖｉｎが入力される。差動増幅器ＡＭＰ２の反転入力端子は、ＮＭＯＳトランジスタ１０２と抵抗素子１０３との接続ノード１０４に接続される。ＰＭＯＳトランジスタ１０６は、電源ノードＶＤＤとノード１０７との間に設けられる。ＰＭＯＳトランジスタ１０６のゲートが、ＰＭＯＳトランジスタ１０５のゲートおよびドレインに接続されることによって、ＰＭＯＳトランジスタ１０５，１０６はカレントミラーを構成する。
【０１０５】
上記の構成によれば、抵抗素子１０３の抵抗値をＲ３とすると、変換電流Ｉ１は、
I1＝Vin／R3 …(18)
と表わされる。
【０１０６】
（ワンショットパルス発生器１１０）
ワンショットパルス発生器１１０は、クロック信号ｃｌｋがＬレベルからＨレベルに切替わったとき、所定時間（たとえば、１０ｎｓ）Ｈレベルとなるワンショットパルスを発生する。ワンショットパルス発生器１１０は、たとえば、図１０で説明した構成を有する。
【０１０７】
（第１の充電部１１１）
第１の充電部１１１は、クロック信号ｃｌｋがＬレベルからＨレベルに切替わったときに初期化され、この初期化以降、変換電流Ｉ１によって充電される。
【０１０８】
具体的には図１７に示すように、第１の充電部１１１は、変換電流Ｉ１によって充電されるコンデンサ１１３と、ＮＭＯＳトランジスタ１１２とを含む。コンデンサ１１３およびＮＭＯＳトランジスタ１１２は、ノード１０７と接地ノードＧＮＤとの間に互いに並列に接続される。ワンショットパルス発生器１１０から発生したパルスはＮＭＯＳトランジスタ１１２のゲートに入力される。これによって、クロック信号ｃｌｋがＬレベルからＨレベルに切替わったときコンデンサ１１３の充電電圧は放電（初期化）される。
【０１０９】
（比較部１１６）
比較部１１６は、第１の充電部１１１の充電電圧と所定の参照電圧Ｖｒｅｆとを比較し、第１の充電部１１１の充電電圧が参照電圧Ｖｒｅｆを超えるまでの間、活性状態（Ｌレベル）となる信号を出力する。
【０１１０】
具体的には図１７に示すように、比較部１１６は、比較器ＣＭＰ３と、比較器ＣＭＰ３の出力信号を反転して出力するインバータ１１７とを含む。比較器ＣＭＰ３は、参照電圧Ｖｒｅｆとコンデンサ１１３の充電電圧とを比較し、コンデンサ１１３の充電電圧が参照電圧Ｖｒｅｆ以下のときＨレベルの信号を出力し、コンデンサ１１３の充電電圧が参照電圧Ｖｒｅｆを超えたときＬレベルの信号を出力する。
【０１１１】
なお、比較器ＣＭＰ３に入力される参照電圧Ｖｒｅｆは、簡単のために図２の比較器ＣＭＰ１に入力される参照電圧Ｖｒｅｆと同じにしているが、異なっていても構わない。比較器ＣＭＰ３に入力される参照電圧Ｖｒｅｆの大きさに応じて抵抗素子１０３の抵抗値Ｒ３およびコンデンサ１１３の容量Ｃ１の少なくとも一方が調整される。
【０１１２】
（第２の充電部１４０）
第２の充電部１４０は、クロック信号ｃｌｋがＬレベルからＨレベルに切替わったときに初期化され、この初期化以降、比較部１１６の出力信号が活性状態（Ｌレベル）の間、すなわち、第１の充電部１１１の充電電圧が参照電圧Ｖｆｅｆを超えるまでの間、負荷電流Ｉｌｏａｄに比例した大きさの電流ｋ１・Ｉｌｏａｄによって充電される。
【０１１３】
具体的には図１７に示すように、第２の充電部１４０は、コンデンサ１４２と、ＮＭＯＳトランジスタ１４３と、ＰＭＯＳトランジスタｐｓ１，１４１とを含む。ＰＭＯＳトランジスタ１４１、ＰＭＯＳトランジスタｐｓ１、およびコンデンサ１４２は、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で直列に接続される。
【０１１４】
ＰＭＯＳトランジスタ１４１のゲートは、図７で説明した負荷電流検出部７０を構成するＰＭＯＳトランジスタ７３のゲートおよびドレインに接続される。これによって、ＰＭＯＳトランジスタ１４１，７３はカレントミラーを構成するので、ＰＭＯＳトランジスタ１４１には、負荷電流Ｉｌｏａｄに比例した電流ｋ１・Ｉｌｏａｄが流れる（ただし、ｋ１は比例定数であり、たとえば、ｋ１＝１／１０００）。
【０１１５】
ＰＭＯＳトランジスタｐｓ１のゲートには、比較部１１６の出力信号（すなわち、インバータ１１７の出力信号）が与えられる。したがって、ＰＭＯＳトランジスタｐｓ１は、比較部１１６の出力信号がＬレベルの間、すなわち、第１の充電部１１１の充電電圧が参照電圧Ｖｒｅｆを超えるまでの間、オン状態になる。
【０１１６】
ＮＭＯＳトランジスタ１４３はコンデンサ１４２と並列に接続され、ＮＭＯＳトランジスタ１４３のゲートには、ワンショットパルス発生器１１０から出力されたパルスが入力される。クロック信号ｃｌｋがＬレベルからＨレベルに切替わったとき、ワンショットパルスによってＮＭＯＳトランジスタ１４３が一時的にオン状態になるので、コンデンサ１１３の充電電圧は放電（初期化）される。この初期化以降、比較部１１６の出力信号がＬレベルの間、コンデンサ１４２は、負荷電流Ｉｌｏａｄに比例した電流ｋ１・Ｉｌｏａｄによって充電される。
【０１１７】
（サンプルホールド回路１５０）
サンプルホールド回路１５０は、クロック信号ｃｌｋがＨレベルからＬレベルに切替わったときに第２の充電部１４０（すなわち、コンデンサ１４２）の充電電圧を保持し、保持した充電電圧を第１のモニタ電圧Ｖｍ１として出力する。サンプルホールド回路１５０と、図２の比較器ＣＭＰ２の非反転入力端子との間には、インピーダンス変換のために電圧フォロア（演算増幅器１５３）が設けられる。
【０１１８】
具体的には図１７に示すように、サンプルホールド回路１５０は、ＰＭＯＳトランジスタ１５１と、コンデンサ１５２とを含む。ＰＭＯＳトランジスタ１５１の第１の主電極は、ＰＭＯＳトランジスタｐｓ１とコンデンサ１４２との接続ノード１４５に接続され、ＰＭＯＳトランジスタ１５１の第２の主電極は、電圧フォロアとして用いられる演算増幅器１５３の非反転入力端子に接続される。コンデンサ１５２は、ＰＭＯＳトランジスタ１５１の第２の主電極と接地ノードＧＮＤとの間に接続される。
【０１１９】
［モニタ電圧生成部１００の動作］
図１８は、図１７のモニタ電圧生成部１００の各部の電圧波形を示す図である。図１８の波形図は、上から順に、クロック信号ｃｌｋ、ワンショットパルス発生器１１０の出力信号、コンデンサ１１３の充電電圧（ノード１０７の電圧）Ｖ１、ＰＭＯＳトランジスタｐｓ１のゲート電圧ＶＧ（ｐｓ１）、およびコンデンサ１４２の充電電圧（ノード１４５の電圧）Ｖ２を示す。以下、図１７、図１８を参照して、モニタ電圧生成部１００の動作について説明する。
【０１２０】
時刻ｔ１で、クロック信号ｃｌｋの立上がりに同期して、ワンショットパルス発生器１１０からパルスが発生する。このパルスをゲートに受けることによって、時刻ｔ１から時刻ｔ２まで、ＮＭＯＳトランジスタ１１２，１４３がオン状態になり、コンデンサ１１３，１４２の充電電圧が初期化される。
【０１２１】
時刻ｔ２以降、コンデンサ１１３は変換電流Ｉ１（＝Ｖｉｎ／Ｒ３）によって充電され、コンデンサ１４２は負荷電流Ｉｌｏａｄに比例した電流ｋ１・Ｉｌｏａｄで充電される。
【０１２２】
次の時刻ｔ３で、コンデンサ１１３の充電電圧Ｖ１が参照電圧Ｖｒｅｆに達する。これによって、比較器ＣＭＰ３の出力がＬレベルに切替わるので、ＰＭＯＳトランジスタｐｓ１のゲート電圧ＶＧ（ｐｓ１）がＨレベルに切替わる。この結果、ＰＭＯＳトランジスタｐｓ１がオフ状態になるので、コンデンサ１４２の充電が停止する。このときのコンデンサ１４２の充電電圧Ｖ２がモニタ電圧Ｖｍ１に相当する。
【０１２３】
コンデンサ１１３の容量をＣ１とすると、コンデンサ１１３の充電時間Δｔ（時刻ｔ２から時刻ｔ３まで）は、
Δt＝Vref・C1／I1＝Vref・C1・R3／Vin …(19)
で表わされる。コンデンサ１４２の容量をＣ２とすると、コンデンサ１４２はこの充電時間Δｔの間、電流ｋ１・Ｉｌｏａｄで充電されるので、モニタ電圧Ｖｍ１は、
Vm1＝Δt・k１・Iload／C2＝(Vref・k1・C1・R3／C2)・(Iload／Vin)
∝Iload／Vin …(20)
で与えられる。すなわち、モニタ電圧Ｖｍ１は、負荷電流Ｉｌｏａｄと入力直流電圧Ｖｉｎとの比（Ｉｌｏａｄ／Ｖｉｎ）に比例する。
【０１２４】
次の時刻ｔ４で、クロック信号ｃｌｋがＨレベルからＬレベルに立下がる。このタイミングで、サンプルホールド回路１５０は、コンデンサ１４２の充電電圧Ｖ２（すなわち、モニタ電圧Ｖｍ１）を保持する。インダクタ１１の電流ＩＬを制限するのはＮＭＯＳトランジスタｎ＿ｄｒがオンしている期間なので、クロック信号ｃｌｋがＬレベルの期間に、コンデンサ１４２の充電電圧Ｖ２をモニタ電圧Ｖｍ１としてコンデンサ１５２に保持し、比較器ＣＭＰ２の非反転入力端子に与える。
【０１２５】
［モニタ電圧生成部５０Ａの構成］
図１９は、この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部５０Ａの構成を示す回路図である。図１９のモニタ電圧生成部５０Ａは、定電流源５２を含まない点で図６のモニタ電圧生成部５０と異なる。したがって、抵抗素子５３には、インダクタ電流ＩＬに比例した電流ｋ３・ＩＬｍａｘが流れる。接続ノード５４の電圧（抵抗素子５３の両端の電位差）Ｖｍ２は、
Vm2＝k3・IL・Rmax …(21)
で与えられ、インダクタ電流ＩＬに比例する。この電圧Ｖｍ２がモニタ電圧Ｖｍ２として比較器ＣＭＰ２の反転入力端子に入力される。
【０１２６】
比較器ＣＭＰ２により、式（２０）のモニタ電圧Ｖｍ１と、式（２１）のモニタ電圧Ｖｍ２とが比較されるので、インダクタ電流ＩＬの上限値ＩＬｍａｘについて、
ILmax∝Iload／Vin …(22)
とすることができる。
【０１２７】
［実施の形態２によるＤＣ／ＤＣコンバータ効果］
上記のとおり、実施の形態２によるＤＣ／ＤＣコンバータによれば、入力直流電圧Ｖｉｎと負荷電流Ｉｌｏａｄの変化に応じてリアルタイムでインダクタ電流の上限値ＩＬｍａｘを決めることができる。このため、常に最大の電力変換効率でＤＣ／ＤＣコンバータを動作させることができる。
【０１２８】
特に、実施の形態２の場合には、実施の形態１の場合と異なり、図６で説明したような線型領域（非飽和領域）で動作させるＮＭＯＳトランジスタｎ１を必要としない。このため、トランジスタの動作領域の設定が不要になるというメリットがある。
【０１２９】
＜実施の形態３＞
実施の形態１，２では、インダクタ電流ＩＬの上限値ＩＬｍａｘは、負荷電流Ｉｌｏａｄを供給できる必要最低値に設定される。このため、昇圧開始時や一時的に出力電圧Ｖｏｕｔが降下した場合には大きな負荷電流Ｉｌｏａｄが得られず、出力電圧Ｖｏｕｔが設定電圧に到達するまでに時間がかかる。実施の形態３のＤＣ／ＤＣコンバータは、上記の問題を解決することを目的とし、出力電圧Ｖｏｕｔの期待値からのずれに応じてインダクタ電流ＩＬの上限値ＩＬａｍｘを増加させ、出力電圧Ｖｏｕｔの安定性を向上させる。
【０１３０】
図２０は、この発明の実施の形態３によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部５０Ｂの構成を示す回路図である。図２、図３のＤＣ／ＤＣコンバータ１，２において、モニタ電圧生成部５０が図２０のモニタ電圧生成部５０Ｂに置き換えられる。モニタ電圧生成部５０Ｂ以外の構成は、実施の形態１の場合と同じである。
【０１３１】
図２０を参照して、モニタ電圧生成部５０Ｂは、演算トランスコンダクタンス増幅器（ＯＴＡ：Operational Transcondactance Amplifier）１２０をさらに含む点で、実施の形態１で説明した図６のモニタ電圧生成部５０Ａと異なる。ＯＴＡ１２０の反転入力端子には参照電圧Ｖｒｅｆが入力され、ＯＴＡ１２０の非反転入力端子には図２、図３の分圧回路２１の出力電圧Ｖｏｕｔ２が入力される。参照電圧Ｖｒｅｆは、出力電圧Ｖｏｕｔの期待値Ｖｏｕｔ＊に応じて設定される。分圧回路２１の分圧比をα（＝Ｒ１／（Ｒ１＋Ｒ２））とすれば、参照電圧Ｖｒｅｆはα×Ｖｏｕｔ＊で与えられる。なお、ＯＴＡ１２０に入力される参照電圧は、比較器ＣＭＰ１に入力される参照電圧と必ずしも同じにする必要はない。
【０１３２】
ＯＴＡ１２０は、参照電圧Ｖｒｅｆと分圧回路２１の出力電圧Ｖｏｕｔ２との電圧差に応じた補正電流Ｉｍｄを、接続ノード５４を介して抵抗素子５３に供給する。したがって、抵抗素子５３には、インダクタ電流ＩＬに比例した電流ｋ３・ＩＬに、定電流Ｉｃｓおよび補正電流Ｉｍｄを加算した加算電流が流れる。接続ノード５４の電圧（抵抗素子５３の両端の電位差）Ｖｍ２は、
Vm2＝(k3・IL＋Ics＋Imd)・Rmax …(23)
で表わされ、この加算電流に比例する。
【０１３３】
Ｖｒｅｆ＞Ｖｏｕｔ２の場合、すなわち、出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊よりも低い場合には補正電流Ｉｍｄは負になるので、ＯＴＡ１２０は電流を吸収する。この結果、ＩＬｍａｘは実効的に増加するので、出力電圧Ｖｏｕｔの立上がり速度を早めることができる。Ｖｒｅｆ＜Ｖｏｕｔ２の場合、すなわち出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊よりも高い場合、補正電流Ｉｍｄは正になるので、ＯＴＡ１２０は電流を出力する。この結果、ＩＬｍａｘは実効的に減少するので、負荷には必要量に満たない電流しか供給されず、出力電圧Ｖｏｕｔは降下する。
【０１３４】
なお、図２０のＯＴＡ１２０は、図１９に示した実施の形態２のＤＣ／ＤＣコンバータで用いられるモニタ電圧生成部５０Ａにも適用することができる。図２１の場合と同様に、ＯＴＡ１２０の反転入力端子には参照電圧Ｖｒｅｆが入力され、ＯＴＡ１２０の非反転入力端子には図２、図３の分圧回路２１の出力電圧Ｖｏｕｔ２が入力される。ＯＴＡ１２０の出力端子は、接続ノード５４に接続される。したがって、抵抗素子５３には、インダクタ電流ＩＬに比例した電流ｋ３・ＩＬに、ＯＴＡ１２０から出力された補正電流Ｉｍｄを加算した加算電流が流れる。
【０１３５】
図２１は、図２０のＯＴＡ１２０の構成の一例を示す回路図である。図２１を参照して、ＯＴＡ１２０は、ＰＭＯＳトランジスタ１２１〜１２４と、ＮＭＯＳトランジスタ１２５〜１２８と、定電流源１３０とを含む。
【０１３６】
トランジスタ１２１，１２５は、この順で直列に電源ノードＶＤＤおよび接地ノードＧＮＤ間に接続され、トランジスタ１２２，１２８は、この順で直列に電源ノードＶＤＤおよび接地ノードＧＮＤ間に接続される。トランジスタ１２３，１２６は、この順で直列にノード１２９と接地ノードＧＮＤとの間に接続され、トランジスタ１２４，１２７は、この順で直列にノード１２９と接地ノードＧＮＤとの間に接続される。定電流源１３０は、電源ノードＶＤＤとノード１２９との間に接続される。
【０１３７】
ＰＭＯＳトランジスタ１２１のゲートは、そのドレインに接続されるとともに、ＰＭＯＳトランジスタ１２２のゲートに接続される。すなわち、ＰＭＯＳトランジスタ１２１，１２２はカレントミラーを構成する。ＮＭＯＳトランジスタ１２６のゲートは、そのドレインに接続されるとともに、ＮＭＯＳトランジスタ１２５のゲートに接続される。すなわち、ＮＭＯＳトランジスタ１２５，１２６はカレントミラーを構成する。ＮＭＯＳトランジスタ１２７のゲートは、そのドレインに接続されるとともに、ＮＭＯＳトランジスタ１２８のゲートに接続される。すなわち、ＮＭＯＳトランジスタ１２７，１２８はカレントミラーを構成する。
【０１３８】
上記構成のＯＴＡ１２０において、ＰＭＯＳトランジスタ１２４のゲートがＯＴＡ１２０の非反転入力端子ＩＮｐとして用いられ、ＰＭＯＳトランジスタ１２３のゲートがＯＴＡ１２０の反転入力端子ＩＮｎとして用いられる。トランジスタ１２２，１２８の接続ノード１３１が、ＯＴＡ１２０の出力ノードＯＵＴ３として用いられる。したがって、非反転入力端子ＩＮｐの電圧が反転入力端子ＩＮｎの電圧よりも増加すれば、その増加量に応じてトランジスタ１２４，１２７，１２８を流れる電流が減少し、トランジスタ１２３，１２６，１２５，１２１，１２２を流れる電流が増加する。この結果、出力ノードからＯＵＴ３から外部に流出する電流が増加する。逆に、非反転入力端子ＩＮｐの電圧が反転入力端子ＩＮｎの電圧よりも減少すれば、その減少量に応じてトランジスタ１２４，１２７，１２８を流れる電流が増加し、トランジスタ１２３，１２６，１２５，１２１，１２２を流れる電流が減少する。この結果、外部から出力ノードＯＵＴ３に流入する電流が増加する。
【０１３９】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４０】
１，２ ＤＣ／ＤＣコンバータ、９ 電池（直流電源）、１０ 変換回路、１１ インダクタ、１２ ダイオード、１３ コンデンサ、２０，２０Ａ 制御回路、２１，４２ 分圧回路、３０，３０Ａ パルス発生器（制御信号生成部）、３３，３４，１１０ ワンショットパルス発生器、３５，３８ ＲＳラッチ回路、４０，１００ 第１のモニタ電圧生成部、５０，５０Ａ，５０Ｂ 第２のモニタ電圧生成部、５２ 定電流源、６０ インダクタ電流検出部、７０ 負荷電流検出部、１０１ 電圧・電流変換部、１１１ 第１の充電部、１１６ 比較部、１４０ 第２の充電部、１５０ サンプルホールド回路、１５３ 演算増幅器、２００ マイクロコンピュータチップ、ＡＭＰ１，ＡＭＰ２ 差動増幅器、ＣＭＰ１，ＣＭＰ２，ＣＭＰ３ 比較器、ＧＮＤ 接地ノード、Ｉ１ 変換電流、ＩＬ インダクタ電流、ＩＬａｍｘ インダクタ電流の上限値、Ｉｃｓ 定電流、Ｉｌｏａｄ 負荷電流、Ｉｍｄ 補正電流、ｎ＿ｄｒ，ｎ１ ＮＭＯＳトランジスタ、ｐ＿ｓｗ ＰＭＯＳトランジスタ、ＶＤＤ 電源ノード、Ｖｍ１ 第１のモニタ電圧、Ｖｍ２ 第２のモニタ電圧、ｃｌｋ クロック信号。
【技術分野】
【０００１】
この発明は、直流電圧を別の直流電圧に変換するスイッチング方式のＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
スイッチング方式のＤＣ／ＤＣコンバータの制御方式のうちで、最も一般的に用いられているのがフィードバック方式のＰＷＭ（Pulse Width Modulation）制御である。フィードバック機能を活用することで入力電圧の値に応じて自動的にスイッチング素子のオン時間とオフ時間の比を決定し、正確に出力電圧を期待値に一致させることができる。
【０００３】
しかしながら、フィードバック制御では、ゲインの高いアンプを用いる必要があるので発振の可能性が出てくる。発振の条件は出力負荷電流や出力負荷容量などによって変化するので、使用状況に応じて注意深く発振防止回路を付加する必要がある。発振防止に不慣れなユーザにとって非常に使い難い。
【０００４】
他の問題点として、フィードバックによって出力電圧を設定するため、オン時間とオフ時間の比が最適値になるまでに時間を要するという点がある。このため、入力電圧や出力電圧が変動したとき安定状態になるまでに時間がかかる。
【０００５】
反応性の向上のため、フィードバックを用いないフィードフォワード方式によるＰＦＭ（Pulse Frequency Modulation）制御も広く使われている。たとえば、特開２００５−２１８１６６号公報（特許文献１）に記載されたＤＣ／ＤＣコンバータでは、出力電圧が所定の目標電圧を超えている間は、スイッチング素子は駆動されない。出力電圧が目標電圧よりも低くなるとスイッチング素子がオン状態になる。スイッチング素子がオン状態の間にインダクタにエネルギーが蓄積される。やがて、インダクタを流れる電流が上限値を超えると、所定時間スイッチング素子がオフ状態になる。
【０００６】
フィードフォワード方式の問題点は、軽負荷の場合にリップル電圧が大きくなり、電力変換効率が低下する点にある。この問題に対処するため、上記の特許文献に記載されたＤＣ／ＤＣコンバータでは、スイッチング素子のスイッチング周期に反比例してインダクタ電流の上限値を変化させる。
【０００７】
上記の文献と同様の目的でインダクタ電流の上限値を変化させる技術が他の文献にも開示されている。たとえば、特開２００５−２１８１６７号公報（特許文献２）に記載されたＤＣ／ＤＣコンバータでは、負荷系統の数を増大させるときインダクタ電流の上限値を高くし、負荷系統の数を減少させるときインダクタ電流の上限値を低くする。Ｈ．Ｍ．Ｃｈｅｎ等によって開示されたＤＣ／ＤＣコンバータでは、出力電圧の変動に応じてインダクタ電流の上限値を変化させる（非特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２１８１６６号公報
【特許文献２】特開２００５−２１８１６７号公報
【非特許文献】
【０００９】
【非特許文献１】H.M.Chen，D.D.Jiang and R.C.Chang，“A Monolithic Boost Converter with an Adaptable Current-Limited PFM Scheme"，2006 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS)，December 2006，pp.662-665
【非特許文献２】H.M.Chen，R.C.Chang and P.S.Lei，“An Exact, High-Efficiency PFM DC-DC Boost Converter with Dynamic Stored Energy”，Proceedings of the 15th IEEE International Conference on Electronics, Circuits and Systems (ICECS)，Aug.-Sept. 2008，pp.622-625
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記の先行技術では、スイッチング周波数、負荷系統の数、または出力電圧の変動に応じてインダクタ電流の上限値を調整することによって、電力変換効率の低下を防止している。しかしながら、これらの先行技術によっても電力変換効率は十分に向上されたとは言い難い。本願の発明者は、従来よりもさらに電力変換効率を向上させることが可能な制御回路の構成を検討し、この発明を完成した。
【００１１】
この発明の目的は、フィードフォワード制御方式のＤＣ／ＤＣコンバータにおいて、従来よりも電力変換効率を向上させることである。
【課題を解決するための手段】
【００１２】
この発明の実施の一形態によるＤＣ／ＤＣコンバータは、変換回路と、インダクタ電流検出部と、負荷電流検出部と、制御回路とを備える。変換回路は、インダクタおよびこのインダクタと接続されたスイッチング素子を含み、スイッチング素子のオン・オフに応じてインダクタを流れるインダクタ電流を変化させることによって、入力直流電圧をスイッチング素子のオン時間およびオフ時間に応じた大きさの出力直流電圧に変換して負荷に供給する。インダクタ電流検出部は、スイッチング素子がオン状態のときに、インダクタ電流を検出する。負荷電流検出部は、変換回路から負荷に流れる負荷電流を検出する。制御回路は、負荷電流および入力直流電圧に基づいてインダクタ電流の上限値を決定し、検出したインダクタ電流がこの上限値を超えないようにスイッチング素子のオン時間およびオフ時間の少なくとも一方を変化させる。
【発明の効果】
【００１３】
上記の実施の形態によれば、負荷電流および入力直流電圧に基づいて決定された上限値を超えないようにインダクタ電流が制御されるので、従来よりも電力変換効率を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】この発明のＤＣ／ＤＣコンバータ１が適用されるシステムの全体構成を示すブロック図である。
【図２】この発明の実施の形態１によるＤＣ／ＤＣコンバータ１の構成を示す回路図である。
【図３】図２の変形例として同期整流方式によるＤＣ／ＤＣコンバータ２の構成を示す回路図である。
【図４】図２、図３のインダクタ１１を流れるインダクタ電流ＩＬの波形図である。
【図５】図２、図３の変換回路１０の動作をさらに詳しく解析するための等価回路図である。
【図６】図２の第１、第２のモニタ電圧生成部４０，５０の具体的構成を示す回路図である。
【図７】図２のインダクタ電流検出部６０および負荷電流検出部７０の構成を示す回路図である。
【図８】図２のパルス発生器３０の構成の一例を示すブロック図である。
【図９】図８に示す構成のパルス発生器３０を備えたＤＣ／ＤＣコンバータ１の動作を説明するためのタイミング図である。
【図１０】図８のワンショットパルス発生器３３，３４の構成の一例を示す回路図である。
【図１１】図１０の遅延回路８１の構成の一例を示す回路図である。
【図１２】図１０の各部の電圧波形を示したタイミング図である。
【図１３】図２のＤＣ／ＤＣコンバータ１の比較例としてのＤＣ／ＤＣコンバータ９０１の構成を示す回路図である。
【図１４】図１３のＤＣ／ＤＣコンバータ９０１の各部の波形図である。
【図１５】図８のパルス発生器３０の変形例としてのパルス発生器３０Ａの構成を示す回路図である。
【図１６】図１５に示す構成のパルス発生器３０Ａを備えたＤＣ／ＤＣコンバータ１の動作を説明するためのタイミング図である。
【図１７】この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部１００の構成を示す回路図である。
【図１８】図１７のモニタ電圧生成部１００の各部の電圧波形を示す図である。
【図１９】この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部５０Ａの構成を示す回路図である。
【図２０】この発明の実施の形態３によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部５０Ｂの構成を示す回路図である。
【図２１】図２０のＯＴＡ１２０の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１６】
＜実施の形態１＞
［システムの全体構成］
図１は、この発明のＤＣ／ＤＣコンバータ１が適用されるシステムの全体構成を示すブロック図である。
【００１７】
近年、電気シェーバ、電動歯ブラシ、ＭＰ３（MPEG Audio Layer-3）プレーヤなど、電池駆動の製品が増加している。そのような携帯機器は、軽く小さいことが要求される。したがって、電池１本で駆動できることが望ましい。図１には、そのような電池駆動のシステムの構成例が示される。
【００１８】
図１に示すシステムは、電池９と、電池９で駆動されるモータ２０１および発光ダイオード（ＬＥＤ：Light Emitting Diode）２０２と、マイクロコンピュータチップ（半導体装置）２００とを含む。電池９が乾電池の場合、電池９の公称出力電圧は１．５Ｖであり、電池９がニッケル水素二次電池の場合、電池９の公称出力電圧は１．２Ｖである。
【００１９】
マイクロコンピュータチップ２００には、モータ２０１やＬＥＤ２０２を制御するためのコントローラ２０６や、不揮発性メモリ２０４およびアナログ回路２０３などが搭載されている。不揮発性メモリ２０４およびアナログ回路２０３を駆動するためには３Ｖ電源が必要であるので、マイクロコンピュータチップ２００には、さらに、電池電圧を３Ｖに昇圧するためのＤＣ／ＤＣコンバータ１が設けられている。
【００２０】
ＤＣ／ＤＣコンバータ１は、外付けのインダクタ１１と、マイクロコンピュータチップ２００に内蔵された回路部分１Ａとを含む。ＤＣ／ＤＣコンバータ１の出力電圧は、ＬＤＯ（Low Drop-Out）レギュレータ２０５によって安定化されてコントローラ２０６に供給される。モータ２０１は、ＤＣ／ＤＣコンバータ１の入力ノード１５に接続され、ＬＥＤ２０２は、ＤＣ／ＤＣコンバータ１の出力ノード１６に接続される。
【００２１】
モータ２０１を駆動した場合、大きな電流が流れるため、電池９の出力電圧が急激に降下する。ＬＥＤ２０２を駆動した場合、ＤＣ−ＤＣコンバータ１の出力負荷電流が大きく増大し、出力電圧が急激に降下する。ＤＣ／ＤＣコンバータ１は、このような入出力条件の変化に対して、出力電圧を一定に保持する機構を備えている。
【００２２】
［ＤＣ／ＤＣコンバータ１の構成］
図２は、この発明の実施の形態１によるＤＣ／ＤＣコンバータ１の構成を示す回路図である。ＤＣ／ＤＣコンバータ１は、入力ノード１５に入力された直流電圧Ｖｉｎ（たとえば１Ｖ〜２Ｖ）を昇圧し、昇圧された電圧Ｖｏｕｔ（たとえば３Ｖ）を出力ノード１６から出力する昇圧コンバータである。
【００２３】
図２に示すように、ＤＣ／ＤＣコンバータ１は、変換回路（昇圧チョッパ）１０と、制御回路２０と、出力ノード１６の電圧Ｖｏｕｔを抵抗素子２１Ａ，２１Ｂで分圧する分圧回路２１と、インダクタ１１を流れるインダクタ電流ＩＬを検出するインダクタ電流検出部６０と、負荷電流Ｉｌｏａｄを検出する負荷電流検出部７０とを含む。入力ノード１５には電池などの直流電源９が接続される。出力ノード１６は、パワースイッチとしてのＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタｐｐｓを介して負荷（負荷電流Ｉｌｏａｄ）に接続される。制御回路２０を駆動するための電源電圧は、出力ノード１６（以下、「電源ノードＶＤＤ」とも称する）から供給される。
【００２４】
［変換回路１０の構成および動作］
変換回路１０は、インダクタ１１と、ダイオード１２と、スイッチング素子としてのＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタｎ＿ｄｒと、コンデンサ１３とを含む。インダクタ１１およびダイオード１２は、入力ノード１５と出力ノード１６との間にこの順で直列に接続される。ＮＭＯＳトランジスタｎ＿ｄｒは、インダクタ１１およびダイオード１２の接続ノード１４と、接地ノードＧＮＤとの間に設けられる。ＮＭＯＳトランジスタｎ＿ｄｒのゲートには、制御回路２０からクロック信号（制御信号とも称する）ｃｌｋが入力される。ＮＭＯＳトランジスタｎ＿ｄｒは、クロック信号ｃｌｋの論理レベルに応じてオン状態およびオフ状態に切替わる。コンデンサ１３は、出力ノード１６と接地ノードＧＮＤとの間に接続される。
【００２５】
出力電圧Ｖｏｕｔを入力電圧Ｖｉｎより高くするには、インダクタ１１の電流を出力ノード１６に供給する一方で、出力ノード１６からインダクタ１１への逆流を防止する必要がある。その整流方式に、ダイオード整流と同期整流の２方式がある。図１にはダイオード整流方式の構成例が示されている。ダイオード１２は、接続ノード１４から出力ノード１６の方向が順方向となるように接続され、これによって電流の逆流が防止される。
【００２６】
図３は、図２の変形例として同期整流方式によるＤＣ／ＤＣコンバータ２の構成を示す回路図である。図３のＤＣ／ＤＣコンバータ２では、図１のダイオード１２に代えて、同期整流用のＰＭＯＳトランジスタｐ＿ｓｗが設けられている。同期整流を用いることによって損失をさらに減らすことができる。
【００２７】
図２、図３のＤＣ／ＤＣコンバータ１の昇圧動作は次のようになる。クロック信号ｃｌｋがハイレベル（Ｈレベル）のとき、ＮＭＯＳトランジスタｎ＿ｄｒはオンとなり、インダクタ１１に電流を蓄積する。図２のダイオード整流方式の場合、この蓄積された電流は、次のクロック信号ｃｌｋがロウレベル（Ｌレベル）となるオフ期間にダイオード１２を通して出力ノード１６に供給される。ＮＭＯＳトランジスタｎ＿ｄｒのオン・オフが繰返されることによって、入力直流電圧Ｖｉｎを昇圧した電圧が負荷に供給される。
【００２８】
図３の同期整流方式の場合には、ＮＭＯＳトランジスタｎ＿ｄｒのオフ期間にＰＭＯＳトランジスタｐ＿ｓｗをオンさせることになる。ＮＭＯＳトランジスタｎ＿ｄｒがオフする前にＰＭＯＳトランジスタｐ＿ｓｗがオンするオーバラップ期間があると、大きな貫通電流が流れる。そこで、ＮＭＯＳトランジスタｎ＿ｄｒのオン期間とＰＭＯＳトランジスタｐ＿ｓｗのオン期間が重ならないようノン・オーバラップ回路２２で制御する。
【００２９】
図４は、図２、図３のインダクタ１１を流れるインダクタ電流ＩＬの波形図である。図２、図３および図４を参照して、オン時間をＴｏｎとし、オフ時間をＴｏｆｆとし、インダクタ１１のインダクタンスをＬとすれば、ＮＭＯＳトランジスタｎ＿ｄｒがオンの期間にインダクタ１１に流れる電流の増加分ΔＩｏｎは、
ΔIon＝Vin・Ton／L …(1)
と表わされる。ＮＭＯＳトランジスタｎ＿ｄｒがオフの期間にインダクタ１１に流れる電流の減少分ΔＩｏｆｆは、
ΔIoff＝(Vout−Vin)・Toff／L …(2)
と表わされる。ただし、上記の式（１）、（２）において、同期素子（ダイオード１２またはＰＭＯＳトランジスタｐ＿ｓｗ）の順方向電圧降下および寄生抵抗による電圧降下を無視した。定常状態では、オン期間に増加したインダクタ電流△Ｉｏｎはオフ期間の減少分△Ｉｏｆｆと相殺する。すなわち、△Ｉｏｎ＝△Ｉｏｆｆとなるので、オン時間とオフ時間の比（以下、「Ｔｏｎ／Ｔｏｆｆ比」と称する）は、
Ton／Toff＝Vout／Vin −1 …(3)
の比率で安定する。インダクタ電流ＩＬの平均値Ｉａｖは、平均出力電流Ｉｏｕｔを用いて、
Iav＝(Ton／Toff ＋１)・Iout …(4)
で与えられる。
【００３０】
［インダクタ電流ＩＬの上限値ＩＬｍａｘの決定方法］
次に、この発明の特徴であるインダクタ電流ＩＬの上限値ＩＬｍａｘの決定方法について説明する。
【００３１】
図５は、図２、図３の変換回路１０の動作をさらに詳しく解析するための等価回路図である。図５を参照して、図２、図３のＮＭＯＳトランジスタｎ＿ｄｒのオン抵抗をＲｎとし、寄生抵抗をＲｎｍとする。インダクタ１１の寄生抵抗をＲｉとし、インダクタ１１の両端の電位差をＶＬとする。同期素子（ダイオード１２またはＰＭＯＳトランジスタｐ＿ｓｗ）の寄生抵抗をＲｄｍとし、順方向降下電圧をＶｄとする。ＰＭＯＳトランジスタｐｐｓのオン抵抗をＲｐとする。実質的な出力電圧（ノード１４の電圧）をＶＭとすると、実効的なＴｏｎ／Ｔｏｆｆ比（(Ton/Toff)effと記載する）は、
(Ton／Toff)eff＝VM/VL −1 …(5)
で定義される。
【００３２】
図４に示すように、インダクタ１１に流れるインダクタ電流ＩＬは、ＮＭＯＳトランジスタｎ＿ｄｒがオン状態のとき徐々に増加し、オン状態からオフ状態に切替わる瞬間に最大値ＩＬｍａｘになる。このときのインダクタ１１の両端の電位差ＶＬは、
VL＝Vin−ILmax・(Ri＋Rn＋Rnm) …(6)
で与えられ、出力電圧ＶＭは、
VM＝Vout＋Vd＋ILmax・(Rdm＋Rp） …(7)
で与えられる。電力変換効率ηは、
η＝(Vout/Vin)／(VM/VL)
＝(Vout/Vin)／[(Ton／Toff)eff＋１] …(8)
と表わされる。
【００３３】
上式（６）〜（８）から、ＩＬｍａｘを低く設定すれば電力変換効率ηが向上することがわかる。しかし、ＩＬｍａｘを低く設定しすぎると負荷電流Ｉｌｏａｄを供給できなくなる。ＩＬｍａｘには最適値があり、その最適値は、ＩＬｍａｘ、入力電力Ｖｉｎ、負荷電流Ｉｌｏａｄ、および出力電圧Ｖｏｕｔが、
ILmax・Vin＝Iload・Vout …(9)
の関係を満足するときである。この場合、η＝１となるので、上式（８）、（９）から、ＩＬｍａｘは、
ILmax＝Iload・(Vout／Vin)
＝Iload・［(Ton／Toff)eff＋１］＝Iload・VM／VL …(10)
と表わされる。式（６）および（７）を式（１０）に代入することによって、近似的に、
ILmax＝Iload・(Vout＋Vd)／Vin ∝Ioad／Vin …(11)
が得られる。
【００３４】
式（１１）に示すように、順方向降下電圧Ｖｄおよび出力電圧Ｖｏｕｔは固定値と考えてよいので、電力変換効率ηを向上させるためには、ＩＬｍａｘをＩｌｏａｄ／Ｖｉｎに比例するように設定すればよい。したがって、図２、図３の制御回路２０，２０Ａは、Ｉｌｏａｄ／Ｖｉｎの値に比例するようにインダクタ電流のＩＬの上限値（すなわち、ＩＬｍａｘ）を決定する。
【００３５】
［制御回路２０の構成および動作］
上述のように、図２の制御回路２０は、負荷電流検出部７０によって検出された負荷電流Ｉｌｏａｄと入力直流電圧Ｖｉｎとに基づいて、Ｉｌｏａｄ／Ｖｉｎの値に比例するようにインダクタ電流のＩＬの上限値を決定する。そして、制御回路２０は、インダクタ電流検出部６０によって検出されたインダクタ電流ＩＬが上記の上限値を超えないように、ＮＭＯＳトランジスタｎ＿ｄｒのオン時間およびオフ時間の少なくとも一方を変化させる。これによって、電力変換効率ηを従来よりも向上させることができる。
【００３６】
以下、制御回路２０の構成および動作をさらに詳しく説明する。なお、図３の制御回路２０Ａはノン・オーバラップ回路２２をさらに含む点を除いて制御回路２０と同じであるので、以下では制御回路２０を代表として説明する。
【００３７】
（制御回路２０の概略構成）
まず、図２を参照して、制御回路２０の概略的な構成について説明する。制御回路２０は、第１および第２のモニタ電圧生成部４０，５０と、比較器ＣＭＰ１，ＣＭＰ２と、パルス発生器（制御信号生成部）３０とを含む。
【００３８】
モニタ電圧生成部４０は、負荷電流検出部７０によって検出された負荷電流Ｉｌｏａｄおよび入力直流電圧Ｖｉｎに基づいて上記の上限値に対応するモニタ電圧Ｖｍ１を生成する。モニタ電圧生成部５０は、インダクタ電流検出部６０によって検出されたインダクタ電流ＩＬに基づいてモニタ電圧Ｖｍ２を生成する。
【００３９】
比較器ＣＭＰ１は、分圧回路２１の出力電圧Ｖｏｕｔ２（分圧電圧Ｖｏｕｔ２とも称する）と参照電圧Ｖｒｅｆとを比較する。分圧回路２１を構成する抵抗素子２１Ａ，２１Ｂの抵抗値をそれぞれＲ１，Ｒ２とすると、分圧電圧Ｖｏｕｔ２は、
Vout2＝Vout×R1／(R1＋R2) …(12)
で与えられる。比較器ＣＭＰ１は、分圧電圧Ｖｏｕｔ２が参照電圧Ｖｒｅｆを超えているときにＬレベルとなる信号を出力する。
【００４０】
比較器ＣＭＰ２は、モニタ電圧Ｖｍ１とモニタ電圧Ｖｍ２とを比較する。比較器ＣＭＰ２は、モニタ電圧Ｖｍ２がモニタ電圧Ｖｍ１を超えているときＬレベルとなる信号を出力する。
【００４１】
パルス発生器３０は、ＮＭＯＳトランジスタｎ＿ｄｒのゲートを駆動するためのクロック信号ｃｌｋを生成する。パルス発生器３０は、比較器ＣＭＰ１，ＣＭＰ２の少なくとも一方の出力信号がＬレベルのとき、クロック信号ｃｌｋの論理レベルをＬレベルに固定することによってＮＭＯＳトランジスタｎ＿ｄｒをオフ状態にする。以下、上記の各構成要素について詳しく説明する。
【００４２】
（モニタ電圧生成部４０，５０の構成および動作）
図６は、図２の第１、第２のモニタ電圧生成部４０，５０の具体的構成を示す回路図である。
【００４３】
図６を参照して、第１のモニタ電圧生成部４０は、ＰＭＯＳトランジスタ４１と、ＮＭＯＳトランジスタｎ１と、抵抗素子４２Ａ，４２Ｂによって入力直流電圧Ｖｉｎを分圧する分圧回路４２と、差動増幅器ＡＭＰ１とを含む。
【００４４】
ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタｎ１はこの順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。ＰＭＯＳトランジスタ４１は、負荷電流検出部７０に設けられたＰＭＯＳトランジスタとともにカレントミラーを構成する。これにより、ＰＭＯＳトランジスタ４１には、負荷電流Ｉｌｏａｄに比例した電流ｋ１・Ｉｌｏａｄが流れる。
【００４５】
差動増幅器ＡＭＰ１は、分圧回路４２によって入力直流電圧Ｖｉｎが分圧された電圧ｋ２・Ｖｉｎ（ｋ２は分圧比）と、ＮＭＯＳトランジスタｎ１のドレイン・ソース間にかかる電圧との差電圧を増幅する。差動増幅器ＡＭＰ１の出力電圧は、ＮＭＯＳトランジスタｎ１のゲートに入力されるとともに、モニタ電圧Ｖｍ１として比較器ＣＭＰ２の非反転入力端子に入力される。具体的には図６に示すように、差動増幅器ＡＭＰ１の非反転入力端子は、分圧回路４２を構成する抵抗素子４２Ａ，４２Ｂの接続ノードに接続され、差動増幅器ＡＭＰ１の反転入力端子は、トランジスタ４１，ｎ１の接続ノード４３に接続される。差動増幅器ＡＭＰ１の出力端子はＮＭＯＳトランジスタｎ１のゲートに接続されるとともに、比較器ＣＭＰ２の非反転入力端子に接続される。
【００４６】
分圧回路４２の分圧比ｋ２は、ＮＭＯＳトランジスタｎ１が線型領域（非飽和領域またはオーミック領域とも呼ばれる）で動作するように設定される。この場合、ＮＭＯＳトランジスタｎ１のゲート電圧ＶＧおよび閾値電圧Ｖｔｈを用いて、ＮＭＯＳトランジスタｎ１のオン抵抗Ｒｏｎ（ｎ１）は、
Ron(n1)＝1／[β・(VG−Vth)]＝Vin／[k・Iload] …(13)
で与えられる。上式（１３）において、βはトランスコンダクタンスであり、ｋは、ｋ１／ｋ２に等しい。式（１３）からゲート電圧ＶＧは、
VG＝k・Iload／（β・Vin) ＋Vth …(14)
と表わされる。上式（１４）で与えられるゲート電圧ＶＧがモニタ電圧Ｖｍ１に相当し、比較器ＣＭＰ２の非反転入力端子に入力される。
【００４７】
第２のモニタ電圧生成部５０は、ＰＭＯＳトランジスタ５１と、抵抗素子５３（抵抗値Ｒｍａｘ）と、定電流源５２とを含む。ＰＭＯＳトランジスタ５１および抵抗素子５３はこの順で電源ノードＶＤＤと接地ノードＧＮＤとの間に接続される。ＰＭＯＳトランジスタ５１は、インダクタ電流検出部６０に設けられたＰＭＯＳトランジスタとともにカレントミラーを構成する。これにより、ＰＭＯＳトランジスタ５１には、インダクタ電流ＩＬに比例した電流ｋ３・ＩＬが流れる（ｋ３は所定の比例定数であり、たとえば、ｋ３＝１／１０００である）。
【００４８】
定電流源５２は、ＰＭＯＳトランジスタ５１と抵抗素子５３との接続ノード５４に所定の定電流Ｉｃｓを注入する。したがって、抵抗素子５３には、電流ｋ３・ＩＬと定電流Ｉｃｓとを加算した加算電流が流れるので、接続ノード５４の電圧（抵抗素子５３の両端の電位差）Ｖｍ２は、この加算電流に比例し、
Vm2＝(k3・IL＋Ics)・Rmax …(15)
で表わされる。接続ノード５４の電圧は、比較器ＣＭＰ２の反転入力端子にモニタ電圧Ｖｍ２として入力される。
【００４９】
比較器ＣＭＰ２により、式（１４）の電圧ＶＧ（＝Ｖｍ１）と、式（１５）の電圧Ｖｍ２とが比較されるので、
Ics・Rmax＝Vth …(16)
となるようＩｃｓを設定すれば、インダクタ電流ＩＬの上限値ＩＬｍａｘについて、
ILmax∝Iload／Vin …(17)
とすることができる。
【００５０】
（インダクタ電流検出部６０および負荷電流検出部７０の構成および動作）
図７は、図２のインダクタ電流検出部６０および負荷電流検出部７０の構成を示す回路図である。まず、インダクタ電流検出部６０の構成および動作について説明する。
【００５１】
インダクタ電流検出部６０は、ＰＭＯＳトランジスタ６１，６２と、ＮＭＯＳトランジスタ６３，６４，ｎｍｏｎとを含む。ＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６３，ｎｍｏｎは、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で直列に接続される。ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６４は、電源ノードＶＤＤと接続ノード１４との間にこの順で直列に接続される。
【００５２】
ＰＭＯＳトランジスタ６１のゲートは、自身のドレインに接続されるとともに、ＰＭＯＳトランジスタ６２のゲートおよびモニタ電圧生成部５０を構成するＰＭＯＳトランジスタ５１のゲートに接続される。これによって、ＰＭＯＳトランジスタ６１，６２，５１はカレントミラーを構成し、各トランジスタ６１，６２，５１には等しい大きさの電流Ｉｂが流れる。さらに、ＮＭＯＳトランジスタ６３のゲートがＮＭＯＳトランジスタ６４のゲートおよびドレインに接続される。このとき、ＮＭＯＳトランジスタ６３，６４には等しい大きさの電流Ｉｂが流れるので、ＮＭＯＳトランジスタ６３のソース電位は、ＮＭＯＳトランジスタ６４のソース電位（接続ノード１４の電位）に等しくなる。すなわち、ＮＭＯＳトランジスタｎ＿ｄｒのドレイン電圧とＮＭＯＳトランジスタｎｍｏｎのドレイン電圧とが等しくなる。
【００５３】
ＮＭＯＳトランジスタｎｍｏｎは、インダクタ電流ＩＬをモニタするために設けられ、そのゲートにはＮＭＯＳトランジスタｎ＿ｄｒと共通のクロック信号ｃｌｋが入力される。さらに、上述のようにＮＭＯＳトランジスタｎ＿ｄｒのドレイン電圧とＮＭＯＳトランジスタｎｍｏｎのドレイン電圧とは等しいので、ＮＭＯＳトランジスタｎ＿ｄｒを流れる電流Ｉａ（オン状態のときインダクタ電流ＩＬに等しい）とＮＭＯＳトランジスタｎｍｏｎを流れる電流Ｉｂとは、各々のゲートサイズＷ／Ｌ（ゲート幅Ｗとゲート長Ｌとの比）に比例した大きさになる。たとえば、モニタ用のＮＭＯＳトランジスタｎｍｏｎのゲートサイズＷ／ＬをＮＭＯＳトランジスタｎ＿ｄｒのゲートサイズＷ／Ｌの１／１０００に設定すると、Ｉｂ＝Ｉａ／１０００＝ＩＬ／１０００になる。
【００５４】
このように、インダクタ電流検出部６０では、ＮＭＯＳトランジスタｎｍｏｎによってインダクタ電流ＩＬに比例した電流Ｉｂ（＝ＩＬ／１０００）が検出される。検出された電流Ｉｂはカレントミラーによってコピーされることにより、モニタ電圧生成部５０を構成するＰＭＯＳトランジスタ５１のドレイン電流として抵抗素子５３を流れる。
【００５５】
次に、負荷電流検出部７０の構成および動作について説明する。負荷電流検出部７０は、ＰＭＯＳトランジスタｐｍｏｎ，７１〜７３と、ＮＭＯＳトランジスタ７４〜７６とを含む。ＰＭＯＳトランジスタｐｍｏｎ，７２およびＮＭＯＳトランジスタ７５は、出力ノード１６と接地ノードＧＮＤとの間にこの順で直列に接続される。ＰＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ７４は、ＰＭＯＳトランジスタｐｐｓの負荷側のノード１７と接地ノードＧＮＤとの間にこの順で直列に接続される。ＰＭＯＳトランジスタ７３およびＮＭＯＳトランジスタ７６は、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で直列に接続される。
【００５６】
ＮＭＯＳトランジスタ７５のゲートは、自身のドレインに接続されるとともに、ＮＭＯＳトランジスタ７４，７６の各ゲートに接続される。これによって、ＮＭＯＳトランジスタ７５，７４，７６はカレントミラーを構成し、各トランジスタ７５，７４，７６には等しい大きさの電流Ｉｃが流れる。さらに、ＰＭＯＳトランジスタ７２のゲートがＰＭＯＳトランジスタ７１のゲートおよびドレインに接続される。このとき、ＰＭＯＳトランジスタ７１，７２には等しい大きさの電流Ｉｃが流れるので、ＰＭＯＳトランジスタ７２のソース電位は、ＰＭＯＳトランジスタ７１のソース電位（ノード１７の電位）に等しくなる。すなわち、ＰＭＯＳトランジスタｐｐｓのドレイン電圧は、ＰＭＯＳトランジスタｐｍｏｎのドレイン電圧に等しくなる。
【００５７】
ＰＭＯＳトランジスタｐｍｏｎは、負荷電流Ｉｌｏａｄをモニタするために設けられ、そのゲートにはＰＭＯＳトランジスタｐｐｓと共通の制御電圧Ｖｐｇが印加される。さらに、上述のようにＰＭＯＳトランジスタｐｐｓのドレイン電圧とＰＭＯＳトランジスタｐｍｏｎのドレイン電圧は等しく、ＰＭＯＳトランジスタｐｐｓ，ｐｍｏｎのソースは共通の出力ノード１６に接続されている。したがって、ＰＭＯＳトランジスタｐｐｓを流れる負荷電流Ｉｌｏａｄと、ＰＭＯＳトランジスタｐｍｏｎを流れる電流Ｉｃとの比は、各々のゲートサイズＷ／Ｌ（ゲート幅Ｗとゲート長Ｌとの比）に比例した大きさになる。たとえば、モニタ用のＰＭＯＳトランジスタｐｍｏｎのゲートサイズＷ／ＬをＰＭＯＳトランジスタｐｐｓのゲートサイズＷ／Ｌの１／１０００に設定すると、Ｉｃ＝Ｉｌｏａｄ／１０００になる。
【００５８】
このように、負荷電流検出部７０では、ＰＭＯＳトランジスタｐｍｏｎによって負荷電流Ｉｌｏａｄに比例した電流Ｉｃが検出される。検出された電流Ｉｃは、カレントミラーによって、ＰＭＯＳトランジスタ７３のドレイン電流としてコピーされる。ここで、モニタ電圧生成部４０を構成するＰＭＯＳトランジスタ４１のゲートは、ＰＭＯＳトランジスタ７３のゲートおよびドレインに接続されるので、ＰＭＯＳトランジスタ７３，４１はカレントミラーを構成する。したがって、ＰＭＯＳトランジスタｐｍｏｎによって検出された電流Ｉｃ（∝Ｉｏａｄ）は、最終的にモニタ電圧生成部４０を構成するＮＭＯＳトランジスタｎ１のドレイン電流としてコピーされる。
【００５９】
（パルス発生器３０の構成および動作）
図８は、図２のパルス発生器３０の構成の一例を示すブロック図である。図８を参照して、パルス発生器３０は、遅延回路３１，３２と、ワンショットパルス発生器３３，３４と、ＲＳラッチ回路３５，３８と、ＡＮＤゲート３６と、インバータ３７，３９とを含む。ワンショットパルス発生器３３，３４の構成例については、図９〜図１１を参照して後述する。
【００６０】
図８において、ＲＳラッチ回路３５の反転出力端子ＱＢから出力された信号は、遅延回路３１によって遅延された後にワンショットパルス発生器３３に入力される。この入力信号がＬレベルからＨレベルに切替わったとき、ワンショットパルス発生器３３から所定時間（たとえば１０ｎｓ）Ｈレベルとなるパルスが発生し、発生したワンショットパルスはＲＳラッチ回路３５のセット端子Ｓに入力されるとともにＲＳラッチ回路３８のリセット端子Ｒに入力される。
【００６１】
ＲＳラッチ回路３５の非反転出力端子Ｑから出力された信号は遅延回路３２によって遅延された後、ワンショットパルス発生器３４に入力される。この入力信号がＬレベルからＨレベルに切替わったとき、ワンショットパルス発生器３４からパルスが発生し、発生したワンショットパルスはＲＳラッチ回路３５のリセット端子Ｒに入力される。
【００６２】
以上の構成によって、ＲＳラッチ回路３５の非反転出力端子Ｑからは、遅延回路３１，３２の遅延時間に応じた所定の周期を有するクロック信号ｃｌｋ０が出力される。クロック信号ｃｌｋ０がＬレベルになる期間は、遅延回路３１の遅延時間（ＮＭＯＳトランジスタｎ＿ｄｒのオフ時間に対応する）に等しく、クロック信号ｃｌｋ０がＨレベルになる期間は、遅延回路３２の遅延時間（ＮＭＯＳトランジスタｎ＿ｄｒのオン時間に対応する）に等しい。
【００６３】
比較器ＣＭＰ２の出力信号はインバータ３７を介してＲＳラッチ回路３８のセット端子Ｓに入力される。ＡＮＤゲート３６は、比較器ＣＭＰ１の出力信号、ＲＳラッチ回路３８の非反転出力端子Ｑからインバータ３９を介して出力される信号ｃｍｐ２、およびＲＳラッチ回路３５の非反転出力端子Ｑから出力されたクロック信号ｃｌｋ０を受ける。比較器ＣＭＰ１の出力信号と信号ｃｍｐ２が共にＨレベルのとき、ＲＳラッチ回路３５の非反転出力端子Ｑから出力されたクロック信号ｃｌｋ０は、クロック信号ｃｌｋとしてＡＮＤゲート３６から出力され、ＮＭＯＳトランジスタｎ＿ｄｒのゲートに入力される。ＮＭＯＳトランジスタｎ＿ｄｒは、クロック信号ｃｌｋに応じてオンおよびオフを繰返す。比較器ＣＭＰ１の出力信号もしくは信号ｃｍｐ２がＬレベルになると、ＡＮＤゲート３６から出力されるクロック信号ｃｌｋはＬレベルに固定される。この結果、ＮＭＯＳトランジスタｎ＿ｄｒはオフ状態になる。
【００６４】
図９は、図８に示す構成のパルス発生器３０を備えたＤＣ／ＤＣコンバータ１の動作を説明するためのタイミング図である。図９（Ａ）、（Ｂ）の波形は、上から順に、図２の比較器ＣＭＰ１，ＣＭＰ２の出力信号、クロック信号ｃｌｋ、およびインダクタ電流ＩＬを示す。図９（Ａ）では、図２の比較器ＣＭＰ１，ＣＭＰ２の各出力信号がＨレベルの場合が示され、図９（Ｂ）では、Ｉｌｏａｄ／Ｖｉｎが上限値に達したために、比較器ＣＭＰ２の出力信号が一時的にＬレベルになる場合が示される。
【００６５】
図９（Ａ）を参照して、時刻ｔ１でクロック信号ｃｌｋがＨレベルに切替わることによって、図２のＮＭＯＳトランジスタｎ＿ｄｒがオン状態に切替わる。この結果、時刻ｔ１以降、インダクタ電流ＩＬが徐々に増加する。
【００６６】
時刻ｔ１から図８の遅延回路３２の遅延時間が経過した時刻ｔ３において、ＲＳラッチ回路３５がリセット状態になるのでクロック信号ｃｌｋがＬレベルに切替わる。これによって、ＮＭＯＳトランジスタｎ＿ｄｒがオフ状態になるので、時刻ｔ３以降、インダクタ電流ＩＬが徐々に減少する。
【００６７】
時刻ｔ３から図８の遅延回路３１の遅延時間が経過した時刻ｔ４において、ＲＳラッチ回路３５がセット状態になるのでクロック信号ｃｌｋがＨレベルに切替わる。これによって、ＮＭＯＳトランジスタｎ＿ｄｒがオン状態になるので、時刻ｔ４以降、インダクタ電流ＩＬが徐々に増加する。以下、同様の繰り返しになる。
【００６８】
時刻ｔ１から時刻ｔ３までがＮＭＯＳトランジスタｎ＿ｄｒのオン時間Ｔｏｎ１に相当し、時刻ｔ３から時刻ｔ４までがＮＭＯＳトランジスタｎ＿ｄｒのオフ時間Ｔｏｆｆ１に相当する。オン時間Ｔｏｎ１とオフ時間Ｔｏｆｆ１との和がクロック信号ｃｌｋの周期Ｔｃｌｋになる。
【００６９】
次に、図９（Ｂ）を参照して、図９（Ａ）の場合と同様に、時刻ｔ１でクロック信号ｃｌｋがＨレベルに切替わることによって、ＮＭＯＳトランジスタｎ＿ｄｒがオン状態に切替わる。この結果、時刻ｔ１以降、インダクタ電流ＩＬが徐々に増加する。
【００７０】
次の時刻ｔ２で、図８の遅延回路３２の遅延時間が経過する時刻ｔ３より前に、Ｉｌｏａｄ／Ｖｉｎが上限値を超えたことによって、比較器ＣＭＰ２の出力信号がＬレベルに切替わる。これによりＲＳラッチ回路３８がセット状態になり、信号ｃｍｐ２がＬレベルに切替わる。これによって、クロック信号ｃｌｋがＬレベルに切替わるので、ＮＭＯＳトランジスタｎ＿ｄｒがオフ状態になる。この結果、時刻ｔ２以降、インダクタ電流ＩＬが徐々に減少する。
【００７１】
次の時刻ｔ３で、図８の遅延回路３２の遅延時間が経過することによって、ＲＳラッチ回路３５がリセット状態になり、ＲＳラッチ回路の出力信号ｃｌｋ０がＬレベルになる。クロック信号ｃｌｋは時刻ｔ２から既にＬレベルになっているので変化がない。
【００７２】
次の時刻ｔ４で、図８の遅延回路３１の遅延時間が経過することによって、ＲＳラッチ回路３５がセット状態になり、この結果、ＲＳラッチ回路３５の出力信号ｃｌｋ０がＨレベルに切替わる。このとき、比較器ＣＭＰ２の出力は既にＨレベルに戻っており、ＲＳラッチ回路３８がリセット状態になる。これによって、信号ｃｍｐ２がＨレベルに切替わり、クロック信号ｃｌｋがＨレベルに切替わる。
【００７３】
図９（Ａ），（Ｂ）を比較すると、図９（Ｂ）のオン時間Ｔｏｎ２（時刻ｔ１〜ｔ２）は、図９（Ａ）のオン時間Ｔｏｎ１（時刻ｔ１〜ｔ３）よりも短い。一方、図９（Ｂ）のオフ時間Ｔｏｆｆ２（時刻ｔ２〜ｔ４）は、図９（Ａ）のオフ時間Ｔｏｆｆ１（時刻ｔ３〜ｔ４）よりも長い。このように、Ｉｌｏａｄ／Ｖｉｎが上限値に達した図９（Ｂ）の場合には、図９（Ａ）の場合に比べてオン時間が減少、オフ時間が増加することによってインダクタ電流ＩＬの増加が抑制されるので無駄な電力消費を抑えることができる。
【００７４】
クロック信号ｃｌｋの周期に関しては、図９（Ｂ）の場合のクロック信号ｃｌｋの周期は、図９（Ａ）の場合のクロック信号ｃｌｋの周期Ｔｃｌｋに等しい。したがって、図８のパルス発生器３０を備えたＤＣ／ＤＣコンバータ１では、Ｉｌｏａｄ／Ｖｉｎの大きさに応じてデューティ比Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）が変化する、フィードフォワード方式のＰＷＭ制御が実現している。
【００７５】
（ワンショットパルス発生器３３，３４の構成の一例）
図１０は、図８のワンショットパルス発生器３３，３４の構成の一例を示す回路図である。図１０を参照して、ワンショットパルス発生器３３，３４の各々は、遅延回路８１と、インバータ８２と、ＡＮＤゲート８３とを含む。入力ノードＩＮ１からの信号は、ＡＮＤゲート８３の第１の入力端子に入力されるとともに、遅延回路８１およびインバータ８２を順に通過してＡＮＤゲート８３の第２の入力端子に入力される。
【００７６】
図１１は、図１０の遅延回路８１の構成の一例を示す回路図である。図１１を参照して、遅延回路８１は、入力ノードＩＮ２と出力ノードＯＵＴ２との間に直列接続されたインバータ８４Ａ，８４Ｂ，８４Ｃ，８４Ｄと、これらのインバータの各接続ノードと接地ノードＧＮＤとの間に接続されたコンデンサ８５Ａ，８５Ｂ，８５Ｃとを含む。
【００７７】
図１２は、図１０の各部の電圧波形を示したタイミング図である。図１２のタイミング図は、上から順に、ワンショットパルス発生器の入力ノードＩＮ１の電圧波形、インバータ８２の出力ノードＩＮ＿ｄの電圧波形、およびワンショットパルス発生器の出力ノードＯＵＴ１の電圧波形を示している。
【００７８】
図１２に示すように、入力ノードＩＮ１の電圧の立上がり時刻ｔ１よりも遅延回路８１の遅延時間の分遅れた時刻ｔ２に、インバータ８２の出力ノードＩＮ＿ｄの電圧が立下がる。入力ノードＩＮ１の電圧の立下がり時刻ｔ３よりも遅延回路８１の遅延時間の分遅れた時刻ｔ４に、インバータ８２の出力ノードＩＮ＿ｄの電圧が立上がる。この結果、ワンショットパルス発生器の出力ノードＯＵＴ１には、時刻ｔ１から時刻ｔ２の間にＨレベルとなるパルスが発生する。このように、ワンショットパルス発生器３３，３４によって発生するパルスのパルス幅は遅延回路８１の遅延値により決定できる。
【００７９】
［実施の形態１によるＤＣ／ＤＣコンバータ１，２の効果］
上記のとおり、実施の形態１によるＤＣ／ＤＣコンバータ１，２によれば、入力直流電圧Ｖｉｎと負荷電流Ｉｌｏａｄの変化に応じてリアルタイムでインダクタ電流の上限値ＩＬｍａｘを決めることができる。このため、常に最大の電力変換効率でＤＣ／ＤＣコンバータを動作させることができる。以下、比較例のＤＣ／ＤＣコンバータ９０１と対比することによって、ＤＣ／ＤＣコンバータ１，２の効果について補足する。
【００８０】
図１３は、図２のＤＣ／ＤＣコンバータ１の比較例としてのＤＣ／ＤＣコンバータ９０１の構成を示す回路図である。図１３を参照して、比較例のＤＣ／ＤＣコンバータ９０１は、変換回路１０と、分圧回路２１と、制御回路９２０と、電流センサ９３０とを含む。変換回路１０および分圧回路２１の構成は、図２のＤＣ／ＤＣコンバータ１と同じである。
【００８１】
制御回路９２０は、フィードフォワード制御によって、入力電圧ＶｉｎからＴｏｎ／Ｔｏｆｆ比を自動で設定する回路構成となっているが、Ｔｏｎ／Ｔｏｆｆ比は固定されている。具体的には、ｔｏｎ／ｔｏｆｆ比は、入力直流電圧Ｖｉｎが最も低い条件で昇圧が可能となるように最も大きい値に設定される。たとえば、入力範囲が１Ｖ〜２Ｖ、出力電位が３Ｖのときｔｏｎ／ｔｏｆｆ比の最も大きい条件は３Ｖ／１Ｖ−１＝２となる。クロック信号ｃｌｋの周期が１μｓのとき、オン時間が０．６７μｓに設定され、オフ時間が０．３３μｓに設定される。
【００８２】
制御回路９２０は、出力電圧Ｖｏｕｔが上限値Ｖｏｕｔ＊を超えたとき、またはインダクタ電流ＩＬが上限値ＩＬｍａｘを超えたときに、クロック信号ｃｌｋをＬレベルに固定する。具体的な回路構成は図１３に示すとおりであり、制御回路９２０は、分圧回路２１と、パルス発生器３０と、比較器ＣＭＰ１，ＣＭＰ２と、過電流保護回路９２２とを含む。分圧回路２１、パルス発生器３０、および比較器ＣＭＰ１の構成および動作は、図２、図８で説明したとおりである。
【００８３】
過電流保護回路９２２は、電流検出回路９２３と、ＰＭＯＳトランジスタ９２４，９２５と、抵抗素子９２６とを含む。電流検出回路９２３は、電流センサ９３０を用いてＮＭＯＳトランジスタｎ＿ｄｒを流れる電流（インダクタ電流ＩＬ）を検出する。電流検出回路９２３の出力電流Ｉｄは、ＰＭＯＳトランジスタ９２４，９２５によって構成されるカレントミラーによってコピーされて抵抗素子９２６（抵抗値Ｒｍｘ）に供給される。比較器ＣＭＰ２は、参照電圧Ｖｒｅｆと、過電流保護回路９２２に設けられた抵抗素子９２６の両端の電位差（Ｉｄ・Ｒｍｘ）とを比較する。比較器ＣＭＰ２は、抵抗素子９２６の電圧が参照電圧Ｖｒｅｆを超えているときＬレベルとなる信号を出力することにより、ＮＭＯＳトランジスタｎ＿ｄｒをオフ状態にする。
【００８４】
図１４は、図１３のＤＣ／ＤＣコンバータ９０１の各部の波形図である。図１４のグラフは、上から順にクロック信号ｃｌｋ、ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔおよびインダクタ電流ＩＬを示している。
【００８５】
図１４を参照して、出力電圧Ｖｏｕｔが所望の目標電圧Ｖｏｕｔ＊に到達した場合、図１の比較器ＣＭＰ１の出力によってクロック信号ｃｌｋが停止するので、ＤＣ／ＤＣコンバータの昇圧動作が停止する（図１４の時刻ｔ１）。Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、Ｔｏｎ／Ｔｏｆｆ比を最も大きな値に設定する必要があるため、このクロック信号ｃｌｋが停止する期間（図１４の時刻ｔ１から時刻ｔ２まで）が長くなる。
【００８６】
一方、実施の形態１によるＤＣ／ＤＣコンバータ１，２の場合には、負荷電流Ｉｌｏａｄと入力電圧Ｖｉｎとの比に応じてＴｏｎ／Ｔｏｆｆ比が設定されるので、クロック信号ｃｌｋの停止期間が短くて済む。
【００８７】
インダクタ電流ＩＬが上限値ＩＬｍａｘを超えた場合も同様である。この場合、スイッチング素子の破壊を防止するため、図１の比較器ＣＭＰ２の出力によって、クロック信号ｃｌｋが停止する（図１４の時刻ｔ３）。Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、Ｔｏｎ期間が長く設定されるため、インダクタ１１に必要以上の電流が流れることになる。この結果、比較例の場合のクロック信号ｃｌｋの停止期間（時刻ｔ３から時刻ｔ４まで）は、実施の形態１のＤＣ／ＤＣコンバータ１，２の場合よりも長くなる。
【００８８】
［変形例］
図１５は、図８のパルス発生器３０の変形例としてのパルス発生器３０Ａの構成を示す回路図である。
【００８９】
図１５を参照して、パルス発生器３０Ａは、遅延回路３１，３２と、ワンショットパルス発生器３３，３４と、ＲＳラッチ回路３５と、ＯＲゲート９２と、ＡＮＤゲート９１,９３と、インバータ９４とを含む。
【００９０】
図１５において、ＡＮＤゲート９１は、比較器ＣＭＰ１の出力信号と比較器ＣＭＰ２の出力信号との論理積を演算して出力する。
【００９１】
ＲＳラッチ回路３５の反転出力端子ＱＢから出力された信号は、遅延回路３１によって遅延された後にワンショットパルス発生器３３に入力される。この入力信号がＬレベルからＨレベルに切替わったとき、ワンショットパルス発生器３３からパルスが発生し、発生したワンショットパルスはＡＮＤゲート９３の第１の入力端子に入力される。ＡＮＤゲート９３の第２の入力端子にはＡＮＤゲート９１の出力信号が入力される。ＡＮＤゲート９３の出力信号は、ＲＳラッチ回路３５のセット端子Ｓに入力される。
【００９２】
ＲＳラッチ回路３５の非反転出力端子Ｑから出力された信号は、クロック信号ｃｌｋとしてＮＭＯＳトランジスタｎ＿ｄｒのゲートに入力されるとともに、遅延回路３２によって遅延された後にワンショットパルス発生器３４に入力される。この入力信号がＬレベルからＨレベルに切替わったとき、ワンショットパルス発生器３４からパルスが発生し、発生したワンショットパルスはＯＲゲート９２の第１の入力端子に入力される。ＯＲゲート９２の第２の入力端子には、ＡＮＤゲート９１の出力信号の論理レベルをインバータ９４によって反転した信号が入力される。ＯＲゲート９２の出力信号は、ＲＳラッチ回路３５のリセット端子Ｒに入力される。
【００９３】
上記の構成によれば、比較器ＣＭＰ１，ＣＭＰ２の出力信号が共にＨレベルのとき、ＲＳラッチ回路３５の非反転出力端子Ｑからは、遅延回路３１，３２の遅延時間で決まる所定の周期のクロック信号ｃｌｋが出力される。比較器ＣＭＰ１もしくはＣＭＰ２の出力信号がＬレベルになると、ＲＳラッチ回路３５がリセット状態になるので、クロック信号ｃｌｋはＬレベルに固定される。この結果、ＮＭＯＳトランジスタｎ＿ｄｒはオフ状態になる。
【００９４】
図１６は、図１５に示す構成のパルス発生器３０Ａを備えたＤＣ／ＤＣコンバータ１の動作を説明するためのタイミング図である。図１６（Ａ）、（Ｂ）の波形は、上から順に、図２の比較器ＣＭＰ１，ＣＭＰ２の出力信号、クロック信号ｃｌｋ、およびインダクタ電流ＩＬを示す。図１６（Ａ）では、図２の比較器ＣＭＰ１，ＣＭＰ２の各出力信号がＨレベルの場合が示され、図１６（Ｂ）では、Ｉｌｏａｄ／Ｖｉｎが上限値に達したために、比較器ＣＭＰ２の出力信号が一時的にＬレベルになる場合が示される。
【００９５】
図１６（Ａ）の場合の各信号の波形は、図９（Ａ）の場合と同様であるので説明を繰返さない。時刻ｔ１から時刻ｔ３までのオン時間Ｔｏｎ１は図１５の遅延回路３２の遅延時間に相当し、時刻ｔ３から時刻ｔ５までのオフ時間Ｔｏｆｆ１は図１５の遅延回路３１の遅延時間に相当する。オン時間Ｔｏｎ１とオフ時間Ｔｏｆｆ１との和がクロック信号ｃｌｋの周期Ｔｃｌｋになる。
【００９６】
次に、図１６（Ｂ）を参照して、図１６（Ａ）の場合と同様に、時刻ｔ１でクロック信号ｃｌｋがＨレベルに切替わることによって、ＮＭＯＳトランジスタｎ＿ｄｒがオン状態に切替わる。この結果、時刻ｔ１以降、インダクタ電流ＩＬが徐々に増加する。
【００９７】
次の時刻ｔ２で、図１５の遅延回路３２の遅延時間が経過する時刻ｔ３より前に、Ｉｌｏａｄ／Ｖｉｎが上限値を超えたことによって、比較器ＣＭＰ２の出力信号がＬレベルに切替わる。これによって、ＯＲゲート９２の出力がＨレベルに切替わるので、ＲＳラッチ回路３５がリセット状態になる。この結果、クロック信号ｃｌｋがＬレベルに切替わるので、ＮＭＯＳトランジスタｎ＿ｄｒがオフ状態になる。時刻ｔ２以降、インダクタ電流ＩＬが徐々に減少する。
【００９８】
次の時刻ｔ４で、図１５の遅延回路３１の遅延時間が経過する。このとき、比較器ＣＭＰ２の出力は既にＨレベルに戻っているので、ＲＳラッチ回路３５がセット状態になる。この結果、ＲＳラッチ回路３５の出力信号ｃｌｋがＨレベルに切替わる。
【００９９】
図１６（Ａ），（Ｂ）を比較すると、図１６（Ｂ）の場合のオン時間Ｔｏｎ２（時刻ｔ１〜ｔ２）は、図１６（Ａ）の場合のオン時間Ｔｏｎ１（時刻ｔ１〜ｔ３）よりも短い。一方、図１６（Ｂ）の場合のオフ時間Ｔｏｆｆ２（時刻ｔ２〜ｔ４）は、図１６（Ａ）の場合のオフ時間Ｔｏｆｆ１（時刻ｔ３〜ｔ５）に等しい。クロック信号ｃｌｋの周期に関しては、図１６（Ｂ）の場合のクロック信号ｃｌｋの周期（Ｔｏｎ２＋Ｔｏｆｆ２）は、図１６（Ａ）の場合のクロック信号ｃｌｋの周期Ｔｃｌｋよりも短い。したがって、図１５のパルス発生器３０Ａを備えたＤＣ／ＤＣコンバータ１では、Ｉｌｏａｄ／Ｖｉｎの大きさに応じてオン時間が変化する、フィードフォワード方式のＰＦＭ（Pulse Frequency Modulation）制御が実現している。
【０１００】
なお、図１５、図１６の場合とは逆に、Ｉｌｏａｄ／Ｖｉｎの大きさに応じてオフ時間を変化させることによって、インダクタ電流ＩＬが上限値ＩＬｍａｘを超えないように制御してもよい。
【０１０１】
＜実施の形態２＞
実施の形態２では、負荷電流Ｉｌｏａｄと入力直流電圧Ｖｉｎとの比（Ｉｌｏａｄ／Ｖｉｎ）に比例してインダクタ電流の上限値ＩＬｍａｘを決定する第２の回路例が示される。実施の形態２によるＤＣ／ＤＣコンバータでは、図２および図３の第１のモニタ電圧生成部４０に代えて、図１７に示すモニタ電圧生成部１００が設けられ、図２および図３の第２のモニタ電圧生成部５０に代えて、図１９に示すモニタ電圧生成部５０Ａが設けられる。その他の構成は、図２、図３に示したＤＣ／ＤＣコンバータ１，２と同じであるので説明を繰返さない。
【０１０２】
［モニタ電圧生成部１００の構成］
図１７は、この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部１００の構成を示す回路図である。図１７を参照して、モニタ電圧生成部１００は、電圧・電流変換部１０１と、ワンショットパルス発生器１１０と、第１の充電部１１１と、比較部１１６と、第２の充電部１４０と、サンプルホールド回路１５０と、電圧フォロアとして用いられる演算増幅器１５３とを含む。以下、各構成要素について詳しく説明する。
【０１０３】
（電圧・電流変換部１０１）
電圧・電流変換部１０１は、入力直流電圧Ｖｉｎに比例した電流値を有する変換電流Ｉ１を生成する。
【０１０４】
具体的には図１７に示すように、電圧・電流変換部１０１は、差動増幅器ＡＭＰ２と、ＮＭＯＳトランジスタ１０２と、抵抗素子１０３と、ＰＭＯＳトランジスタ１０５，１０６とを含む。ＰＭＯＳトランジスタ１０５、ＮＭＯＳトランジスタ１０２および抵抗素子１０３は、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で直列に接続される。差動増幅器ＡＭＰ２の非反転入力端子には入力直流電圧Ｖｉｎが入力される。差動増幅器ＡＭＰ２の反転入力端子は、ＮＭＯＳトランジスタ１０２と抵抗素子１０３との接続ノード１０４に接続される。ＰＭＯＳトランジスタ１０６は、電源ノードＶＤＤとノード１０７との間に設けられる。ＰＭＯＳトランジスタ１０６のゲートが、ＰＭＯＳトランジスタ１０５のゲートおよびドレインに接続されることによって、ＰＭＯＳトランジスタ１０５，１０６はカレントミラーを構成する。
【０１０５】
上記の構成によれば、抵抗素子１０３の抵抗値をＲ３とすると、変換電流Ｉ１は、
I1＝Vin／R3 …(18)
と表わされる。
【０１０６】
（ワンショットパルス発生器１１０）
ワンショットパルス発生器１１０は、クロック信号ｃｌｋがＬレベルからＨレベルに切替わったとき、所定時間（たとえば、１０ｎｓ）Ｈレベルとなるワンショットパルスを発生する。ワンショットパルス発生器１１０は、たとえば、図１０で説明した構成を有する。
【０１０７】
（第１の充電部１１１）
第１の充電部１１１は、クロック信号ｃｌｋがＬレベルからＨレベルに切替わったときに初期化され、この初期化以降、変換電流Ｉ１によって充電される。
【０１０８】
具体的には図１７に示すように、第１の充電部１１１は、変換電流Ｉ１によって充電されるコンデンサ１１３と、ＮＭＯＳトランジスタ１１２とを含む。コンデンサ１１３およびＮＭＯＳトランジスタ１１２は、ノード１０７と接地ノードＧＮＤとの間に互いに並列に接続される。ワンショットパルス発生器１１０から発生したパルスはＮＭＯＳトランジスタ１１２のゲートに入力される。これによって、クロック信号ｃｌｋがＬレベルからＨレベルに切替わったときコンデンサ１１３の充電電圧は放電（初期化）される。
【０１０９】
（比較部１１６）
比較部１１６は、第１の充電部１１１の充電電圧と所定の参照電圧Ｖｒｅｆとを比較し、第１の充電部１１１の充電電圧が参照電圧Ｖｒｅｆを超えるまでの間、活性状態（Ｌレベル）となる信号を出力する。
【０１１０】
具体的には図１７に示すように、比較部１１６は、比較器ＣＭＰ３と、比較器ＣＭＰ３の出力信号を反転して出力するインバータ１１７とを含む。比較器ＣＭＰ３は、参照電圧Ｖｒｅｆとコンデンサ１１３の充電電圧とを比較し、コンデンサ１１３の充電電圧が参照電圧Ｖｒｅｆ以下のときＨレベルの信号を出力し、コンデンサ１１３の充電電圧が参照電圧Ｖｒｅｆを超えたときＬレベルの信号を出力する。
【０１１１】
なお、比較器ＣＭＰ３に入力される参照電圧Ｖｒｅｆは、簡単のために図２の比較器ＣＭＰ１に入力される参照電圧Ｖｒｅｆと同じにしているが、異なっていても構わない。比較器ＣＭＰ３に入力される参照電圧Ｖｒｅｆの大きさに応じて抵抗素子１０３の抵抗値Ｒ３およびコンデンサ１１３の容量Ｃ１の少なくとも一方が調整される。
【０１１２】
（第２の充電部１４０）
第２の充電部１４０は、クロック信号ｃｌｋがＬレベルからＨレベルに切替わったときに初期化され、この初期化以降、比較部１１６の出力信号が活性状態（Ｌレベル）の間、すなわち、第１の充電部１１１の充電電圧が参照電圧Ｖｆｅｆを超えるまでの間、負荷電流Ｉｌｏａｄに比例した大きさの電流ｋ１・Ｉｌｏａｄによって充電される。
【０１１３】
具体的には図１７に示すように、第２の充電部１４０は、コンデンサ１４２と、ＮＭＯＳトランジスタ１４３と、ＰＭＯＳトランジスタｐｓ１，１４１とを含む。ＰＭＯＳトランジスタ１４１、ＰＭＯＳトランジスタｐｓ１、およびコンデンサ１４２は、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で直列に接続される。
【０１１４】
ＰＭＯＳトランジスタ１４１のゲートは、図７で説明した負荷電流検出部７０を構成するＰＭＯＳトランジスタ７３のゲートおよびドレインに接続される。これによって、ＰＭＯＳトランジスタ１４１，７３はカレントミラーを構成するので、ＰＭＯＳトランジスタ１４１には、負荷電流Ｉｌｏａｄに比例した電流ｋ１・Ｉｌｏａｄが流れる（ただし、ｋ１は比例定数であり、たとえば、ｋ１＝１／１０００）。
【０１１５】
ＰＭＯＳトランジスタｐｓ１のゲートには、比較部１１６の出力信号（すなわち、インバータ１１７の出力信号）が与えられる。したがって、ＰＭＯＳトランジスタｐｓ１は、比較部１１６の出力信号がＬレベルの間、すなわち、第１の充電部１１１の充電電圧が参照電圧Ｖｒｅｆを超えるまでの間、オン状態になる。
【０１１６】
ＮＭＯＳトランジスタ１４３はコンデンサ１４２と並列に接続され、ＮＭＯＳトランジスタ１４３のゲートには、ワンショットパルス発生器１１０から出力されたパルスが入力される。クロック信号ｃｌｋがＬレベルからＨレベルに切替わったとき、ワンショットパルスによってＮＭＯＳトランジスタ１４３が一時的にオン状態になるので、コンデンサ１１３の充電電圧は放電（初期化）される。この初期化以降、比較部１１６の出力信号がＬレベルの間、コンデンサ１４２は、負荷電流Ｉｌｏａｄに比例した電流ｋ１・Ｉｌｏａｄによって充電される。
【０１１７】
（サンプルホールド回路１５０）
サンプルホールド回路１５０は、クロック信号ｃｌｋがＨレベルからＬレベルに切替わったときに第２の充電部１４０（すなわち、コンデンサ１４２）の充電電圧を保持し、保持した充電電圧を第１のモニタ電圧Ｖｍ１として出力する。サンプルホールド回路１５０と、図２の比較器ＣＭＰ２の非反転入力端子との間には、インピーダンス変換のために電圧フォロア（演算増幅器１５３）が設けられる。
【０１１８】
具体的には図１７に示すように、サンプルホールド回路１５０は、ＰＭＯＳトランジスタ１５１と、コンデンサ１５２とを含む。ＰＭＯＳトランジスタ１５１の第１の主電極は、ＰＭＯＳトランジスタｐｓ１とコンデンサ１４２との接続ノード１４５に接続され、ＰＭＯＳトランジスタ１５１の第２の主電極は、電圧フォロアとして用いられる演算増幅器１５３の非反転入力端子に接続される。コンデンサ１５２は、ＰＭＯＳトランジスタ１５１の第２の主電極と接地ノードＧＮＤとの間に接続される。
【０１１９】
［モニタ電圧生成部１００の動作］
図１８は、図１７のモニタ電圧生成部１００の各部の電圧波形を示す図である。図１８の波形図は、上から順に、クロック信号ｃｌｋ、ワンショットパルス発生器１１０の出力信号、コンデンサ１１３の充電電圧（ノード１０７の電圧）Ｖ１、ＰＭＯＳトランジスタｐｓ１のゲート電圧ＶＧ（ｐｓ１）、およびコンデンサ１４２の充電電圧（ノード１４５の電圧）Ｖ２を示す。以下、図１７、図１８を参照して、モニタ電圧生成部１００の動作について説明する。
【０１２０】
時刻ｔ１で、クロック信号ｃｌｋの立上がりに同期して、ワンショットパルス発生器１１０からパルスが発生する。このパルスをゲートに受けることによって、時刻ｔ１から時刻ｔ２まで、ＮＭＯＳトランジスタ１１２，１４３がオン状態になり、コンデンサ１１３，１４２の充電電圧が初期化される。
【０１２１】
時刻ｔ２以降、コンデンサ１１３は変換電流Ｉ１（＝Ｖｉｎ／Ｒ３）によって充電され、コンデンサ１４２は負荷電流Ｉｌｏａｄに比例した電流ｋ１・Ｉｌｏａｄで充電される。
【０１２２】
次の時刻ｔ３で、コンデンサ１１３の充電電圧Ｖ１が参照電圧Ｖｒｅｆに達する。これによって、比較器ＣＭＰ３の出力がＬレベルに切替わるので、ＰＭＯＳトランジスタｐｓ１のゲート電圧ＶＧ（ｐｓ１）がＨレベルに切替わる。この結果、ＰＭＯＳトランジスタｐｓ１がオフ状態になるので、コンデンサ１４２の充電が停止する。このときのコンデンサ１４２の充電電圧Ｖ２がモニタ電圧Ｖｍ１に相当する。
【０１２３】
コンデンサ１１３の容量をＣ１とすると、コンデンサ１１３の充電時間Δｔ（時刻ｔ２から時刻ｔ３まで）は、
Δt＝Vref・C1／I1＝Vref・C1・R3／Vin …(19)
で表わされる。コンデンサ１４２の容量をＣ２とすると、コンデンサ１４２はこの充電時間Δｔの間、電流ｋ１・Ｉｌｏａｄで充電されるので、モニタ電圧Ｖｍ１は、
Vm1＝Δt・k１・Iload／C2＝(Vref・k1・C1・R3／C2)・(Iload／Vin)
∝Iload／Vin …(20)
で与えられる。すなわち、モニタ電圧Ｖｍ１は、負荷電流Ｉｌｏａｄと入力直流電圧Ｖｉｎとの比（Ｉｌｏａｄ／Ｖｉｎ）に比例する。
【０１２４】
次の時刻ｔ４で、クロック信号ｃｌｋがＨレベルからＬレベルに立下がる。このタイミングで、サンプルホールド回路１５０は、コンデンサ１４２の充電電圧Ｖ２（すなわち、モニタ電圧Ｖｍ１）を保持する。インダクタ１１の電流ＩＬを制限するのはＮＭＯＳトランジスタｎ＿ｄｒがオンしている期間なので、クロック信号ｃｌｋがＬレベルの期間に、コンデンサ１４２の充電電圧Ｖ２をモニタ電圧Ｖｍ１としてコンデンサ１５２に保持し、比較器ＣＭＰ２の非反転入力端子に与える。
【０１２５】
［モニタ電圧生成部５０Ａの構成］
図１９は、この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部５０Ａの構成を示す回路図である。図１９のモニタ電圧生成部５０Ａは、定電流源５２を含まない点で図６のモニタ電圧生成部５０と異なる。したがって、抵抗素子５３には、インダクタ電流ＩＬに比例した電流ｋ３・ＩＬｍａｘが流れる。接続ノード５４の電圧（抵抗素子５３の両端の電位差）Ｖｍ２は、
Vm2＝k3・IL・Rmax …(21)
で与えられ、インダクタ電流ＩＬに比例する。この電圧Ｖｍ２がモニタ電圧Ｖｍ２として比較器ＣＭＰ２の反転入力端子に入力される。
【０１２６】
比較器ＣＭＰ２により、式（２０）のモニタ電圧Ｖｍ１と、式（２１）のモニタ電圧Ｖｍ２とが比較されるので、インダクタ電流ＩＬの上限値ＩＬｍａｘについて、
ILmax∝Iload／Vin …(22)
とすることができる。
【０１２７】
［実施の形態２によるＤＣ／ＤＣコンバータ効果］
上記のとおり、実施の形態２によるＤＣ／ＤＣコンバータによれば、入力直流電圧Ｖｉｎと負荷電流Ｉｌｏａｄの変化に応じてリアルタイムでインダクタ電流の上限値ＩＬｍａｘを決めることができる。このため、常に最大の電力変換効率でＤＣ／ＤＣコンバータを動作させることができる。
【０１２８】
特に、実施の形態２の場合には、実施の形態１の場合と異なり、図６で説明したような線型領域（非飽和領域）で動作させるＮＭＯＳトランジスタｎ１を必要としない。このため、トランジスタの動作領域の設定が不要になるというメリットがある。
【０１２９】
＜実施の形態３＞
実施の形態１，２では、インダクタ電流ＩＬの上限値ＩＬｍａｘは、負荷電流Ｉｌｏａｄを供給できる必要最低値に設定される。このため、昇圧開始時や一時的に出力電圧Ｖｏｕｔが降下した場合には大きな負荷電流Ｉｌｏａｄが得られず、出力電圧Ｖｏｕｔが設定電圧に到達するまでに時間がかかる。実施の形態３のＤＣ／ＤＣコンバータは、上記の問題を解決することを目的とし、出力電圧Ｖｏｕｔの期待値からのずれに応じてインダクタ電流ＩＬの上限値ＩＬａｍｘを増加させ、出力電圧Ｖｏｕｔの安定性を向上させる。
【０１３０】
図２０は、この発明の実施の形態３によるＤＣ／ＤＣコンバータに適用されるモニタ電圧生成部５０Ｂの構成を示す回路図である。図２、図３のＤＣ／ＤＣコンバータ１，２において、モニタ電圧生成部５０が図２０のモニタ電圧生成部５０Ｂに置き換えられる。モニタ電圧生成部５０Ｂ以外の構成は、実施の形態１の場合と同じである。
【０１３１】
図２０を参照して、モニタ電圧生成部５０Ｂは、演算トランスコンダクタンス増幅器（ＯＴＡ：Operational Transcondactance Amplifier）１２０をさらに含む点で、実施の形態１で説明した図６のモニタ電圧生成部５０Ａと異なる。ＯＴＡ１２０の反転入力端子には参照電圧Ｖｒｅｆが入力され、ＯＴＡ１２０の非反転入力端子には図２、図３の分圧回路２１の出力電圧Ｖｏｕｔ２が入力される。参照電圧Ｖｒｅｆは、出力電圧Ｖｏｕｔの期待値Ｖｏｕｔ＊に応じて設定される。分圧回路２１の分圧比をα（＝Ｒ１／（Ｒ１＋Ｒ２））とすれば、参照電圧Ｖｒｅｆはα×Ｖｏｕｔ＊で与えられる。なお、ＯＴＡ１２０に入力される参照電圧は、比較器ＣＭＰ１に入力される参照電圧と必ずしも同じにする必要はない。
【０１３２】
ＯＴＡ１２０は、参照電圧Ｖｒｅｆと分圧回路２１の出力電圧Ｖｏｕｔ２との電圧差に応じた補正電流Ｉｍｄを、接続ノード５４を介して抵抗素子５３に供給する。したがって、抵抗素子５３には、インダクタ電流ＩＬに比例した電流ｋ３・ＩＬに、定電流Ｉｃｓおよび補正電流Ｉｍｄを加算した加算電流が流れる。接続ノード５４の電圧（抵抗素子５３の両端の電位差）Ｖｍ２は、
Vm2＝(k3・IL＋Ics＋Imd)・Rmax …(23)
で表わされ、この加算電流に比例する。
【０１３３】
Ｖｒｅｆ＞Ｖｏｕｔ２の場合、すなわち、出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊よりも低い場合には補正電流Ｉｍｄは負になるので、ＯＴＡ１２０は電流を吸収する。この結果、ＩＬｍａｘは実効的に増加するので、出力電圧Ｖｏｕｔの立上がり速度を早めることができる。Ｖｒｅｆ＜Ｖｏｕｔ２の場合、すなわち出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊よりも高い場合、補正電流Ｉｍｄは正になるので、ＯＴＡ１２０は電流を出力する。この結果、ＩＬｍａｘは実効的に減少するので、負荷には必要量に満たない電流しか供給されず、出力電圧Ｖｏｕｔは降下する。
【０１３４】
なお、図２０のＯＴＡ１２０は、図１９に示した実施の形態２のＤＣ／ＤＣコンバータで用いられるモニタ電圧生成部５０Ａにも適用することができる。図２１の場合と同様に、ＯＴＡ１２０の反転入力端子には参照電圧Ｖｒｅｆが入力され、ＯＴＡ１２０の非反転入力端子には図２、図３の分圧回路２１の出力電圧Ｖｏｕｔ２が入力される。ＯＴＡ１２０の出力端子は、接続ノード５４に接続される。したがって、抵抗素子５３には、インダクタ電流ＩＬに比例した電流ｋ３・ＩＬに、ＯＴＡ１２０から出力された補正電流Ｉｍｄを加算した加算電流が流れる。
【０１３５】
図２１は、図２０のＯＴＡ１２０の構成の一例を示す回路図である。図２１を参照して、ＯＴＡ１２０は、ＰＭＯＳトランジスタ１２１〜１２４と、ＮＭＯＳトランジスタ１２５〜１２８と、定電流源１３０とを含む。
【０１３６】
トランジスタ１２１，１２５は、この順で直列に電源ノードＶＤＤおよび接地ノードＧＮＤ間に接続され、トランジスタ１２２，１２８は、この順で直列に電源ノードＶＤＤおよび接地ノードＧＮＤ間に接続される。トランジスタ１２３，１２６は、この順で直列にノード１２９と接地ノードＧＮＤとの間に接続され、トランジスタ１２４，１２７は、この順で直列にノード１２９と接地ノードＧＮＤとの間に接続される。定電流源１３０は、電源ノードＶＤＤとノード１２９との間に接続される。
【０１３７】
ＰＭＯＳトランジスタ１２１のゲートは、そのドレインに接続されるとともに、ＰＭＯＳトランジスタ１２２のゲートに接続される。すなわち、ＰＭＯＳトランジスタ１２１，１２２はカレントミラーを構成する。ＮＭＯＳトランジスタ１２６のゲートは、そのドレインに接続されるとともに、ＮＭＯＳトランジスタ１２５のゲートに接続される。すなわち、ＮＭＯＳトランジスタ１２５，１２６はカレントミラーを構成する。ＮＭＯＳトランジスタ１２７のゲートは、そのドレインに接続されるとともに、ＮＭＯＳトランジスタ１２８のゲートに接続される。すなわち、ＮＭＯＳトランジスタ１２７，１２８はカレントミラーを構成する。
【０１３８】
上記構成のＯＴＡ１２０において、ＰＭＯＳトランジスタ１２４のゲートがＯＴＡ１２０の非反転入力端子ＩＮｐとして用いられ、ＰＭＯＳトランジスタ１２３のゲートがＯＴＡ１２０の反転入力端子ＩＮｎとして用いられる。トランジスタ１２２，１２８の接続ノード１３１が、ＯＴＡ１２０の出力ノードＯＵＴ３として用いられる。したがって、非反転入力端子ＩＮｐの電圧が反転入力端子ＩＮｎの電圧よりも増加すれば、その増加量に応じてトランジスタ１２４，１２７，１２８を流れる電流が減少し、トランジスタ１２３，１２６，１２５，１２１，１２２を流れる電流が増加する。この結果、出力ノードからＯＵＴ３から外部に流出する電流が増加する。逆に、非反転入力端子ＩＮｐの電圧が反転入力端子ＩＮｎの電圧よりも減少すれば、その減少量に応じてトランジスタ１２４，１２７，１２８を流れる電流が増加し、トランジスタ１２３，１２６，１２５，１２１，１２２を流れる電流が減少する。この結果、外部から出力ノードＯＵＴ３に流入する電流が増加する。
【０１３９】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４０】
１，２ ＤＣ／ＤＣコンバータ、９ 電池（直流電源）、１０ 変換回路、１１ インダクタ、１２ ダイオード、１３ コンデンサ、２０，２０Ａ 制御回路、２１，４２ 分圧回路、３０，３０Ａ パルス発生器（制御信号生成部）、３３，３４，１１０ ワンショットパルス発生器、３５，３８ ＲＳラッチ回路、４０，１００ 第１のモニタ電圧生成部、５０，５０Ａ，５０Ｂ 第２のモニタ電圧生成部、５２ 定電流源、６０ インダクタ電流検出部、７０ 負荷電流検出部、１０１ 電圧・電流変換部、１１１ 第１の充電部、１１６ 比較部、１４０ 第２の充電部、１５０ サンプルホールド回路、１５３ 演算増幅器、２００ マイクロコンピュータチップ、ＡＭＰ１，ＡＭＰ２ 差動増幅器、ＣＭＰ１，ＣＭＰ２，ＣＭＰ３ 比較器、ＧＮＤ 接地ノード、Ｉ１ 変換電流、ＩＬ インダクタ電流、ＩＬａｍｘ インダクタ電流の上限値、Ｉｃｓ 定電流、Ｉｌｏａｄ 負荷電流、Ｉｍｄ 補正電流、ｎ＿ｄｒ，ｎ１ ＮＭＯＳトランジスタ、ｐ＿ｓｗ ＰＭＯＳトランジスタ、ＶＤＤ 電源ノード、Ｖｍ１ 第１のモニタ電圧、Ｖｍ２ 第２のモニタ電圧、ｃｌｋ クロック信号。
【特許請求の範囲】
【請求項１】
インダクタおよび前記インダクタと接続されたスイッチング素子を含み、前記スイッチング素子のオン・オフに応じて前記インダクタを流れるインダクタ電流を変化させることによって、入力直流電圧を前記スイッチング素子のオン時間およびオフ時間に応じた大きさの出力直流電圧に変換して負荷に供給する変換回路と、
前記スイッチング素子がオン状態のときに、前記インダクタ電流を検出するインダクタ電流検出部と、
前記変換回路から前記負荷に流れる負荷電流を検出する負荷電流検出部と、
前記負荷電流および前記入力直流電圧に基づいて前記インダクタ電流の上限値を決定し、検出した前記インダクタ電流が前記上限値を超えないように前記スイッチング素子のオン時間およびオフ時間の少なくとも一方を変化させる制御回路とを備えたＤＣ／ＤＣコンバータ。
【請求項２】
前記制御回路は、前記負荷電流と前記入力直流電圧との比に基づいて前記インダクタ電流の前記上限値を決定する、請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記スイッチング素子は、制御信号が入力される制御端子を有し、前記制御信号の論理レベルに応じてオン状態またはオフ状態に切替わり、
前記制御回路は、
前記負荷電流と前記入力直流電圧との比に基づいて前記上限値に対応する第１のモニタ電圧を生成する第１のモニタ電圧生成部と、
前記インダクタ電流に基づいて第２のモニタ電圧を生成する第２のモニタ電圧生成部と、
前記第１のモニタ電圧と前記第２のモニタ電圧との大小を比較する第１の比較部と、
前記制御信号を生成して、前記スイッチング素子の前記制御端子に出力する制御信号生成部とを含み、
前記制御信号生成部は、前記第１のモニタ電圧が前記第２のモニタ電圧を超えているとき、前記スイッチング素子がオフ状態になるように前記制御信号の論理レベルを固定する、請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記第１のモニタ電圧生成部は、
前記負荷電流に比例した電流が流れるＭＯＳトランジスタと、
前記入力直流電圧に比例した電圧と前記ＭＯＳトランジスタのドレイン・ソース間にかかる電圧との差を増幅する差動増幅器とを含み、
前記差動増幅器の出力は、前記ＭＯＳトランジスタのゲートに入力されるととともに、前記第１のモニタ電圧として前記第１の比較部に入力される、請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記第２のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電流に所定の大きさの定電流を加算した加算電流を生成し、生成した加算電流に比例した大きさの電圧を前記第２のモニタ電圧として前記第１の比較部に出力する、請求項４に記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記制御回路は、前記出力直流電圧に比例した電圧と所定の参照電圧との差電圧に比例した大きさの補正電流を生成する演算トランスコンダクタンス増幅器をさらに含み、
前記第２のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電流に、所定の大きさの定電流および前記補正電流を加算した加算電流を生成し、生成した加算電流に比例した大きさの電圧を前記第２のモニタ電圧として前記第１の比較部に出力する、請求項４に記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記スイッチング素子は、前記制御信号が第１の論理レベルのときオン状態になり、前記制御信号が第２の論理レベルのときオフ状態になり、
前記第１のモニタ電圧生成部は、
前記入力直流電圧に比例した電流値を有する変換電流を生成する電圧・電流変換部と、
前記制御信号が前記第２の論理レベルから前記第１の論理レベルに切替わったときに初期化され、この初期化以降、前記変換電流によって充電される第１の充電部と、
前記第１の充電部の充電電圧と所定の第１の参照電圧とを比較する第２の比較部と、
前記制御信号が前記第２の論理レベルから前記第１の論理レベルに切替わったときに初期化され、この初期化以降、前記第１の充電部の充電電圧が前記第１の参照電圧を超えるまでの間、前記負荷電流に比例した大きさの電流によって充電される第２の充電部と、
前記制御信号が前記第１の論理レベルから前記第２の論理レベルに切替わったときに前記第２の充電部の充電電圧を保持し、保持した充電電圧を前記第１のモニタ電圧として前記第２の比較部に出力するサンプルホールド回路とを含む、請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項８】
前記第２のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電圧を前記第２のモニタ電圧として前記第１の比較部に出力する、請求項７に記載のＤＣ／ＤＣコンバータ。
【請求項９】
前記制御回路は、前記出力直流電圧に比例した電圧と所定の第２の参照電圧との差電圧に比例した大きさの補正電流を生成する演算トランスコンダクタンス増幅器をさらに含み、
前記第２のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電流に前記補正電流を加算した加算電流を生成し、生成した加算電流に比例した大きさの電圧を前記第２のモニタ電圧として前記第１の比較部に出力する、請求項７に記載のＤＣ／ＤＣコンバータ。
【請求項１】
インダクタおよび前記インダクタと接続されたスイッチング素子を含み、前記スイッチング素子のオン・オフに応じて前記インダクタを流れるインダクタ電流を変化させることによって、入力直流電圧を前記スイッチング素子のオン時間およびオフ時間に応じた大きさの出力直流電圧に変換して負荷に供給する変換回路と、
前記スイッチング素子がオン状態のときに、前記インダクタ電流を検出するインダクタ電流検出部と、
前記変換回路から前記負荷に流れる負荷電流を検出する負荷電流検出部と、
前記負荷電流および前記入力直流電圧に基づいて前記インダクタ電流の上限値を決定し、検出した前記インダクタ電流が前記上限値を超えないように前記スイッチング素子のオン時間およびオフ時間の少なくとも一方を変化させる制御回路とを備えたＤＣ／ＤＣコンバータ。
【請求項２】
前記制御回路は、前記負荷電流と前記入力直流電圧との比に基づいて前記インダクタ電流の前記上限値を決定する、請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記スイッチング素子は、制御信号が入力される制御端子を有し、前記制御信号の論理レベルに応じてオン状態またはオフ状態に切替わり、
前記制御回路は、
前記負荷電流と前記入力直流電圧との比に基づいて前記上限値に対応する第１のモニタ電圧を生成する第１のモニタ電圧生成部と、
前記インダクタ電流に基づいて第２のモニタ電圧を生成する第２のモニタ電圧生成部と、
前記第１のモニタ電圧と前記第２のモニタ電圧との大小を比較する第１の比較部と、
前記制御信号を生成して、前記スイッチング素子の前記制御端子に出力する制御信号生成部とを含み、
前記制御信号生成部は、前記第１のモニタ電圧が前記第２のモニタ電圧を超えているとき、前記スイッチング素子がオフ状態になるように前記制御信号の論理レベルを固定する、請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記第１のモニタ電圧生成部は、
前記負荷電流に比例した電流が流れるＭＯＳトランジスタと、
前記入力直流電圧に比例した電圧と前記ＭＯＳトランジスタのドレイン・ソース間にかかる電圧との差を増幅する差動増幅器とを含み、
前記差動増幅器の出力は、前記ＭＯＳトランジスタのゲートに入力されるととともに、前記第１のモニタ電圧として前記第１の比較部に入力される、請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記第２のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電流に所定の大きさの定電流を加算した加算電流を生成し、生成した加算電流に比例した大きさの電圧を前記第２のモニタ電圧として前記第１の比較部に出力する、請求項４に記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記制御回路は、前記出力直流電圧に比例した電圧と所定の参照電圧との差電圧に比例した大きさの補正電流を生成する演算トランスコンダクタンス増幅器をさらに含み、
前記第２のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電流に、所定の大きさの定電流および前記補正電流を加算した加算電流を生成し、生成した加算電流に比例した大きさの電圧を前記第２のモニタ電圧として前記第１の比較部に出力する、請求項４に記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記スイッチング素子は、前記制御信号が第１の論理レベルのときオン状態になり、前記制御信号が第２の論理レベルのときオフ状態になり、
前記第１のモニタ電圧生成部は、
前記入力直流電圧に比例した電流値を有する変換電流を生成する電圧・電流変換部と、
前記制御信号が前記第２の論理レベルから前記第１の論理レベルに切替わったときに初期化され、この初期化以降、前記変換電流によって充電される第１の充電部と、
前記第１の充電部の充電電圧と所定の第１の参照電圧とを比較する第２の比較部と、
前記制御信号が前記第２の論理レベルから前記第１の論理レベルに切替わったときに初期化され、この初期化以降、前記第１の充電部の充電電圧が前記第１の参照電圧を超えるまでの間、前記負荷電流に比例した大きさの電流によって充電される第２の充電部と、
前記制御信号が前記第１の論理レベルから前記第２の論理レベルに切替わったときに前記第２の充電部の充電電圧を保持し、保持した充電電圧を前記第１のモニタ電圧として前記第２の比較部に出力するサンプルホールド回路とを含む、請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項８】
前記第２のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電圧を前記第２のモニタ電圧として前記第１の比較部に出力する、請求項７に記載のＤＣ／ＤＣコンバータ。
【請求項９】
前記制御回路は、前記出力直流電圧に比例した電圧と所定の第２の参照電圧との差電圧に比例した大きさの補正電流を生成する演算トランスコンダクタンス増幅器をさらに含み、
前記第２のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電流に前記補正電流を加算した加算電流を生成し、生成した加算電流に比例した大きさの電圧を前記第２のモニタ電圧として前記第１の比較部に出力する、請求項７に記載のＤＣ／ＤＣコンバータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
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【図１６】
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【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−７０４７０（Ｐ２０１３−７０４７０Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０５７０８（Ｐ２０１１−２０５７０８）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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