【課題】狭いピッチの半導体装置の配線およびその形成方法を提供する。
【解決手段】基板１１に形成され、基板１１側から上方に向かって末広がり状に傾斜した側面を有する第１配線１３と、絶縁膜１４によって第１配線１３と分離され、上方から基板１１側に向かって末広がり状に傾斜した側面を有する第２配線１５と、を具備する。マスクパターンピッチの１／２の配線ピッチＬ１を得る。 （もっと読む）

【課題】汎用的に使用することのできるホールドフリーレジスタセルを提供する。
【解決手段】ホールドフリーレジスタセル１は、クロック信号ＣＫを切り替え信号として２つの入力信号の切り換えを行うマルチプレクサ１１と、マルチプレクサ１１の出力遅延時間に応じてクロック信号ＣＫを遅延させ、クロック信号ＣＫｄとして出力する遅延回路１２と、遅延回路１２から出力されたクロック信号ＣＫｄの立ち下りでマルチプレクサ１１から出力されるデータをラッチするラッチ回路１３と、を備える。マルチプレクサ１１は、クロック信号ＣＫがデータ取り込みエッジ前のレベルである‘１’のときはデータ入力信号Ｄを出力し、クロック信号ＣＫがデータ取り込みエッジ後のレベルである‘０’のときはラッチ回路の出力信号Ｑ１を出力する。 （もっと読む）

【課題】確実な書き込み及び消去を可能とした不揮発性メモリ装置とそのデータ書き込み方法を提供する。
【解決手段】互いに交差する第１の配線と第２の配線及び、それらの各交差部に配置された、電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子と整流素子を直列接続したメモリセルとを有する不揮発性メモリ装置のデータ書き込み方法であって、選択された第１の配線の立ち上げに先立って、全ての第２の配線を各メモリセルの整流素子が逆バイアスとなるように整流素子のしきい値以上の所定電圧に充電し、前記選択された第１の配線を書き込み又は消去に必要な電圧に充電した後、選択された第２の配線を放電させる。 （もっと読む）

【課題】リフレッシュ時の消費電流を削減でき、パーシャルリフレッシュ時のポーズ時間を短縮してデータの信頼性を確保することが可能な半導体記憶装置を提供する。
【解決手段】保持回路は、メモリセルアレイの全体的なセルフレッシュを行うフルセルフリフレッシュ（ＦＳＲ）と、メモリセルアレイの部分的なリフレッシュを行うパーシャルアレイセルフリフレッシュ（ＰＡＳＲ）とを切替える制御信号を保持する。リフレッシュアドレスカウンタは、リフレッシュアドレスを発生する。アドレス切替回路は、保持回路から供給される制御信号に応じて外部から供給される外部アドレスの上位ビットを単位セルブロック内のワード線の選択アドレスとし、ＦＳＲ及びＰＡＳＲのどちらにおいても、リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの下位ビットを前記単位セルブロック内のワード線の選択アドレスとする。 （もっと読む）

【課題】復調部の素子ペア同士の特性のずれに拘わらず、一定振幅のＡＧＣ制御を可能にする。
【解決手段】 受信したアナログ映像信号を同期検波する同期検波部と前記同期検波部の出力を増幅すると共に第１の基準電圧を印加して前記同期検波部の直流レベルを規定して復調出力として出力する増幅手段とを有する復調部１７と、前記同期検波部の入力が無入力の場合の前記復調部の出力である無入力時復調出力収束電圧を取り込み、取り込んだ前記無入力時復調出力収束電圧と前記第１の基準電圧との差に基づく補正信号を発生し、発生した前記補正信号を前記復調部に与えて前記同期検波部の出力の直流レベルを調整して、前記復調部からの無入力時復調出力収束電圧を前記第１の基準電圧に基づく一定値に補正する補正手段１８とを具備したことを特徴とする。 （もっと読む）

【課題】いわゆる側壁残しプロセスを適用して微細なパターンを備える半導体装置を効率良く、かつ、容易に製造することができる半導体装置の製造方法を提供する。
【解決手段】被処理基板１上に被加工層２およびマスク層を挟んで設けられた感光性部材からなる層に第１のパターンをパターニングする。第１のパターンをマスクとしてマスク層をエッチングしてマスク層に第１のパターンを転写する。第１のパターンが転写されたマスク層をエッチングして第１のパターンを縮小させた第２のパターン７ａを形成する。第２のパターン７ａの側壁部を囲んで側壁パターン８ａ，８ｂを設けた後に第２のパターン７ａの少なくとも一部を除去する。側壁パターン８ａ，８ｂをマスクとして被加工層２をエッチングして被加工層２に側壁パターン８ａ，８ｂを転写する。 （もっと読む）

【課題】メモリにおいて新しい記憶領域が確保され、空き領域のなくなった記憶領域から新しい記憶領域にデータがコピーされる処理の１回当たりの実行時間を短縮化する。
【解決手段】本発明の一態様に係るメモリ制御装置２は、メモリ３において、複数の記憶領域を確保する確保手段７と、複数の記憶領域の中の第１記憶領域の空き領域に対してデータを記憶し、当該第１記憶領域に空き領域がなくなった場合に、次の第２記憶領域の空き領域に対してデータを記憶する空き領域記憶手段８と、第１記憶領域の空き領域がなくなった後、第１記憶領域に記憶されているが第２記憶領域に記憶されていない複数のコピー対象データを、複数回に分けて第２記憶領域に記憶するコピー手段９とを具備する。 （もっと読む）

【課題】クロック信号の異常を精度良く検出することができるクロック異常検知回路を提供する。
【解決手段】クロック信号ＣＫを検出してパルスを生成するパルス生成回路１１と、電流源１８から出力される電流を充電する充電回路１３と、パルス生成回路１１からのパルスによって、充電回路１３に充電された電圧を放電する放電回路１２と、充電回路１３に充電された電圧を検知し、その電圧に応じた信号を出力する第１の電圧レベル検知回路１５と、第１の電圧レベル検知回路１５の出力に応じて制御された制御電圧を出力するピークホールド回路１７と、充電回路１３に充電された電圧を降圧し、降圧電圧を生成する電圧シフト回路１４と、電圧シフト回路１４により降圧された降圧電圧を検知する第２の電圧レベル検知回路１６とを備える。ピークホールド回路１７から出力された制御電圧に応じて電流源１８は充電回路１３に電流を出力する。 （もっと読む）

【課題】本発明は、定電流駆動制御用の電流検出用抵抗を用いて過電流保護動作を行なうことを特徴とする。
【解決手段】出力スイッチＭ１〜Ｍ４によってスイッチング制御される誘導性負荷Ｌ１と、誘導性負荷に接続された電流検出用抵抗ＲＳ１と、電流検出用抵抗に発生する電圧を検知し、誘導性負荷を定電流駆動するための第１の制御信号Ｓ１を生成するコンパレータ回路Ｘ１と、電流検出用抵抗に発生する電圧を検知し、出力スイッチの定常状態／過電流状態に応じた第２の制御信号Ｓ２を生成するコンパレータ回路Ｘ２と、第１、第２の制御信号Ｓ１、Ｓ２を受け、出力スイッチの定電流駆動制御及び過電流制御を行う信号Ｇ１〜Ｇ４を生成する制御回路１０を具備する。 （もっと読む）

【課題】性能補正を行うための基板バイアスを印加する場合に、チップ面積への影響を最小限に留める。
【解決手段】機能ブロックを有する半導体集積回路装置であって、前記機能ブロックは、所定の動作を行う複数のプリミティブセル３１がそれぞれに配置される複数のロー及び前記ロー内に設けられて前記複数のプリミティブセル３１のそれぞれに基板電位を供給する複数の基板コンタクトセル３２を有し、前記複数の基板コンタクトセル３２は、それぞれ、前記基板電位が供給される近隣のプリミティブセル３１に対して一定の距離基準を満たすように設けられ、前記ローと直交する方向に対して直線状に配置される。 （もっと読む）