【課題】本発明は、セルフ・リフレッシュ機能を備える擬似ＳＲＡＭにおいて、セルフ・リフレッシュ動作時のアドレス・セットアップのマージンを拡げ、かつ、外部・リフレッシュ動作におけるバースト・アクセスを高速化できるようにする。
【解決手段】たとえば、複数のメモリセル２４ａ，２４ｂに記憶されているデータを保持するためのリフレッシュ・サイクル動作が必要なメモリ部と、バースト動作のためのトリガ信号ｂＣＬＫＴＤを生成する第１クロック・トランジションディテクタ回路１５と、アドレス取り込みのタイミングを制御するバンク・アドレス・セレクタ回路２０と、動作モードに応じて、バンク・アドレス・セレクタ回路２０におけるアドレス取り込みのタイミングを切り替えるリフレッシュ・ディテクタ回路１６とを備える。 （もっと読む）

【課題】本発明は、擬似ＳＲＡＭの、コア・アクセスを高速化できるようにする。
【解決手段】たとえば、同期モード時においては、チップイネーブル信号／ＣＥ１の立ち上がりに応じて、メモリ装置の制御回路１２による、メモリ装置１１のコア部のプリチャージ動作を実行する。セルフ・リフレッシュ動作の要求がない場合は、アドレス取り込み信号／ＡＤＶの立ち下がり後の、クロックＣＬＫの最初の立ち上がりにしたがって、コア・アクセス前のプリチャージ動作を行うことなしに、メモリ装置の制御回路１２による、メモリ装置１１に対するリード動作を実行する。 （もっと読む）

【課題】コストの上昇を抑制しながら、樹脂封止半導体装置の偽造や模倣を防止する。
【解決手段】表示マーク４は、樹脂封止型半導体装置３０上に設けられ、凹部１１と溝１２が設けられる。表示マーク４は１番端子表示マークとして使用され、モールド金型で一体形成される。凹部１１は、円柱形状を有し、凹部の幅がＷ１（ｍｍ）で、凹部の深さがＤ１（ｍｍ）である。溝１２は、凹部１１の両端部に設けられ、溝の幅がＷ２（ｍｍ）で、溝の深さがＤ２で、底部が平坦である。 （もっと読む）

【課題】メモリセルから読み出されたビットデータを出力しつつ、該ビットデータの信頼性を含む情報を出力することが可能な不揮発性半導体メモリを提供する。
【解決手段】不揮発性半導体メモリは、ビット線と、ビット線を第１の設定電位に充電する充電回路と、ワード線とビット線とに接続され、読み出し電位がワード線に印可されることにより、読み出し電位と設定されたしきい値電圧との大小関係に応じてビット線を放電させ、読み出し電位印加後のビット線の電位に基づいて情報を読み出し可能なメモリセルと、ビット線の電位と基準電位とを比較した結果に応じた信号を出力するコンパレータと、クロック信号の入力に応じて、充電された電荷を段階的に放電可能なキャパシタを有し、コンパレータの出力信号に基づいてキャパシタの放電が制御され、キャパシタの電位を出力可能なスイッチト・キャパシタ回路と、を備える。 （もっと読む）

【課題】本発明は、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作とＡ／ＤＱ Ｍｕｘ動作とが可能な擬似ＳＲＡＭにおいて、入力回路のレイアウトを最適化できるようにする。
【解決手段】たとえば、複数のアドレスピン用の入力回路（Ａ０’〜Ａ２３’）１５を、その他の制御回路が配置されているチップ１１の他端側（下側）に、それぞれ、複数のＤＱピン用の入力回路（ＤＱ０’〜ＤＱ２３’）１６に隣接させて配置する。また、複数のアドレスピン用の入力回路１５と、チップ１１の一端側（上側）に配置された複数のアドレスパッド１３との間を、メタル配線ＬＡ０〜ＬＡ２３を介して相互に接続してなる構成とされている。 （もっと読む）

【課題】デスクランブル処理またはＥＤＣ計算処理を高速に行い、計算処理の回路規模を小型化する。
【解決手段】デスクランブル回路１０は、×α^１の計算を行うスクランブル値生成部２１、×α^１４０の計算を行うスクランブル値生成部２２、×α^１６０の計算を行うスクランブル値生成部２３、×α^２０の計算を行うスクランブル値生成部２４、×α^３２の計算を行うスクランブル値生成部２５、スイッチＳＷ１〜ＳＷ４、ＦＦ２６，２７、ＥＯＲ演算器２８とを有する。ＥＤＣ計算回路は、次数差Ｘ¹の累積加算を行う第１の累積加算器、第１の累積加算器の出力を一時的に格納するＦＦ、次数差Ｘ¹³⁷⁶の累積加算を行う第２の累積加算器、第２の累積加算器の出力を一時的に格納するＦＦ、次数差Ｘ²⁵⁶またはＸ⁹⁶の累積加算を行う第３の累積加算器、セクタごとに累積加算値を一時的に格納するＦＦ、セクタ選択器とを有する。 （もっと読む）

【課題】モード切り替えを行うための専用ピンを不要にでき、ピン数を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルＭＣを備えたメモリセルアレイ１０と、モード制御信号ＢＳＴを生成するバースト回路３１と、前記モード制御信号が送信される信号線３４を前記バースト回路と共有するリフレッシュコマンド検出回路３３とを備える制御回路１９とを具備し、前記リフレッシュコマンド検出回路３３は、前記モード制御信号が第１レベルの際に、前記メモリセルアレイにリフレッシュ動作を行う。 （もっと読む）

【課題】映像信号の動きに対応する応答性が良く、且つ、メモリ容量を削減することができる３次元Ｙ／Ｃ分離回路を提供する。
【解決手段】色信号をその反転周期だけ遅延させて遅延複合映像信号を得る２フレームメモリ１４と、遅延複合映像信号と複合映像信号との差分処理により第１のフレーム相関信号を得る輝度動き検出部と、遅延複合映像信号と複合映像信号との加算処理により混合映像信号を得る加算回路２３と、混合映像信号を１フレーム期間遅延させるフレームメモリ２４と、混合映像信号と１フレーム期間遅延された混合映像信号との差分処理により第２のフレーム相関信号を得る差分回路２５と、第１及び第２のフレーム相関信号から動きを判定し、混合比制御信号を得る判定回路２６と、混合比制御信号に基づき、輝度信号及び色信号を出力するミックス回路とを具備する。 （もっと読む）

【課題】周辺トランジスタの駆動特性の劣化を抑制できる不揮発性半導体メモリを提供する。
【解決手段】不揮発性半導体メモリは、第１の領域を取り囲む有機物を含む第１の素子分離絶縁膜９と、第１の領域内に配置されるメモリセルと、第２の領域を取り囲む有機物を含む第２の素子分離絶縁膜９と、第２の領域内に配置される周辺トランジスタＨＶＴｒと、第２の素子分離絶縁膜９の側面に沿って、半導体基板１内に設けられる不純物層７と、素子分離絶縁膜９の底面に沿って、ｐ型の第１の不純物層８とを備える。素子分離絶縁膜９の側面に沿って不純物層７を設けることで、有機物に起因する固定電荷トラップの影響を緩和でき、不揮発性半導体メモリに用いられる周辺トランジスタ、例えばイントリンシック領域内に設けられるｎチャネル型の高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。 （もっと読む）

【課題】電源クリップにおけるノイズ対策とＥＳＤ対策を両立させることができる半導体装置を実現する。
【解決手段】本発明の半導体装置は、主電源配線から電源電圧が供給される共通電源領域１２と、主電源配線から分離された副電源配線を備え、動作停止時に電源供給が遮断される電源分離領域１１ａ〜１１ｃと、共通電源領域１２において回路素子の入力端子を主電源配線に第１のインピーダンスで接続するダイレクトクリップセル１４と、電源分離領域１１ａ〜１１ｃにおいて回路素子の入力端子を副電源配線に第１のインピーダンスと異なる第２のインピーダンスで接続するクリップセル１３ａ〜１３ｃを有する。 （もっと読む）