【課題】エラー訂正符号のデータ配列と異なるデータ配列で光ディスクに記録データを書き込む光ディスク記録装置の処理速度を向上させ、回路規模を縮小する。
【解決手段】光ディスク記録装置は、ユーザデータに基づいてエラー検出コードを算出するエラー検出コード算出手段１０５と、ブロックを構成するデータに基づいてパリティを算出するエラー訂正手段１０３と、を備え、前記エラー訂正手段１０３は、前記エラー検出コード算出手段１０５による前記エラー検出コードの算出が終了する前に、前記ユーザデータ及び仮のエラー検出コードに基づいて仮のパリティを算出し、前記エラー検出コード算出手段１０５による真のエラー検出コードの算出が終了した後で、前記仮のエラー検出コード、前記真のエラー検出コード及び前記仮のパリティに基づいて真のパリティを算出する。 （もっと読む）

【課題】本発明は、複数のセルワードラインが極めて狭ピッチで配置されたＮＡＮＤ型フラッシュメモリにおいて、ＧＩＤＬ電流による不良を回避できるようにする。
【解決手段】たとえば、ＮＡＮＤ型メモリユニットＭＵにおいて、セルワードラインＷＬ０〜ＷＬ３１は、ライン間距離を“Ａ”、ライン幅を“Ｂ”とし、露光装置の露光限界まで微細加工されている。ソース側の選択ゲートラインＳＧＳは、これに隣接するセルワードラインＷＬ０との間に、少なくとも“Ｃ＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”の距離を有して配置されている。 （もっと読む）

【課題】レイアウトパターンにおける実回路パターンとダミーパターンとの混在に起因したデザインルール・チェック時の擬似エラーの発生を解消して、実回路パターンに対する正確で信頼性の高いデザインルール・チェックを行うことを可能とした半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供する。
【解決手段】仕上レイアウトパターンのうちから実回路パターンを識別する実回路パターン識別部４１と、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その他のパターンのデータについては別のレイヤに振り分けるレイヤ変更部４２と、実回路パターンデータ専用レイヤに振り分けられたデータに対して所定の設計ルールを満たすか否かを照合確認するＤＲＣを行って、その結果を生成するＤＲＣ実行部７０と、ＤＲＣ実行部７０によるチェック結果を出力するデータ出力部２００とを備えている。 （もっと読む）

【課題】レベルシフト回路から出力される振幅信号の振幅を大きくする。
【解決手段】レベルシフト回路３０には、バイアス電源１、クランプ回路２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ３が設けられる。クランプ回路２には、Ｎｃｈ ＭＯＳトランジスタＭＰ３、Ｎｃｈ ＭＯＳトランジスタＭＰ４、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２が設けられる。入力信号Ｓｉｎがハイレベルからローレベルに変化し、Ｐｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ―Ｖｒｅｇ）−Ｖｔｐ｝にノードＮ４の電圧がクランプされたときに、Ｎｃｈ ＭＯＳトランジスタＭＮ４がターンオンしてノードＮ４の電圧を（ＨＶｄｄ―Ｖｒｅｇ）に設定し、出力信号Ｓｏｕｔのローレベルの浮き上がりを抑制する。 （もっと読む）

【課題】非標準映像が入力された場合にも、フレーム落ちを防ぐ。
【解決手段】符号化処理装置は、画像処理パラメータを用いて画像データに画像処理を行う画像処理手段と、前記画像処理手段の画像処理に要する処理量を計測する処理量計測手段と、前記処理量計測手段によって計測された処理量と目標処理量の大小関係に基づいて、前記画像処理パラメータを前記画像処理手段に設定するパラメータ設定手段と、前記画像処理手段によって処理された画像データに符号化処理を行い、符号化データを生成する符号化処理手段と、を備えている。 （もっと読む）

【課題】ハイサイド側パワー素子を制御する制御部に発生する寄生電流による誤動作を防止する。
【解決手段】モータドライバ３０のハイサイド側の制御部１には、増幅部１１、ドライブ部１２、及びＰｃｈ ＭＯＳトランジスタＰＭ６が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭ６は、増幅部１１とドライブ部１２の間に設けられ、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ３に接続され、ドレインがノードＮ１及びＰｃｈ ＭＯＳトランジスタＰＭ３のゲートに接続される。Ｐｃｈ ＭＯＳトランジスタＰＭ６は、制御部１に入力される相補信号Ｓｉｎａ及びＳｉｎｂの信号レベルが変化するときに制御部１で発生する寄生電流を吸収する寄生電流吸収手段として機能する。 （もっと読む）

【課題】載置する半導体チップのサイズに制約のないリードフレームおよびそれを用いた半導体装置を提供する。
【解決手段】リードフレーム１０は、開口１１を有する四辺形状のフレーム１２と、フレーム１２の各辺１２ａ、１２ｂ、１２ｃ、１２ｄから開口１１側にそれぞれ延伸し、途中でフレーム１２の対角線１３ａまたは対角線１３ｂ方向に屈曲し、対角線１３ａ、１３ｂの交点を通り且つフレーム１２の各辺１２ａ、１２ｂ、１２ｃ、１２ｄに垂直な直線１４ａまたは直線１４ｂの近傍に至る複数の電極リード１５と、を具備する。
半導体チップ３２は、絶縁テープ３３を介してリードフレーム１０の電極リード１５上に載置され、ワイヤ３６は接続パッド３１と、接続パッド３１の極近傍の電極リード１５ｂ上にワイヤボンディングされる。 （もっと読む）

【課題】スタンダードセル設計で電源配線層やチップサイズを増加させずに論理回路セルの電源電圧降下を許容範囲内にするレイアウト設計を可能とする。
【解決手段】レイアウト設計で、論理回路セル、フィルセル、ＧＡセルとそれぞれ同じセルサイズで電源配線幅の大きな電源強化セルを用いて、セル配置後に各論理回路セルの電源電圧を調べ、電源電圧降下が許容範囲を超えた論理回路セルがある時は近傍の未配線の基本論理回路セル、フィルセル、ＧＡセルなどを対応する電源強化セルに置き換えて電源配線抵抗を減少させて、論理回路セルの電源電圧降下を減らす。 （もっと読む）

【課題】クリティカルパスの性能を維持しつつ低消費電力化をはかることができる半導体装置を実現する。
【解決手段】本発明の半導体装置は、ロジック回路やメモリで構成されるＬＳＩコア部１２と、ＬＳＩコア部１２へ電源を供給するＤＣ-ＤＣコンバータ１５と、ＬＳＩコア部１２におけるクリティカルパスの電気的な特性を再現するためのレプリカ回路１３と、レプリカ回路１３の特性を判定し、当該判定結果に基づいて、ＬＳＩコア部１２のクリティカルパスに見合うようにＤＣ-ＤＣコンバータ１５の出力電圧値ＶＤＤ-ＬＰを制御する制御信号を生成し、ＤＣ-ＤＣコンバータ１５へ出力する判定回路１４を有する。 （もっと読む）

【課題】チップ面積を増大させることなく、デカップリングキャパシタによる電源ノイズ低減効果を向上させる。
【解決手段】半導体集積回路装置は、半導体基板上に設けられた複数の単位セル１と、前記複数の単位セルに電源を供給する配線層と、を備え、前記配線層は、前記複数の単位セルのそれぞれに接地電位を印加する接地電位配線３、４と、前記複数の単位セルのそれぞれに電源電位を印加する電源電位配線２、５と、前記接地電位配線３、４と前記電源電位配線２、５との間に設けられた絶縁膜とを有する。 （もっと読む）