半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法
【課題】レイアウトパターンにおける実回路パターンとダミーパターンとの混在に起因したデザインルール・チェック時の擬似エラーの発生を解消して、実回路パターンに対する正確で信頼性の高いデザインルール・チェックを行うことを可能とした半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供する。
【解決手段】仕上レイアウトパターンのうちから実回路パターンを識別する実回路パターン識別部41と、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その他のパターンのデータについては別のレイヤに振り分けるレイヤ変更部42と、実回路パターンデータ専用レイヤに振り分けられたデータに対して所定の設計ルールを満たすか否かを照合確認するDRCを行って、その結果を生成するDRC実行部70と、DRC実行部70によるチェック結果を出力するデータ出力部200とを備えている。
【解決手段】仕上レイアウトパターンのうちから実回路パターンを識別する実回路パターン識別部41と、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その他のパターンのデータについては別のレイヤに振り分けるレイヤ変更部42と、実回路パターンデータ専用レイヤに振り分けられたデータに対して所定の設計ルールを満たすか否かを照合確認するDRCを行って、その結果を生成するDRC実行部70と、DRC実行部70によるチェック結果を出力するデータ出力部200とを備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ダミーパターンを含んだ仕上レイアウトパターンのデータに基づいて半導体集積回路を作製する、半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法に関する。
【背景技術】
【0002】
特許文献1、特許文献2、特許文献3には、側壁加工プロセスを含んだ半導体装置の製造方法が提案されている。側壁加工プロセスは、フォトリソグラフィ法によるパターン形成技術では達成することが実際上きわめて困難ないし不可能とされていた微細パターンの形成を可能とするものである。側壁加工プロセスは一般に、側壁部分を、金属導体のような導電性材料からなるものとすることで、実回路の少なくとも一部分として用いる場合と、絶縁性材料または高抵抗材料からなるものとすることで、隣り合う配線間や素子間の絶縁性を確保するためのスペーサとして用いられる場合とがある。いずれの場合も、側壁加工プロセスでは、実回路として用いられるパターン(以降、これを実回路パターンと呼ぶ)が形成されるが、側壁加工プロセスの過程において半導体集積回路の動作には直接影響しないパターン(以降、これをダミーパターンと呼ぶ)も必然的に形成される。ダミーパターンは、側壁加工プロセスの途中で除去される場合もあるが、実回路パターン同士の間隔が狭い部分では技術的にその除去が困難なため、そのまま残される場合もある。
【0003】
ところで、従来、コンピュータ支援による大規模半導体集積回路の設計作業では、配置配線設計またはレイアウト設計と呼ばれる、論理回路図もしくは電子回路図に従って集積回路上に素子の配置を定め、これら素子間の配線経路を決定した後、これらに基づいたマスク作製のための作図工程がある。周知のとおり、レイアウト設計ではレイアウト検証が行われる。このレイアウト検証とは、設計最終段階のマスク作製のための作図データ(アートワークデータ)に対し設計の正しさを確かめるものである。
【0004】
このレイアウト検証において、デザインルール・チェック(以下、DRCという)と呼ばれる検証が行われる。これは、製造プロセスを検討した上で得られた各種制約を考慮して設計される幾何学的設計規則、すなわちデザインルールに対し作図データが違反していないかを検証する工程である。
【0005】
さらに具体的には、現在一般に利用されているDRCツールは、レイアウトエディタと呼ばれるCADツール上に描かれたGDS(あるいはGDS2)と呼ばれるデータ形式で記録されるレイアウトデータに対して、レイアウトエディタを介してDRCが実行されるように設定されているものが多い。代表的なものには、Cadence社(社名)のDracula DRC(製品名)やMentor Graphics社(社名)のCalibre DRC(製品名)、Synopsys社(社名)のHercules DRC(製品名)などがある。これらのDRCツールは、各社・各世代のテクノロジに対応できるように、敢えていわゆる半完成品のような状態で販売され、導入各社のCADサポート部門等で自社のテクノロジに沿ってGDS番号とレイヤ名、レイヤの色や模様などを設定された後、設計者に提供されるのが一般的である。
【0006】
【特許文献1】米国特許6,063,688
【特許文献2】米国特許6,140,217
【特許文献3】米国特許6,475,891
【特許文献4】特開2000−124320号公報
【特許文献5】特開2006−286792号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上記に例示したような現在一般に利用されている代表的なDRCツールでは、新しいプロセスである側壁加工プロセスの過程で必然的に形成されてしまうダミーパターンの存在については全く考慮されていない。このため、例えば側壁加工プロセスをシミュレートして得られた仕上がりパターンのGDSデータは、同一レイヤであれば実回路パターンであろうとダミーパターンであろうと何ら区別がないので、それら両者のパターンを全て実回路パターンと見做して、それら全てのパターンにDRCが実行されてしまうこととなる。これが多数の疑似エラーを発生させる原因となる。また、DRCツールでは一般に、その内部で極めて多数の図形を図形演算処理しているので、不要な図形データを含めての演算は、本来のDRCに膨大な時間を要する要因となる。また、多数の擬似エラーの出力は、DRCツールにおけるメモリやHDDの容量を大量に占有し、これが原因となって、レイアウト検証作業に支障を来たす虞があるだけでなく、真性エラーが擬似エラーに埋もれてしまい、その確実な検出が困難なものとなって、そのDRC自体についての信頼性を損なう虞がある。
【0008】
本発明は、このようなダミーパターンの混在に起因した擬似エラーの発生の問題を解消して、実回路パターンに対する正確で信頼性の高いDRCを遅滞なく行うことができる半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供する。
【課題を解決するための手段】
【0009】
本発明の一実施形態に係る半導体集積回路のレイアウト作成装置は、仕様情報に基づいて半導体集積回路の論理回路図を設計する論理回路図設計部と、前記論理回路図および前記仕様情報に基づいて、ダミーパターンと実回路パターンとを混在してなる仕上レイアウトパターンのデータを作成するレイアウト設計部と、前記仕上レイアウトパターンのうちから前記実回路パターンを識別する実回路パターン識別部と、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分けるレイヤ変更部と、前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するDRCを行って、その結果を生成するDRC実行部と、前記DRC実行部によるチェック結果を出力するデータ出力部とを備えたことを特徴とする。
【0010】
また、本発明の一実施形態に係る半導体集積回路の製造方法は、仕様情報に基づいて半導体集積回路の論理回路図を設計し、前記仕様情報および前記論理回路図に基づいて、ダミーパターンと実回路パターンとを混在してなる仕上レイアウトパターンのデータを作成し、前記仕上レイアウトパターンのうちから前記実回路パターンを識別し、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分け、前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するDRCを行って、その結果を生成し、前記DRC工程によるチェック結果を出力し、前記仕上レイアウトパターンのデータに基づいて半導体集積回路を作製することを特徴とする。
【発明の効果】
【0011】
本発明の一実施形態によれば、実回路パターンのDRCにおけるダミーパターンの混在に起因した擬似エラーの発生の問題を解消して、実回路パターンに対する正確なDRCを行うことが可能な半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供することができる。
【発明を実施するための最良の形態】
【0012】
以下、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法について説明するが、本発明は、以下の実施形態に限定されるわけではない。また、一実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
【0013】
図1は、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置の構成例を示すブロック図である。また、図2は、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置における、実回路パターン識別部およびレイヤ変更部ならびにDRC実行部を、部分的に抜き出して示すブロック図である。
【0014】
図1に示すとおり、本実施形態に係るレイアウト作成装置20は、論理回路図設計部30と、レイアウト設計部40と、レイアウト検証部50と、データ出力部200とを、その主要部として備えている。
【0015】
論理回路図設計部30は、まず半導体集積回路仕様情報10に基づいて、ハードウェア記述言語を用いて、RTL(Register Transfer Level)と呼ばれる抽象度でハードウェアを記述する。次いで、論理回路図設計部30は、この記述を論理合成ツールを用いて論理合成し、その結果ゲート・レベル(論理回路で記述するレベル)と呼ばれる抽象度に展開する。すなわち、論理合成の結果として論理回路図のデータを得ることができる。そして、この論理回路図のデータからネットリストを生成することが可能であり、一般にはSPICEネットリストで出力される。
【0016】
レイアウト設計部40は、論理回路図設計部30によって設計された 論理回路図の情報に基づいて、集積回路上に素子を配置し、これら素子間の配線経路を決定することにより、マスク作製のためのレイアウトデータを作成する。これをレイアウト設計と呼ぶ。作成されたレイアウトデータは、レイアウト検証部50へと送られて、検証作業が行われ、修正が必要な場合には、再度レイアウトデータが修正される。この検証・修正の作業を、所定の設計条件が満たされるまで繰り返す。以上のレイアウトデータを作成するために、レイアウト設計部40は、レイアウトデータ生成機能を有する。
【0017】
また、上述したように、レイアウト設計部40で設計されたレイアウトデータは、レイアウト検証部50にて検証されるので、その検証の前処理として、レイアウト設計部40内にて図形論理演算等の処理が施された上で、レイアウト検証部50に伝達される。また、その前処理における特徴的な機能の一つとして、実回路パターン識別機能と、レイヤ変更機能とを備えている。これらの機能は、図2に示したような、実回路パターン識別部41、レイヤ変更部42が実行する。この実回路パターン識別部41およびレイヤ変更部42はいずれも、レイアウト設計部40内に設けられている。
【0018】
レイアウト検証部50は、LVS実行部60、DRC実行部70を有する。このレイアウト検証部50は、レイアウト設計部40で作成されたレイアウトデータを受け取って、そのレイアウトデータのうちから実回路パターンとして識別されて実回路パターンデータ専用レイヤに振り分けられた実回路パターンデータに対して、そのデータに基づいて生成される実回路パターンが製造装置等の制約に基づいて定まる幾何学的なデザインルールを満足しているか否か、また論理回路設計段階で作られた素子や素子間の接続がレイアウト設計で正しく実現されているか否かなどを検証する。
【0019】
具体的には、LVSおよびDRCを中心に検証を行う。すなわち、このレイアウト検証部50は、LVSを行う機能およびDRCを行う機能を有する。それらの機能の分担は、LVS実行部60がLVSを行い、DRC実行部70がDRCを行うように設定されている。なお、LVS(Layout Versus Schematic)は、論理回路図設計段階で作られた素子及び素子間の接続の情報がレイアウトデータにおいて正しく実現されているか否かを検証する工程である。
【0020】
LVS実行部60は、LVSを行う。具体的には、レイアウト設計部40にて図形論理演算等の前処理が実施され、実回路パターンとして識別されて実回路パターンデータ専用レイヤに振り分けられたレイアウトデータからゲート・レベルの接続情報を復元し、さらにゲート・レベルの接続情報をトランジスタ・レベルの接続情報へ変換した上で、このトランジスタ・レベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する。
【0021】
DRC実行部70は、上述したようにDRCを行う。具体的には、レイアウト設計部40で実回路パターンの識別やレイヤ変更の前処理が実施され、実回路パターンとして識別されて実回路パターンデータ専用レイヤに振り分けられたレイアウトデータから、検証すべき図形の幅、2つの図形間の距離、およびある図形が他の図形の内部に包含される場合の余裕の規格値(許容最小・最大間隔値)等のデザインルール(DRCルール701)を認識し、レイアウトデータの図形の幅やスペースがデザインルールを満たしているか否かを判定する。そして、一致しなかったエラー部分のデータをレイアウト設計部40に伝達する。レイアウト設計部40では、エラー部分のレイアウトを修正し、エラーがなくなるまでレイアウト修正を繰返し行う。また、このレイアウト設計部40は、上記のようにしてレイアウトデータの図形の幅やスペースがデザインルールを満たしているか否かを判定した結果を保持するデータを、データ出力部200に送る。そのデータを受けると、データ出力部200では、実行結果レポート201およびエラーGDS出力202等(図2参照)の情報を、例えば表示装置の画面上に表示出力する、あるいは印刷装置によって印刷出力する。以上がDRC実行部70でのDRCのフローであり、このような検証を行うために、DRC実行部70は、レイアウトデータ認識機能およびDRC機能を有している。
【0022】
データ出力部200は、レイアウト設計部40で作成され、レイアウト検証部50でLVS、DRCの各種検証に合格し、完成したレイアウトデータをレイアウト設計部40から受け取り、レイアウト作成装置20の外部にデータとして出力する。また、実行結果レポート201やエラーGDS出力202等(図2参照)の情報の表示出力または印刷出力もしくはその両方による出力を行う。エラーGDS出力202の出力は、このデータ出力部200に設けられている図2に示すエラーGDS出力部203が行う。
【0023】
また、このデータ出力部200は、実回路パターン識別部41によって識別され、レイヤ変更部42で異なったレイヤに振り分けられた実回路パターンデータとそれ以外のデータとに基づいて、実回路パターンとそれ以外のパターンとを、図21、図22、図23に例示したような互いに異なった色調または模様の図形で表示する、仕上レイアウトパターン表示機能を備えている。図21は実回路パターン801のみを抽出して表示したものであり、図22は仕上レイアウトパターン901を表示したものであり、図23は実回路パターン801とダミーパターン802とを異なった色調および模様で表示したものである。
【0024】
以上が、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20の概要構成であるが、このようなレイアウト作成装置20における、最も特徴的な部位は、特に図2に抜き出して示したようなものである。すなわち、その特徴的な部位とは、実回路パターン識別部41と、レイヤ変更部42と、DRC実行部70と、エラーGDS出力部203とである。
【0025】
実回路パターン識別部41は、論理回路図設計部30から送られて来る論理回路図301を用いて、レイアウト設計部40から送られて来るダミーパターンと実回路パターンとを混在してなる仕上レイアウトパターンのうちから実回路パターンを識別する機能を備えている。その実回路パターンの識別は、図6(a)に示したような片側の端子a、bからパターンをトレースする方法、または図6(b)に示したような両側の端子a、bからパターンをトレースする方法のような、仕上レイアウトパターンにおける2つ以上の入出力端子間を連結するパターンを実回路パターンとして識別することによって行われる。なお、図6(a)、(b)に各々示す矢線は、パターンをトレースする方向を示している。
【0026】
レイヤ変更部42は、実回路パターン識別部41によって識別された実回路パターンのデータを、実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては、実回路パターンデータ専用レイヤとは異なったレイヤに振り分ける機能を備えている。
【0027】
DRC実行部70は、実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルール(DRCルール701)を満たすか否かを照合確認するDRCを実行して、その結果を生成する機能を備えている。このDRC実行部70では、実回路パターンは図6に示したようなパターンをトレースすること等により抽出され、ダミーパターンは実回路パターンと仕上レイアウトパターンを用いた図形演算処理により求められる。ここで、図形演算処理の例を図7(a)〜(e)に例示する。DRC実行部70は、図7(a)〜(e)に例示したような図形演算処理を施して得られるダミーパターンの図形データに対して、DRCを行う。ここで、図7(a)に示した図形演算処理は、図形Aと図形Bとの論理和からダミーパターンの図形Cを形成するものである。また図7(b)の図形演算処理は、図形Aと図形Bとの論理積からダミーパターンの図形Cを形成するものである。また図7(c)の図形演算処理は、図形Aと図形Bとの論理積を図形Aから除去してダミーパターンの図形Cを形成するものである。また図7(d)の図形演算処理は、図形Aを所望の拡大率で拡大した(あるいはその拡大率で拡大した場合と同様の大きさになるように縦横寸法にそれぞれ所定の寸法Xを追加した)図形Bを形成するものである。また図7(e)の図形演算処理は、図形Aを所望の縮小率で縮小した(あるいはその縮小率で縮小した場合と同様の大きさになるように縦横寸法からそれぞれ所定の寸法yを差し引いた)図形Bを形成するものである。
【0028】
エラーGDS出力部203は、DRC実行部70によるチェックの結果、エラーが検出された場合には、そのエラーGDSの情報を表示出力または印刷出力もしくはそれら両方により出力する。
【0029】
図3は、本発明の一実施形態に係るレイアウトデータ作成方法におけるレイアウトデータを作成する一連のプロセスの一例を示すフローチャートである。図1、図2で示した構成に係る半導体集積回路のレイアウト作成装置20によるレイアウトデータ検証処理のフローを中心としてこの図3に基づき説明する。
【0030】
まず、設計者が半導体集積回路の仕様(半導体集積回路仕様情報10)を決定する(ステップS101)。
【0031】
次に、設計者が、ステップS101で決定された半導体集積回路仕様情報10に基づいて、論理回路図設計部30を用いて論理回路図を設計する(ステップS102)。
【0032】
次に、ステップS102において設計された論理回路図に基づいて、レイアウト設計部40がレイアウトデータを作成する(ステップS103)。
【0033】
続いて、レイアウト設計部40の内部では、LVSおよびDRCを実行するための前処理として、ステップS103で作成されたレイアウトデータに基づいて実回路パターンの識別やレイヤ変更等の前処理を行う。すなわち、実回路パターン識別部41が、レイアウトパターンのうちから実回路パターンを識別し、その実回路パターンのデータを、レイヤ変更部42が、実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては、実回路パターンデータ専用レイヤとは異なったレイヤに振り分ける(ステップS104)。
【0034】
ステップS104における前処理の後、LVSの処理(ステップS105〜S106)と、DRCの処理(ステップS107〜S108)およびそれに続くレイアウト修正処理(ステップS109〜S110)が行われるが、説明上、LVSについて説明した後、DRCおよびそれに続くレイアウト修正処理について説明する。
【0035】
LVS実行部60が、LVSを実行する。具体的には、レイアウトパターンからゲート・レベルの接続情報を復元し、さらにゲート・レベルの接続情報をトランジスタ・レベルの接続情報へ変換した上で、このトランジスタ・レベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する(ステップS105)。
【0036】
ステップS105のLVSの結果、トランジスタ・レベルの接続情報と論理回路図の情報とが完全に一致する場合には、LVS実行部60がレイアウトデータにエラー箇所が存在しないと判定し(ステップS106:No)、この判定結果をレポートする(ステップS111)。このレポートは、レイアウト設計部40に伝達される。レイアウト設計部40は、DRC実行部70が後述するステップS107〜S108で実行するDRCの検証結果のレポートと前記のレポートとを総合してレイアウトの修正を行う。
【0037】
一方、ステップS105のLVSの結果、トランジスタ・レベルの接続情報と論理回路図の情報とが一部でも一致しない場合には、LVS実行部60が、レイアウトデータにエラー箇所が存在すると判定し(ステップS106:Yes)、そのエラー箇所をレイアウト設計部40にレポートする(ステップS109)。
【0038】
次に、LVSの結果、LVS実行部60によってエラーとレポートされた箇所については、レイアウト設計部40でレイアウトデータに修正を加えるが、この際、後述のステップS107〜S108で行われるDRCによる判定結果のレポートと合わせて総合判定して、必要な修正を加える(ステップS110)。この修正を加えたレイアウトデータについて、LVS実行部60が再度ステップS105〜ステップS106のLVSを実行する。また、DRC実行部70が、修正されたレイアウトデータを基にステップS107〜ステップS108においてDRCを繰返し実行する。ステップS105〜ステップS106のLVSおよびステップS107〜ステップS108のDRC、さらにこれに続くステップS109〜ステップS110のレイアウト修正作業は、ステップS106およびステップS108においてエラー箇所を検出しなくなるまで、レイアウト設計部40、LVS実行部60およびDRC実行部70が反復して実行する。
【0039】
以上のLVSと並行もしくは連続して、DRC実行部70がDRCを実行する。
【0040】
まず、ステップS104において、レイアウト設計部40内では、実回路パターンの識別やレイヤ変更等の前処理が行われ、実回路パターンとして識別されて実回路パターン専用レイヤに振り分けられ、二次元の図形データとして抽出された実回路パターンの配線の幅および間隔(ライン・アンド・スペース)等の図形データを、DRC実行部70に送る。DRC実行部70では、DRCを行なって、この図形データがデザインルールで定めた許容最小値および許容最大値を満たしているか否かを検証する(ステップS107)。
【0041】
上記DRCを行い、レイアウトデータから抽出した図形情報における全ての配線の幅および間隔(ライン・アンド・スペース)等の値がデザインルールを満たす場合は、DRC実行部70は、レイアウトデータにデザインルールに違反したエラー箇所が存在しないと判定し(ステップS108:No)、レイアウトデータがデザインルールを満たしていることを示すレポートとしてレイアウト設計部40に伝達する。
【0042】
レイアウトデータがデザインルールを満たしていることを示すレポートを受けたレイアウト設計部40は、その結果とステップS105および106のLVSの結果とを総合的に判断し、いずれにおいてもエラーが検出されなかった場合には、レイアウトデータが完成したものと判定し(ステップS108:No〜ステップS111)、そのレイアウトデータをデータ出力部200に伝達する。データ出力部200では、完成したレイアウトデータを表示装置に表示し又はプリントアウトすることで前記の判定結果を出力し(ステップS112)、一連のDRCを終了する(ステップS113)。
【0043】
一方、DRCの結果、レイアウトデータから抽出した図形情報における各々の配線の幅および間隔(ライン・アンド・スペース)等の値の中にデザインルールを満たさないものが存在した場合は、レイアウト設計部40は、レイアウトデータにデザインルールに違反したエラー箇所が存在すると判定し(ステップS108:Yes)、レイアウト設計部40にエラー箇所を示すレポートを出力する(ステップS109)。
【0044】
次に、DRCの結果、DRC実行部70がエラーとレポートした箇所について、レイアウト設計部40がレイアウトデータに修正を加えるが、この際、レイアウト設計部40は、上述したステップS105〜ステップS106で行われるLVSの判定結果のレポートと合わせて総合判定して、必要な修正を加える(ステップS110)。この修正を加えたレイアウトデータについて、DRC実行部70が再度ステップS107およびステップS108のDRCを実行する。ステップS107〜ステップS108のDRCおよびこれに続くステップS109〜ステップS110のレイアウト修正作業は、ステップS108においてエラー箇所を検出しなくなるまで、レイアウト設計部40およびDRC実行部70が反復して行う。
【0045】
以上が、本発明の一実施形態に係るレイアウト作成方法の概要的な一連の流れであるが、このようなレイアウト作成方法における最も特徴的なプロセスは、特に図4に示したレイアウト設計プロセスの後の、図5に示したような前処理およびDRCに含まれている。
【0046】
すなわち、図5の前処理およびDRCに先立って、まず、図4に示したように、決定された半導体集積回路仕様情報10に基づいて論理回路を設計すると共に、仕上レイアウトパターンの実回路パターンを想定し、それに対応したレジストパターンを設計する(ステップS401)。このプロセスは、論理回路図設計部30、レイアウト設計部40にて行われる。
【0047】
続いて、設計されたレジストパターンに対して、図7に模式的に示したような図形演算処理を施して、ダミーパターンを含んだレイアウトパターンを作成する(ステップS402)。そしてループカットを行って、仕上レイアウトパターンを得る(ステップS403)。その仕上レイアウトパターンに、論理回路図301に対応する端子やコンタクト等のパターンをさらに配置し、それと同時に、そのパターンに論理回路図301に対応した端子名を付与する(ステップS404)。ここまでのプロセスは、主にレイアウト設計部40にて行われる。また、図3に示した全体的なフローにおける、ステップS101〜S103に含まれている。
【0048】
作成された仕上レイアウトパターン901(図2参照)は、レイアウト設計部40内で、実回路パターン識別部41に投入される。実回路パターン識別部41では、図5に示したように、まず、論理回路図301から端子名とその端子間の接続情報とを抽出し(ステップS501)、得られた接続情報に基づいて、仕上レイアウトパターン上で対応する接続関係を有する部分を実回路パターンと判定し、それ以外のパターンをダミーパターン(実回路を実質的には構成しないパターン)と判定する(ステップS502)。あるいは、回路図301の通りにレイアウトパターンが描けているか否かを検証するという機能を基本的に有しているLVSツールを用いて、そのLVSツールが辿ったレイアウトパターン上のパスを実回路として識別する方法もある。但し、この方法は、LVSツールの出力結果に、レイアウトパターン上の、どのノードを辿ったかの情報が保持されていなければ実行できないので、そのようなノードおよびパスの情報が必要となる。このプロセスは、図3に示した全体的なフローにおける、ステップS104に含まれている。
【0049】
続いて、実回路パターンと判定されたパターンデータは、レイヤ変更部42にて、実回路パターン専用レイヤに振り分けられる。また、実回路パターンデータ以外のダミーパターンは、実回路パターン専用レイヤとは異なるダミーパターン専用レイヤに振り分けられる(ステップS503)。両レイヤを設計者等が作業時に区別しやすいように、例えば、実回路パターン専用レイヤには「metal」といったレイヤ名やレイヤ番号「10」等を付与し、ダミーパターン専用レイヤには、「dummy」といったレイヤ名やレイヤ番号「20」等を付与して、両レイヤを明確に区別できるようにしてもよい。これらのパターンデータは、いずれも、例えばGDS2形式の設計システムで設計およびDRCが行われる場合には、GDS2形式で、というように、設計・検証システムで用いられているデータ形式と同じ形式とすることが望ましいことは勿論である。このプロセスは、図3に示した全体的なフローにおける、ステップS104に含まれている。
【0050】
そして、DRC実行部70では、DRCルール701に基づいて、振り分けられた2つのレイヤ(実回路パターン専用レイヤ、ダミーパターン専用レイヤ)に対してDRCが行われる(ステップS504)。このとき、実回路パターンとダミーパターンに対して、図19に記述例を示したようなDRCルールに基づいて、図20に一例を示したような、幅チェック、間隔チェック、包含距離チェックなど、各項目のDRCが行われる。このプロセスは、図3に示した全体的なフローにおける、ステップS107に含まれている。
【0051】
ここで図19、20の一例について説明すると、このDRCルールでは、実回路パターン専用レイヤとダミーパターン専用レイヤとに各々対応したチェック内容が記載されている。DRCを実行する段階では、既に仕上ったレイアウトパターンは実回路パターン専用レイヤと、それとは別のダミーパターン専用レイヤとに、振り分けられているので、それら各レイヤに対してDRCが実行される。図19のDRCルールの記述例について簡潔に説明すると、1−1では実配線パターンの最小配線幅(いわゆるライン幅)を規定しており、この配線幅未満の実配線パターンはDRCエラーとなる。また、2−2は、実配線パターン同士の最小間隔(いわゆるスペース)を規定しており、幅がa1より大きくa2以下の部分について、隣接する配線との間隔がb2未満の場合にDRCエラーとなる。また、3−2は実配線パターンとダミーパターンとの最小スペースを規定しており、幅がA1より大きくA2以下の配線パターンの該当部分について、隣接するダミーパターンとの間隔がB2未満の場合には、DRCエラーとなる。
【0052】
続いて、上記のようなDRCを行った結果、DRCエラーが有ることが検出された場合には、そのDRCエラーについての情報を、図2のエラーGDS出力部203が、エラーGDS出力202として、例えば表示画面上に表示出力、または印刷装置により印刷出力する(ステップS505)。エラーが検出されなかった場合には、レイアウトデータが完成したものとして、そのデータを出力する。このプロセスは、図3に示した全体的なフローにおける、ステップS108のYes〜S109、またはステップS108のNo〜ステップS112に含まれている。
【0053】
以上のような本発明の一実施形態に係る半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法によれば、仕上レイアウトパターンのうちから実回路パターンを識別し、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その他のパターンのデータについて実回路パターンデータ専用レイヤとは異なったレイヤに振り分け、その実回路パターンデータ専用レイヤに振り分けられたデータについて実回路パターンのDRCを施すようにしたので、実回路パターンのDRCにおけるダミーパターンの混在に起因した擬似エラーの発生の問題を解消して、実回路パターンに対する正確なDRCを行うことが可能となる。
【0054】
ここで、比較例として、従来の一般的なDRCツールにて側壁加工プロセスに対応する場合について考察する。従来の一般的な技術では、レイアウトパターンごとに異なるデザインルールを用いて検証する方法ならば、幾つかある。例えば、レイアウト上で異なる使用電圧に応じてデザインルールを適用する技術として、特開2006−286792号公報にて提案された技術がある。これは、電圧の高い素子であるかどうかをレイヤもしくはレイヤの組み合わせで判定し、該当する箇所には高電圧素子用のDRCを実行する、というものである。しかし、本発明が想定する側壁加工プロセスにおける仕上レイアウトパターンは、実回路パターンもダミーパターンも同じレイヤに混在しているので、この方法では双方を区別することができず、本発明の一実施形態に係る方法および装置のような実回路パターンに対してそれ専用のDRCを行うことや、ダミーパターンに対してそれ専用のDRCを行うことはできない。
【0055】
また、特開2000−124320号公報にて提案された技術では、回路図を用いてレイアウトパターン上の高電圧印加部分を識別し、該当する部分にダミーレイヤを張るようにしているが、この方法では、側壁プロセスにおいては実回路パターンを予め区別できていなければならないことや、余計なダミーレイヤを自動的に張るのでDRCでの図形演算の回数がさらに増大して、DRC実行時間のさらなる長大化を引き起こす虞がある。また、ダミーレイヤを自動的に張ることに起因して、レイアウトパターンのデータサイズがさらに増大してしまうことなど、種々の不都合があり、好ましくない。
【0056】
ここで、さらに具体的に、側壁加工プロセスを含んだ、ハードウェアとしての半導体装置(半導体集積回路等)の製造方法について、簡潔にその主要な流れを説明する。図9〜図12は、図8に示した側壁パターンを有する仕上レイアウトパターンを、側壁部分を配線として形成する場合の一連の製造プロセスで用いられるレイアウトパターン(レジストパターン含む)の一例を示す平面図であり、図13は、その仕上レイアウトパターンについて行われるDRCを模式的に示す平面図である。また、図14〜図17は、図8に示した側壁パターンを有する仕上レイアウトパターンを、側壁部分を絶縁物として形成する場合の一連の製造プロセスで用いられるレイアウトパターン(レジストパターン含む)の一例を示す平面図であり、図18は、その仕上レイアウトパターンについて行われるDRCを模式的に示す平面図である。
【0057】
また、図24、図25は、側壁を金属材料のような導電性材料からなるものにパターンニングすることで、その側壁部分を配線として残すようにする場合の、一連の半導体装置の製造プロセスを示している。また、図26、図27は、側壁を絶縁性材料からなるものにパターンニングし、その絶縁材料同士の間に金属材料のような導電性材料を埋め込んでそれを配線とする場合の、一連の半導体装置の製造プロセスを示している。
【0058】
側壁部分を配線として残す場合、図24に示したように、まず、絶縁層上に導電層を成膜したシリコン基板600上に、芯材621を形成する(図24(a);断面図、(b);平面図)。続いて、その芯材621をスリミングし、芯材601を形成する(図24(c);断面図、(d);平面図)。このスリミング工程では、特にフォトマスク等を用いる必要がないことは言うまでもないが、図9に示した芯材621がスリミングされて形成された側壁の芯材601は、例えば図10に示したような、さらに細線化されたパターン601となる。なお、図10に示す「regist2」は、パターン601を示す。引き続いて、そのスリミングされた芯材601の側面に、側壁602を形成する(図24(e);断面図、(f);平面図、および図11)。この側壁602は、例えばCVD(Chemical Vapor Deposition)を用いて、側壁材料層を堆積する。そしてその側壁材料層を、ドライエッチング法により異方的にエッチングすることで形成される。ここで、図11では、後の工程でループカットされる部分には、点線による囲みおよび符号622を付して示してある。なお、図11に示す「sokuheki」は、側壁602を示す。
【0059】
続いて、図25に示したように、側壁602を残して、芯材601を除去する(図25(a);断面図、(b);平面図、および図12(a))。そして、側壁602をマスクに用いて、シリコン基板600を所定の深さ(厚さ)まで蝕刻することで、側壁602の下に残った部分のシリコン基板600が配線パターン603となる(図25(c);断面図、(d);平面図)。その後、配線パターン603上の側壁602を除去して、この半導体装置の配線の主要部が形成される(図25(e);断面図、(f);平面図)。ここで、図8、図12、図13では、信号配線端子のパターンには符号623を付して示してある。このようにして形成される図12(b)に示した配線およびダミーパターンの実体パターンに対応する仕上レイアウトパターンは、図12(a)に示したようなものである。このような仕上レイアウトパターンにおける、実回路パターンとダミーパターンとの識別を、それらパターンの信号配線端子623との接続関係に基づいて、実回路パターン識別部41が行うことにより、図12(b)に模式的に示したように、実回路パターン603が実回路パターン専用レイヤ(metalレイヤ)に振り分けられ、ダミーパターン632がダミーパターン専用レイヤ(dummyレイヤ)に振り分けられる。そして、図13に模式的に示したように、実回路パターン603同士間のスペース633、実回路パターン603とダミーパターン632との間のスペース634、実回路パターン603のライン幅635等、種々のチェック項目についてのDRCが、実回路パターン603とダミーパターン632との混在に起因した誤認識等を生じることなく正確に、DRC実行部70によって行われる。
【0060】
あるいは、側壁部分を絶縁物にパターンニングし、その絶縁物の間に配線を形成する場合、図26に示したように、まず、表面に絶縁層を成膜したシリコン基板600上に、芯材621を形成する(図26(a);断面図、(b);平面図)。続いて、その芯材621をスリミングし、芯材601を形成する。この芯材621とスリミングされた側壁の芯材601の関係は、例えば図14(a)に示したパターン621がスリミングされて、図14(b)に示す細線化されたパターン601となる。続いて、その芯材601の側面に、側壁602を形成する(図26(c);断面図、(d);平面図、および図15(a))。この側壁602の形成プロセスは、上記の側壁部分を配線としてパターンニングする場合と同様である。続いて、側壁602を残して、芯材601を除去する(図26(e);断面図、(f);平面図、および図15(b))。
【0061】
そして、図27に示したように、側壁602をマスクに用いて、シリコン基板600を所定の深さ(厚さ)まで蝕刻する(図27(a);断面図、(b);平面図)。側壁602の下に残った部分のシリコン基板600が第2層目の側壁605となる。その後、隣り合う側壁602、605同士の間にCu(銅)のような導電性材料636を埋め込み(図27(e);断面図、(d);平面図)、その導電性材料636に対して平坦化研磨を行う(図27(e);断面図、(f)平面図、および図16(a))。ループカットを施した図形(図16(b))に対して、実回路パターンとダミーパターンの識別を行ってから配線603を得る(図17)。このようにして、この半導体装置の配線の主要部が形成される。ここで、図17では、ダミーパターンとして残る部分を、図16で示した導電性材料636と同じハッチングを付して示してある。また、信号配線端子のパターンには符号623を付して示してある。このようにして形成される図17に示した実回路パターン603およびダミーパターン636を有する仕上レイアウトパターンにおける、実回路パターン603とダミーパターン636との識別を、それら両パターン603、636のそれぞれと信号配線端子623との接続関係に基づいて、実回路パターン識別部41が行うことにより、図17に模式的に示したように、実回路パターン603が実回路パターン専用レイヤ(metalレイヤ)に振り分けられ、ダミーパターン636がダミーパターン専用レイヤ(dummyレイヤ)に振り分けられる。そして、図18に模式的に示したように、実回路パターン603同士間のスペース633、実回路パターン603とダミーパターン636との間のスペース634、実回路パターン603のライン幅635等、種々のチェック項目についてのDRCが、実回路パターン603とダミーパターン636との混在に起因した誤認識等を生じることなく正確に、DRC実行部70によって行われる。
【0062】
なお、本発明の一実施形態に係るレイアウト作成方法による半導体装置の製造方法は、電子ビーム等の加工装置によって基板上にレイアウトデータに基づいたパターンを直接描画するようにしてもよい。
【0063】
また、本発明の一実施形態に係るレイアウト作成方法による半導体装置の製造方法によれば、側壁加工プロセスを含んだ製造方法によって製造される半導体装置の場合であっても、正確なDRCを行って信頼性の高いレイアウトデータが作成できるため、半導体装置の信頼性および歩留まりならびにスループットを向上させることができる。延いては、製品開発期間の短縮化および製品開発コストの低減を実現できるという効果が得られる。
【0064】
なお、上記実施形態では、本発明をレイアウト作成装置20に適用した場合を例示したが、上記図3〜図5のフローチャートに示した一連のプロセスをプログラム化し、このプログラムを汎用的なコンピュータシステムにおいて実行するようにしてもよい。すなわち、CPU(Central Processing Unit)、I/O、表示装置及び記憶装置等により構成されるコンピュータシステムにおいて、上記一連のプロセスを含むプログラムを記憶装置に記憶し、CPUが記憶装置に記憶されたプログラムに従って上記図3〜図5のフローチャートに示した一連のプロセスを実行することにより、本発明を実現するようにしてもよい。また、上記一連のプロセスを含むプログラムは、可搬可能な記憶媒体に記憶させるようにしてもよい。すなわち、記憶媒体を駆動する駆動装置を備えるコンピュータシステムにおいて、駆動装置に記憶媒体をセットし、CPUが記憶媒体に記憶されたプログラムを内部メモリに展開し、当該プログラムに従って上記図3〜図5のフローチャートに示した一連のプロセスを実行することにより、本発明を実現するようにしてもよい。
【図面の簡単な説明】
【0065】
【図1】本発明の一実施形態に係る半導体集積回路のレイアウト作成装置の構成例を示すブロック図である。
【図2】本発明の一実施形態に係る半導体集積回路のレイアウト作成装置における、実回路パターン識別部およびレイヤ変更部ならびにDRC実行部を、部分的に抜き出して示すブロック図である。
【図3】本発明の一実施形態に係るレイアウトデータ作成方法におけるレイアウトデータを作成する一連のプロセスの一例を示すフローチャートである。
【図4】本発明の一実施形態に係るレイアウト設計プロセスの主要な流れを示す図である。
【図5】本発明の一実施形態に係るレイアウト作成方法における特徴的なプロセスを抜き出して示す図である。
【図6】本発明の一実施形態に係る実回路パターンの識別方法の一例を模式的に示す図である。
【図7】本発明の一実施形態に係る図形演算処理の一例を模式的に示す図である。
【図8】本発明の一実施形態に係る側壁パターンを有する仕上レイアウトパターンを示す図である。
【図9】本発明の一実施形態に係る側壁の芯材のパターンを示す図である。
【図10】本発明の一実施形態に係る側壁の芯材のスリミング後のパターンを示す図である。
【図11】本発明の一実施形態に係る側壁の芯、および側壁、ならびにループカットレイヤのパターンを示す図である。
【図12】本発明の一実施形態に係る側壁の芯を除去して実回路とダミーとのパターンを識別した段階のパターンを示す図である。
【図13】本発明の一実施形態に係る実回路パターンのDRCと、ダミーパターンのDRCとを模式的に示す図である。
【図14】本発明の一実施形態に係るスリミング前後でのパターン幅の変化を示す図である。
【図15】本発明の一実施形態に係る芯材を除去して側壁を残すプロセスを示す図である。
【図16】本発明の一実施形態に係るCu埋め込みおよび側壁除去ならびにループカットのプロセスを示す図である。
【図17】本発明の一実施形態に係る端子配置および実配線の認識プロセスを模式的に示す図である。
【図18】本発明の一実施形態に係るDRCを模式的に示す図である。
【図19】本発明の一実施形態に係るDRCルールの記述例を示す図である。
【図20】本発明の一実施形態に係るDRCの一例を模式的に示す図である。
【図21】本発明の一実施形態に係る実回路パターン801のみを抽出して表示した表示出力の一例を示す図である。
【図22】本発明の一実施形態に係る仕上レイアウトパターン901を表示した表示出力の一例を示す図である。
【図23】本発明の一実施形態に係る実回路パターンとダミーパターンとを異なった色調および模様で表示した表示出力の一例を示す図である。
【図24】本発明の一実施形態に係る側壁部分を配線としてパターンニングする場合の一連の製造プロセスを示す図である。
【図25】図24に引き続いて、側壁部分を配線としてパターンニングする場合の一連の製造プロセスを示す図である。
【図26】本発明の一実施形態に係る側壁部分を絶縁物にパターンニングし、その絶縁物同士の間に金属材料のような導電性材料を埋め込んで、それを配線とする場合の一連の製造プロセスを示す図である。
【図27】図26に引き続いて、側壁部分を絶縁物にパターンニングし、その絶縁物同士の間に金属材料のような導電性材料を埋め込んで、それを配線とする場合の一連の製造プロセスを示す図である。
【符号の説明】
【0066】
20 レイアウト作成装置
30 論理回路図設計部
40 レイアウト設計部
41 実回路パターン識別部
42 レイヤ変更部
50 レイアウト検証部
60 LVS実行部
70 DRC実行部
200 データ出力部
203 エラーGDS出力部
【技術分野】
【0001】
本発明は、ダミーパターンを含んだ仕上レイアウトパターンのデータに基づいて半導体集積回路を作製する、半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法に関する。
【背景技術】
【0002】
特許文献1、特許文献2、特許文献3には、側壁加工プロセスを含んだ半導体装置の製造方法が提案されている。側壁加工プロセスは、フォトリソグラフィ法によるパターン形成技術では達成することが実際上きわめて困難ないし不可能とされていた微細パターンの形成を可能とするものである。側壁加工プロセスは一般に、側壁部分を、金属導体のような導電性材料からなるものとすることで、実回路の少なくとも一部分として用いる場合と、絶縁性材料または高抵抗材料からなるものとすることで、隣り合う配線間や素子間の絶縁性を確保するためのスペーサとして用いられる場合とがある。いずれの場合も、側壁加工プロセスでは、実回路として用いられるパターン(以降、これを実回路パターンと呼ぶ)が形成されるが、側壁加工プロセスの過程において半導体集積回路の動作には直接影響しないパターン(以降、これをダミーパターンと呼ぶ)も必然的に形成される。ダミーパターンは、側壁加工プロセスの途中で除去される場合もあるが、実回路パターン同士の間隔が狭い部分では技術的にその除去が困難なため、そのまま残される場合もある。
【0003】
ところで、従来、コンピュータ支援による大規模半導体集積回路の設計作業では、配置配線設計またはレイアウト設計と呼ばれる、論理回路図もしくは電子回路図に従って集積回路上に素子の配置を定め、これら素子間の配線経路を決定した後、これらに基づいたマスク作製のための作図工程がある。周知のとおり、レイアウト設計ではレイアウト検証が行われる。このレイアウト検証とは、設計最終段階のマスク作製のための作図データ(アートワークデータ)に対し設計の正しさを確かめるものである。
【0004】
このレイアウト検証において、デザインルール・チェック(以下、DRCという)と呼ばれる検証が行われる。これは、製造プロセスを検討した上で得られた各種制約を考慮して設計される幾何学的設計規則、すなわちデザインルールに対し作図データが違反していないかを検証する工程である。
【0005】
さらに具体的には、現在一般に利用されているDRCツールは、レイアウトエディタと呼ばれるCADツール上に描かれたGDS(あるいはGDS2)と呼ばれるデータ形式で記録されるレイアウトデータに対して、レイアウトエディタを介してDRCが実行されるように設定されているものが多い。代表的なものには、Cadence社(社名)のDracula DRC(製品名)やMentor Graphics社(社名)のCalibre DRC(製品名)、Synopsys社(社名)のHercules DRC(製品名)などがある。これらのDRCツールは、各社・各世代のテクノロジに対応できるように、敢えていわゆる半完成品のような状態で販売され、導入各社のCADサポート部門等で自社のテクノロジに沿ってGDS番号とレイヤ名、レイヤの色や模様などを設定された後、設計者に提供されるのが一般的である。
【0006】
【特許文献1】米国特許6,063,688
【特許文献2】米国特許6,140,217
【特許文献3】米国特許6,475,891
【特許文献4】特開2000−124320号公報
【特許文献5】特開2006−286792号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上記に例示したような現在一般に利用されている代表的なDRCツールでは、新しいプロセスである側壁加工プロセスの過程で必然的に形成されてしまうダミーパターンの存在については全く考慮されていない。このため、例えば側壁加工プロセスをシミュレートして得られた仕上がりパターンのGDSデータは、同一レイヤであれば実回路パターンであろうとダミーパターンであろうと何ら区別がないので、それら両者のパターンを全て実回路パターンと見做して、それら全てのパターンにDRCが実行されてしまうこととなる。これが多数の疑似エラーを発生させる原因となる。また、DRCツールでは一般に、その内部で極めて多数の図形を図形演算処理しているので、不要な図形データを含めての演算は、本来のDRCに膨大な時間を要する要因となる。また、多数の擬似エラーの出力は、DRCツールにおけるメモリやHDDの容量を大量に占有し、これが原因となって、レイアウト検証作業に支障を来たす虞があるだけでなく、真性エラーが擬似エラーに埋もれてしまい、その確実な検出が困難なものとなって、そのDRC自体についての信頼性を損なう虞がある。
【0008】
本発明は、このようなダミーパターンの混在に起因した擬似エラーの発生の問題を解消して、実回路パターンに対する正確で信頼性の高いDRCを遅滞なく行うことができる半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供する。
【課題を解決するための手段】
【0009】
本発明の一実施形態に係る半導体集積回路のレイアウト作成装置は、仕様情報に基づいて半導体集積回路の論理回路図を設計する論理回路図設計部と、前記論理回路図および前記仕様情報に基づいて、ダミーパターンと実回路パターンとを混在してなる仕上レイアウトパターンのデータを作成するレイアウト設計部と、前記仕上レイアウトパターンのうちから前記実回路パターンを識別する実回路パターン識別部と、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分けるレイヤ変更部と、前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するDRCを行って、その結果を生成するDRC実行部と、前記DRC実行部によるチェック結果を出力するデータ出力部とを備えたことを特徴とする。
【0010】
また、本発明の一実施形態に係る半導体集積回路の製造方法は、仕様情報に基づいて半導体集積回路の論理回路図を設計し、前記仕様情報および前記論理回路図に基づいて、ダミーパターンと実回路パターンとを混在してなる仕上レイアウトパターンのデータを作成し、前記仕上レイアウトパターンのうちから前記実回路パターンを識別し、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分け、前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するDRCを行って、その結果を生成し、前記DRC工程によるチェック結果を出力し、前記仕上レイアウトパターンのデータに基づいて半導体集積回路を作製することを特徴とする。
【発明の効果】
【0011】
本発明の一実施形態によれば、実回路パターンのDRCにおけるダミーパターンの混在に起因した擬似エラーの発生の問題を解消して、実回路パターンに対する正確なDRCを行うことが可能な半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供することができる。
【発明を実施するための最良の形態】
【0012】
以下、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法について説明するが、本発明は、以下の実施形態に限定されるわけではない。また、一実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
【0013】
図1は、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置の構成例を示すブロック図である。また、図2は、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置における、実回路パターン識別部およびレイヤ変更部ならびにDRC実行部を、部分的に抜き出して示すブロック図である。
【0014】
図1に示すとおり、本実施形態に係るレイアウト作成装置20は、論理回路図設計部30と、レイアウト設計部40と、レイアウト検証部50と、データ出力部200とを、その主要部として備えている。
【0015】
論理回路図設計部30は、まず半導体集積回路仕様情報10に基づいて、ハードウェア記述言語を用いて、RTL(Register Transfer Level)と呼ばれる抽象度でハードウェアを記述する。次いで、論理回路図設計部30は、この記述を論理合成ツールを用いて論理合成し、その結果ゲート・レベル(論理回路で記述するレベル)と呼ばれる抽象度に展開する。すなわち、論理合成の結果として論理回路図のデータを得ることができる。そして、この論理回路図のデータからネットリストを生成することが可能であり、一般にはSPICEネットリストで出力される。
【0016】
レイアウト設計部40は、論理回路図設計部30によって設計された 論理回路図の情報に基づいて、集積回路上に素子を配置し、これら素子間の配線経路を決定することにより、マスク作製のためのレイアウトデータを作成する。これをレイアウト設計と呼ぶ。作成されたレイアウトデータは、レイアウト検証部50へと送られて、検証作業が行われ、修正が必要な場合には、再度レイアウトデータが修正される。この検証・修正の作業を、所定の設計条件が満たされるまで繰り返す。以上のレイアウトデータを作成するために、レイアウト設計部40は、レイアウトデータ生成機能を有する。
【0017】
また、上述したように、レイアウト設計部40で設計されたレイアウトデータは、レイアウト検証部50にて検証されるので、その検証の前処理として、レイアウト設計部40内にて図形論理演算等の処理が施された上で、レイアウト検証部50に伝達される。また、その前処理における特徴的な機能の一つとして、実回路パターン識別機能と、レイヤ変更機能とを備えている。これらの機能は、図2に示したような、実回路パターン識別部41、レイヤ変更部42が実行する。この実回路パターン識別部41およびレイヤ変更部42はいずれも、レイアウト設計部40内に設けられている。
【0018】
レイアウト検証部50は、LVS実行部60、DRC実行部70を有する。このレイアウト検証部50は、レイアウト設計部40で作成されたレイアウトデータを受け取って、そのレイアウトデータのうちから実回路パターンとして識別されて実回路パターンデータ専用レイヤに振り分けられた実回路パターンデータに対して、そのデータに基づいて生成される実回路パターンが製造装置等の制約に基づいて定まる幾何学的なデザインルールを満足しているか否か、また論理回路設計段階で作られた素子や素子間の接続がレイアウト設計で正しく実現されているか否かなどを検証する。
【0019】
具体的には、LVSおよびDRCを中心に検証を行う。すなわち、このレイアウト検証部50は、LVSを行う機能およびDRCを行う機能を有する。それらの機能の分担は、LVS実行部60がLVSを行い、DRC実行部70がDRCを行うように設定されている。なお、LVS(Layout Versus Schematic)は、論理回路図設計段階で作られた素子及び素子間の接続の情報がレイアウトデータにおいて正しく実現されているか否かを検証する工程である。
【0020】
LVS実行部60は、LVSを行う。具体的には、レイアウト設計部40にて図形論理演算等の前処理が実施され、実回路パターンとして識別されて実回路パターンデータ専用レイヤに振り分けられたレイアウトデータからゲート・レベルの接続情報を復元し、さらにゲート・レベルの接続情報をトランジスタ・レベルの接続情報へ変換した上で、このトランジスタ・レベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する。
【0021】
DRC実行部70は、上述したようにDRCを行う。具体的には、レイアウト設計部40で実回路パターンの識別やレイヤ変更の前処理が実施され、実回路パターンとして識別されて実回路パターンデータ専用レイヤに振り分けられたレイアウトデータから、検証すべき図形の幅、2つの図形間の距離、およびある図形が他の図形の内部に包含される場合の余裕の規格値(許容最小・最大間隔値)等のデザインルール(DRCルール701)を認識し、レイアウトデータの図形の幅やスペースがデザインルールを満たしているか否かを判定する。そして、一致しなかったエラー部分のデータをレイアウト設計部40に伝達する。レイアウト設計部40では、エラー部分のレイアウトを修正し、エラーがなくなるまでレイアウト修正を繰返し行う。また、このレイアウト設計部40は、上記のようにしてレイアウトデータの図形の幅やスペースがデザインルールを満たしているか否かを判定した結果を保持するデータを、データ出力部200に送る。そのデータを受けると、データ出力部200では、実行結果レポート201およびエラーGDS出力202等(図2参照)の情報を、例えば表示装置の画面上に表示出力する、あるいは印刷装置によって印刷出力する。以上がDRC実行部70でのDRCのフローであり、このような検証を行うために、DRC実行部70は、レイアウトデータ認識機能およびDRC機能を有している。
【0022】
データ出力部200は、レイアウト設計部40で作成され、レイアウト検証部50でLVS、DRCの各種検証に合格し、完成したレイアウトデータをレイアウト設計部40から受け取り、レイアウト作成装置20の外部にデータとして出力する。また、実行結果レポート201やエラーGDS出力202等(図2参照)の情報の表示出力または印刷出力もしくはその両方による出力を行う。エラーGDS出力202の出力は、このデータ出力部200に設けられている図2に示すエラーGDS出力部203が行う。
【0023】
また、このデータ出力部200は、実回路パターン識別部41によって識別され、レイヤ変更部42で異なったレイヤに振り分けられた実回路パターンデータとそれ以外のデータとに基づいて、実回路パターンとそれ以外のパターンとを、図21、図22、図23に例示したような互いに異なった色調または模様の図形で表示する、仕上レイアウトパターン表示機能を備えている。図21は実回路パターン801のみを抽出して表示したものであり、図22は仕上レイアウトパターン901を表示したものであり、図23は実回路パターン801とダミーパターン802とを異なった色調および模様で表示したものである。
【0024】
以上が、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20の概要構成であるが、このようなレイアウト作成装置20における、最も特徴的な部位は、特に図2に抜き出して示したようなものである。すなわち、その特徴的な部位とは、実回路パターン識別部41と、レイヤ変更部42と、DRC実行部70と、エラーGDS出力部203とである。
【0025】
実回路パターン識別部41は、論理回路図設計部30から送られて来る論理回路図301を用いて、レイアウト設計部40から送られて来るダミーパターンと実回路パターンとを混在してなる仕上レイアウトパターンのうちから実回路パターンを識別する機能を備えている。その実回路パターンの識別は、図6(a)に示したような片側の端子a、bからパターンをトレースする方法、または図6(b)に示したような両側の端子a、bからパターンをトレースする方法のような、仕上レイアウトパターンにおける2つ以上の入出力端子間を連結するパターンを実回路パターンとして識別することによって行われる。なお、図6(a)、(b)に各々示す矢線は、パターンをトレースする方向を示している。
【0026】
レイヤ変更部42は、実回路パターン識別部41によって識別された実回路パターンのデータを、実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては、実回路パターンデータ専用レイヤとは異なったレイヤに振り分ける機能を備えている。
【0027】
DRC実行部70は、実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルール(DRCルール701)を満たすか否かを照合確認するDRCを実行して、その結果を生成する機能を備えている。このDRC実行部70では、実回路パターンは図6に示したようなパターンをトレースすること等により抽出され、ダミーパターンは実回路パターンと仕上レイアウトパターンを用いた図形演算処理により求められる。ここで、図形演算処理の例を図7(a)〜(e)に例示する。DRC実行部70は、図7(a)〜(e)に例示したような図形演算処理を施して得られるダミーパターンの図形データに対して、DRCを行う。ここで、図7(a)に示した図形演算処理は、図形Aと図形Bとの論理和からダミーパターンの図形Cを形成するものである。また図7(b)の図形演算処理は、図形Aと図形Bとの論理積からダミーパターンの図形Cを形成するものである。また図7(c)の図形演算処理は、図形Aと図形Bとの論理積を図形Aから除去してダミーパターンの図形Cを形成するものである。また図7(d)の図形演算処理は、図形Aを所望の拡大率で拡大した(あるいはその拡大率で拡大した場合と同様の大きさになるように縦横寸法にそれぞれ所定の寸法Xを追加した)図形Bを形成するものである。また図7(e)の図形演算処理は、図形Aを所望の縮小率で縮小した(あるいはその縮小率で縮小した場合と同様の大きさになるように縦横寸法からそれぞれ所定の寸法yを差し引いた)図形Bを形成するものである。
【0028】
エラーGDS出力部203は、DRC実行部70によるチェックの結果、エラーが検出された場合には、そのエラーGDSの情報を表示出力または印刷出力もしくはそれら両方により出力する。
【0029】
図3は、本発明の一実施形態に係るレイアウトデータ作成方法におけるレイアウトデータを作成する一連のプロセスの一例を示すフローチャートである。図1、図2で示した構成に係る半導体集積回路のレイアウト作成装置20によるレイアウトデータ検証処理のフローを中心としてこの図3に基づき説明する。
【0030】
まず、設計者が半導体集積回路の仕様(半導体集積回路仕様情報10)を決定する(ステップS101)。
【0031】
次に、設計者が、ステップS101で決定された半導体集積回路仕様情報10に基づいて、論理回路図設計部30を用いて論理回路図を設計する(ステップS102)。
【0032】
次に、ステップS102において設計された論理回路図に基づいて、レイアウト設計部40がレイアウトデータを作成する(ステップS103)。
【0033】
続いて、レイアウト設計部40の内部では、LVSおよびDRCを実行するための前処理として、ステップS103で作成されたレイアウトデータに基づいて実回路パターンの識別やレイヤ変更等の前処理を行う。すなわち、実回路パターン識別部41が、レイアウトパターンのうちから実回路パターンを識別し、その実回路パターンのデータを、レイヤ変更部42が、実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては、実回路パターンデータ専用レイヤとは異なったレイヤに振り分ける(ステップS104)。
【0034】
ステップS104における前処理の後、LVSの処理(ステップS105〜S106)と、DRCの処理(ステップS107〜S108)およびそれに続くレイアウト修正処理(ステップS109〜S110)が行われるが、説明上、LVSについて説明した後、DRCおよびそれに続くレイアウト修正処理について説明する。
【0035】
LVS実行部60が、LVSを実行する。具体的には、レイアウトパターンからゲート・レベルの接続情報を復元し、さらにゲート・レベルの接続情報をトランジスタ・レベルの接続情報へ変換した上で、このトランジスタ・レベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する(ステップS105)。
【0036】
ステップS105のLVSの結果、トランジスタ・レベルの接続情報と論理回路図の情報とが完全に一致する場合には、LVS実行部60がレイアウトデータにエラー箇所が存在しないと判定し(ステップS106:No)、この判定結果をレポートする(ステップS111)。このレポートは、レイアウト設計部40に伝達される。レイアウト設計部40は、DRC実行部70が後述するステップS107〜S108で実行するDRCの検証結果のレポートと前記のレポートとを総合してレイアウトの修正を行う。
【0037】
一方、ステップS105のLVSの結果、トランジスタ・レベルの接続情報と論理回路図の情報とが一部でも一致しない場合には、LVS実行部60が、レイアウトデータにエラー箇所が存在すると判定し(ステップS106:Yes)、そのエラー箇所をレイアウト設計部40にレポートする(ステップS109)。
【0038】
次に、LVSの結果、LVS実行部60によってエラーとレポートされた箇所については、レイアウト設計部40でレイアウトデータに修正を加えるが、この際、後述のステップS107〜S108で行われるDRCによる判定結果のレポートと合わせて総合判定して、必要な修正を加える(ステップS110)。この修正を加えたレイアウトデータについて、LVS実行部60が再度ステップS105〜ステップS106のLVSを実行する。また、DRC実行部70が、修正されたレイアウトデータを基にステップS107〜ステップS108においてDRCを繰返し実行する。ステップS105〜ステップS106のLVSおよびステップS107〜ステップS108のDRC、さらにこれに続くステップS109〜ステップS110のレイアウト修正作業は、ステップS106およびステップS108においてエラー箇所を検出しなくなるまで、レイアウト設計部40、LVS実行部60およびDRC実行部70が反復して実行する。
【0039】
以上のLVSと並行もしくは連続して、DRC実行部70がDRCを実行する。
【0040】
まず、ステップS104において、レイアウト設計部40内では、実回路パターンの識別やレイヤ変更等の前処理が行われ、実回路パターンとして識別されて実回路パターン専用レイヤに振り分けられ、二次元の図形データとして抽出された実回路パターンの配線の幅および間隔(ライン・アンド・スペース)等の図形データを、DRC実行部70に送る。DRC実行部70では、DRCを行なって、この図形データがデザインルールで定めた許容最小値および許容最大値を満たしているか否かを検証する(ステップS107)。
【0041】
上記DRCを行い、レイアウトデータから抽出した図形情報における全ての配線の幅および間隔(ライン・アンド・スペース)等の値がデザインルールを満たす場合は、DRC実行部70は、レイアウトデータにデザインルールに違反したエラー箇所が存在しないと判定し(ステップS108:No)、レイアウトデータがデザインルールを満たしていることを示すレポートとしてレイアウト設計部40に伝達する。
【0042】
レイアウトデータがデザインルールを満たしていることを示すレポートを受けたレイアウト設計部40は、その結果とステップS105および106のLVSの結果とを総合的に判断し、いずれにおいてもエラーが検出されなかった場合には、レイアウトデータが完成したものと判定し(ステップS108:No〜ステップS111)、そのレイアウトデータをデータ出力部200に伝達する。データ出力部200では、完成したレイアウトデータを表示装置に表示し又はプリントアウトすることで前記の判定結果を出力し(ステップS112)、一連のDRCを終了する(ステップS113)。
【0043】
一方、DRCの結果、レイアウトデータから抽出した図形情報における各々の配線の幅および間隔(ライン・アンド・スペース)等の値の中にデザインルールを満たさないものが存在した場合は、レイアウト設計部40は、レイアウトデータにデザインルールに違反したエラー箇所が存在すると判定し(ステップS108:Yes)、レイアウト設計部40にエラー箇所を示すレポートを出力する(ステップS109)。
【0044】
次に、DRCの結果、DRC実行部70がエラーとレポートした箇所について、レイアウト設計部40がレイアウトデータに修正を加えるが、この際、レイアウト設計部40は、上述したステップS105〜ステップS106で行われるLVSの判定結果のレポートと合わせて総合判定して、必要な修正を加える(ステップS110)。この修正を加えたレイアウトデータについて、DRC実行部70が再度ステップS107およびステップS108のDRCを実行する。ステップS107〜ステップS108のDRCおよびこれに続くステップS109〜ステップS110のレイアウト修正作業は、ステップS108においてエラー箇所を検出しなくなるまで、レイアウト設計部40およびDRC実行部70が反復して行う。
【0045】
以上が、本発明の一実施形態に係るレイアウト作成方法の概要的な一連の流れであるが、このようなレイアウト作成方法における最も特徴的なプロセスは、特に図4に示したレイアウト設計プロセスの後の、図5に示したような前処理およびDRCに含まれている。
【0046】
すなわち、図5の前処理およびDRCに先立って、まず、図4に示したように、決定された半導体集積回路仕様情報10に基づいて論理回路を設計すると共に、仕上レイアウトパターンの実回路パターンを想定し、それに対応したレジストパターンを設計する(ステップS401)。このプロセスは、論理回路図設計部30、レイアウト設計部40にて行われる。
【0047】
続いて、設計されたレジストパターンに対して、図7に模式的に示したような図形演算処理を施して、ダミーパターンを含んだレイアウトパターンを作成する(ステップS402)。そしてループカットを行って、仕上レイアウトパターンを得る(ステップS403)。その仕上レイアウトパターンに、論理回路図301に対応する端子やコンタクト等のパターンをさらに配置し、それと同時に、そのパターンに論理回路図301に対応した端子名を付与する(ステップS404)。ここまでのプロセスは、主にレイアウト設計部40にて行われる。また、図3に示した全体的なフローにおける、ステップS101〜S103に含まれている。
【0048】
作成された仕上レイアウトパターン901(図2参照)は、レイアウト設計部40内で、実回路パターン識別部41に投入される。実回路パターン識別部41では、図5に示したように、まず、論理回路図301から端子名とその端子間の接続情報とを抽出し(ステップS501)、得られた接続情報に基づいて、仕上レイアウトパターン上で対応する接続関係を有する部分を実回路パターンと判定し、それ以外のパターンをダミーパターン(実回路を実質的には構成しないパターン)と判定する(ステップS502)。あるいは、回路図301の通りにレイアウトパターンが描けているか否かを検証するという機能を基本的に有しているLVSツールを用いて、そのLVSツールが辿ったレイアウトパターン上のパスを実回路として識別する方法もある。但し、この方法は、LVSツールの出力結果に、レイアウトパターン上の、どのノードを辿ったかの情報が保持されていなければ実行できないので、そのようなノードおよびパスの情報が必要となる。このプロセスは、図3に示した全体的なフローにおける、ステップS104に含まれている。
【0049】
続いて、実回路パターンと判定されたパターンデータは、レイヤ変更部42にて、実回路パターン専用レイヤに振り分けられる。また、実回路パターンデータ以外のダミーパターンは、実回路パターン専用レイヤとは異なるダミーパターン専用レイヤに振り分けられる(ステップS503)。両レイヤを設計者等が作業時に区別しやすいように、例えば、実回路パターン専用レイヤには「metal」といったレイヤ名やレイヤ番号「10」等を付与し、ダミーパターン専用レイヤには、「dummy」といったレイヤ名やレイヤ番号「20」等を付与して、両レイヤを明確に区別できるようにしてもよい。これらのパターンデータは、いずれも、例えばGDS2形式の設計システムで設計およびDRCが行われる場合には、GDS2形式で、というように、設計・検証システムで用いられているデータ形式と同じ形式とすることが望ましいことは勿論である。このプロセスは、図3に示した全体的なフローにおける、ステップS104に含まれている。
【0050】
そして、DRC実行部70では、DRCルール701に基づいて、振り分けられた2つのレイヤ(実回路パターン専用レイヤ、ダミーパターン専用レイヤ)に対してDRCが行われる(ステップS504)。このとき、実回路パターンとダミーパターンに対して、図19に記述例を示したようなDRCルールに基づいて、図20に一例を示したような、幅チェック、間隔チェック、包含距離チェックなど、各項目のDRCが行われる。このプロセスは、図3に示した全体的なフローにおける、ステップS107に含まれている。
【0051】
ここで図19、20の一例について説明すると、このDRCルールでは、実回路パターン専用レイヤとダミーパターン専用レイヤとに各々対応したチェック内容が記載されている。DRCを実行する段階では、既に仕上ったレイアウトパターンは実回路パターン専用レイヤと、それとは別のダミーパターン専用レイヤとに、振り分けられているので、それら各レイヤに対してDRCが実行される。図19のDRCルールの記述例について簡潔に説明すると、1−1では実配線パターンの最小配線幅(いわゆるライン幅)を規定しており、この配線幅未満の実配線パターンはDRCエラーとなる。また、2−2は、実配線パターン同士の最小間隔(いわゆるスペース)を規定しており、幅がa1より大きくa2以下の部分について、隣接する配線との間隔がb2未満の場合にDRCエラーとなる。また、3−2は実配線パターンとダミーパターンとの最小スペースを規定しており、幅がA1より大きくA2以下の配線パターンの該当部分について、隣接するダミーパターンとの間隔がB2未満の場合には、DRCエラーとなる。
【0052】
続いて、上記のようなDRCを行った結果、DRCエラーが有ることが検出された場合には、そのDRCエラーについての情報を、図2のエラーGDS出力部203が、エラーGDS出力202として、例えば表示画面上に表示出力、または印刷装置により印刷出力する(ステップS505)。エラーが検出されなかった場合には、レイアウトデータが完成したものとして、そのデータを出力する。このプロセスは、図3に示した全体的なフローにおける、ステップS108のYes〜S109、またはステップS108のNo〜ステップS112に含まれている。
【0053】
以上のような本発明の一実施形態に係る半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法によれば、仕上レイアウトパターンのうちから実回路パターンを識別し、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その他のパターンのデータについて実回路パターンデータ専用レイヤとは異なったレイヤに振り分け、その実回路パターンデータ専用レイヤに振り分けられたデータについて実回路パターンのDRCを施すようにしたので、実回路パターンのDRCにおけるダミーパターンの混在に起因した擬似エラーの発生の問題を解消して、実回路パターンに対する正確なDRCを行うことが可能となる。
【0054】
ここで、比較例として、従来の一般的なDRCツールにて側壁加工プロセスに対応する場合について考察する。従来の一般的な技術では、レイアウトパターンごとに異なるデザインルールを用いて検証する方法ならば、幾つかある。例えば、レイアウト上で異なる使用電圧に応じてデザインルールを適用する技術として、特開2006−286792号公報にて提案された技術がある。これは、電圧の高い素子であるかどうかをレイヤもしくはレイヤの組み合わせで判定し、該当する箇所には高電圧素子用のDRCを実行する、というものである。しかし、本発明が想定する側壁加工プロセスにおける仕上レイアウトパターンは、実回路パターンもダミーパターンも同じレイヤに混在しているので、この方法では双方を区別することができず、本発明の一実施形態に係る方法および装置のような実回路パターンに対してそれ専用のDRCを行うことや、ダミーパターンに対してそれ専用のDRCを行うことはできない。
【0055】
また、特開2000−124320号公報にて提案された技術では、回路図を用いてレイアウトパターン上の高電圧印加部分を識別し、該当する部分にダミーレイヤを張るようにしているが、この方法では、側壁プロセスにおいては実回路パターンを予め区別できていなければならないことや、余計なダミーレイヤを自動的に張るのでDRCでの図形演算の回数がさらに増大して、DRC実行時間のさらなる長大化を引き起こす虞がある。また、ダミーレイヤを自動的に張ることに起因して、レイアウトパターンのデータサイズがさらに増大してしまうことなど、種々の不都合があり、好ましくない。
【0056】
ここで、さらに具体的に、側壁加工プロセスを含んだ、ハードウェアとしての半導体装置(半導体集積回路等)の製造方法について、簡潔にその主要な流れを説明する。図9〜図12は、図8に示した側壁パターンを有する仕上レイアウトパターンを、側壁部分を配線として形成する場合の一連の製造プロセスで用いられるレイアウトパターン(レジストパターン含む)の一例を示す平面図であり、図13は、その仕上レイアウトパターンについて行われるDRCを模式的に示す平面図である。また、図14〜図17は、図8に示した側壁パターンを有する仕上レイアウトパターンを、側壁部分を絶縁物として形成する場合の一連の製造プロセスで用いられるレイアウトパターン(レジストパターン含む)の一例を示す平面図であり、図18は、その仕上レイアウトパターンについて行われるDRCを模式的に示す平面図である。
【0057】
また、図24、図25は、側壁を金属材料のような導電性材料からなるものにパターンニングすることで、その側壁部分を配線として残すようにする場合の、一連の半導体装置の製造プロセスを示している。また、図26、図27は、側壁を絶縁性材料からなるものにパターンニングし、その絶縁材料同士の間に金属材料のような導電性材料を埋め込んでそれを配線とする場合の、一連の半導体装置の製造プロセスを示している。
【0058】
側壁部分を配線として残す場合、図24に示したように、まず、絶縁層上に導電層を成膜したシリコン基板600上に、芯材621を形成する(図24(a);断面図、(b);平面図)。続いて、その芯材621をスリミングし、芯材601を形成する(図24(c);断面図、(d);平面図)。このスリミング工程では、特にフォトマスク等を用いる必要がないことは言うまでもないが、図9に示した芯材621がスリミングされて形成された側壁の芯材601は、例えば図10に示したような、さらに細線化されたパターン601となる。なお、図10に示す「regist2」は、パターン601を示す。引き続いて、そのスリミングされた芯材601の側面に、側壁602を形成する(図24(e);断面図、(f);平面図、および図11)。この側壁602は、例えばCVD(Chemical Vapor Deposition)を用いて、側壁材料層を堆積する。そしてその側壁材料層を、ドライエッチング法により異方的にエッチングすることで形成される。ここで、図11では、後の工程でループカットされる部分には、点線による囲みおよび符号622を付して示してある。なお、図11に示す「sokuheki」は、側壁602を示す。
【0059】
続いて、図25に示したように、側壁602を残して、芯材601を除去する(図25(a);断面図、(b);平面図、および図12(a))。そして、側壁602をマスクに用いて、シリコン基板600を所定の深さ(厚さ)まで蝕刻することで、側壁602の下に残った部分のシリコン基板600が配線パターン603となる(図25(c);断面図、(d);平面図)。その後、配線パターン603上の側壁602を除去して、この半導体装置の配線の主要部が形成される(図25(e);断面図、(f);平面図)。ここで、図8、図12、図13では、信号配線端子のパターンには符号623を付して示してある。このようにして形成される図12(b)に示した配線およびダミーパターンの実体パターンに対応する仕上レイアウトパターンは、図12(a)に示したようなものである。このような仕上レイアウトパターンにおける、実回路パターンとダミーパターンとの識別を、それらパターンの信号配線端子623との接続関係に基づいて、実回路パターン識別部41が行うことにより、図12(b)に模式的に示したように、実回路パターン603が実回路パターン専用レイヤ(metalレイヤ)に振り分けられ、ダミーパターン632がダミーパターン専用レイヤ(dummyレイヤ)に振り分けられる。そして、図13に模式的に示したように、実回路パターン603同士間のスペース633、実回路パターン603とダミーパターン632との間のスペース634、実回路パターン603のライン幅635等、種々のチェック項目についてのDRCが、実回路パターン603とダミーパターン632との混在に起因した誤認識等を生じることなく正確に、DRC実行部70によって行われる。
【0060】
あるいは、側壁部分を絶縁物にパターンニングし、その絶縁物の間に配線を形成する場合、図26に示したように、まず、表面に絶縁層を成膜したシリコン基板600上に、芯材621を形成する(図26(a);断面図、(b);平面図)。続いて、その芯材621をスリミングし、芯材601を形成する。この芯材621とスリミングされた側壁の芯材601の関係は、例えば図14(a)に示したパターン621がスリミングされて、図14(b)に示す細線化されたパターン601となる。続いて、その芯材601の側面に、側壁602を形成する(図26(c);断面図、(d);平面図、および図15(a))。この側壁602の形成プロセスは、上記の側壁部分を配線としてパターンニングする場合と同様である。続いて、側壁602を残して、芯材601を除去する(図26(e);断面図、(f);平面図、および図15(b))。
【0061】
そして、図27に示したように、側壁602をマスクに用いて、シリコン基板600を所定の深さ(厚さ)まで蝕刻する(図27(a);断面図、(b);平面図)。側壁602の下に残った部分のシリコン基板600が第2層目の側壁605となる。その後、隣り合う側壁602、605同士の間にCu(銅)のような導電性材料636を埋め込み(図27(e);断面図、(d);平面図)、その導電性材料636に対して平坦化研磨を行う(図27(e);断面図、(f)平面図、および図16(a))。ループカットを施した図形(図16(b))に対して、実回路パターンとダミーパターンの識別を行ってから配線603を得る(図17)。このようにして、この半導体装置の配線の主要部が形成される。ここで、図17では、ダミーパターンとして残る部分を、図16で示した導電性材料636と同じハッチングを付して示してある。また、信号配線端子のパターンには符号623を付して示してある。このようにして形成される図17に示した実回路パターン603およびダミーパターン636を有する仕上レイアウトパターンにおける、実回路パターン603とダミーパターン636との識別を、それら両パターン603、636のそれぞれと信号配線端子623との接続関係に基づいて、実回路パターン識別部41が行うことにより、図17に模式的に示したように、実回路パターン603が実回路パターン専用レイヤ(metalレイヤ)に振り分けられ、ダミーパターン636がダミーパターン専用レイヤ(dummyレイヤ)に振り分けられる。そして、図18に模式的に示したように、実回路パターン603同士間のスペース633、実回路パターン603とダミーパターン636との間のスペース634、実回路パターン603のライン幅635等、種々のチェック項目についてのDRCが、実回路パターン603とダミーパターン636との混在に起因した誤認識等を生じることなく正確に、DRC実行部70によって行われる。
【0062】
なお、本発明の一実施形態に係るレイアウト作成方法による半導体装置の製造方法は、電子ビーム等の加工装置によって基板上にレイアウトデータに基づいたパターンを直接描画するようにしてもよい。
【0063】
また、本発明の一実施形態に係るレイアウト作成方法による半導体装置の製造方法によれば、側壁加工プロセスを含んだ製造方法によって製造される半導体装置の場合であっても、正確なDRCを行って信頼性の高いレイアウトデータが作成できるため、半導体装置の信頼性および歩留まりならびにスループットを向上させることができる。延いては、製品開発期間の短縮化および製品開発コストの低減を実現できるという効果が得られる。
【0064】
なお、上記実施形態では、本発明をレイアウト作成装置20に適用した場合を例示したが、上記図3〜図5のフローチャートに示した一連のプロセスをプログラム化し、このプログラムを汎用的なコンピュータシステムにおいて実行するようにしてもよい。すなわち、CPU(Central Processing Unit)、I/O、表示装置及び記憶装置等により構成されるコンピュータシステムにおいて、上記一連のプロセスを含むプログラムを記憶装置に記憶し、CPUが記憶装置に記憶されたプログラムに従って上記図3〜図5のフローチャートに示した一連のプロセスを実行することにより、本発明を実現するようにしてもよい。また、上記一連のプロセスを含むプログラムは、可搬可能な記憶媒体に記憶させるようにしてもよい。すなわち、記憶媒体を駆動する駆動装置を備えるコンピュータシステムにおいて、駆動装置に記憶媒体をセットし、CPUが記憶媒体に記憶されたプログラムを内部メモリに展開し、当該プログラムに従って上記図3〜図5のフローチャートに示した一連のプロセスを実行することにより、本発明を実現するようにしてもよい。
【図面の簡単な説明】
【0065】
【図1】本発明の一実施形態に係る半導体集積回路のレイアウト作成装置の構成例を示すブロック図である。
【図2】本発明の一実施形態に係る半導体集積回路のレイアウト作成装置における、実回路パターン識別部およびレイヤ変更部ならびにDRC実行部を、部分的に抜き出して示すブロック図である。
【図3】本発明の一実施形態に係るレイアウトデータ作成方法におけるレイアウトデータを作成する一連のプロセスの一例を示すフローチャートである。
【図4】本発明の一実施形態に係るレイアウト設計プロセスの主要な流れを示す図である。
【図5】本発明の一実施形態に係るレイアウト作成方法における特徴的なプロセスを抜き出して示す図である。
【図6】本発明の一実施形態に係る実回路パターンの識別方法の一例を模式的に示す図である。
【図7】本発明の一実施形態に係る図形演算処理の一例を模式的に示す図である。
【図8】本発明の一実施形態に係る側壁パターンを有する仕上レイアウトパターンを示す図である。
【図9】本発明の一実施形態に係る側壁の芯材のパターンを示す図である。
【図10】本発明の一実施形態に係る側壁の芯材のスリミング後のパターンを示す図である。
【図11】本発明の一実施形態に係る側壁の芯、および側壁、ならびにループカットレイヤのパターンを示す図である。
【図12】本発明の一実施形態に係る側壁の芯を除去して実回路とダミーとのパターンを識別した段階のパターンを示す図である。
【図13】本発明の一実施形態に係る実回路パターンのDRCと、ダミーパターンのDRCとを模式的に示す図である。
【図14】本発明の一実施形態に係るスリミング前後でのパターン幅の変化を示す図である。
【図15】本発明の一実施形態に係る芯材を除去して側壁を残すプロセスを示す図である。
【図16】本発明の一実施形態に係るCu埋め込みおよび側壁除去ならびにループカットのプロセスを示す図である。
【図17】本発明の一実施形態に係る端子配置および実配線の認識プロセスを模式的に示す図である。
【図18】本発明の一実施形態に係るDRCを模式的に示す図である。
【図19】本発明の一実施形態に係るDRCルールの記述例を示す図である。
【図20】本発明の一実施形態に係るDRCの一例を模式的に示す図である。
【図21】本発明の一実施形態に係る実回路パターン801のみを抽出して表示した表示出力の一例を示す図である。
【図22】本発明の一実施形態に係る仕上レイアウトパターン901を表示した表示出力の一例を示す図である。
【図23】本発明の一実施形態に係る実回路パターンとダミーパターンとを異なった色調および模様で表示した表示出力の一例を示す図である。
【図24】本発明の一実施形態に係る側壁部分を配線としてパターンニングする場合の一連の製造プロセスを示す図である。
【図25】図24に引き続いて、側壁部分を配線としてパターンニングする場合の一連の製造プロセスを示す図である。
【図26】本発明の一実施形態に係る側壁部分を絶縁物にパターンニングし、その絶縁物同士の間に金属材料のような導電性材料を埋め込んで、それを配線とする場合の一連の製造プロセスを示す図である。
【図27】図26に引き続いて、側壁部分を絶縁物にパターンニングし、その絶縁物同士の間に金属材料のような導電性材料を埋め込んで、それを配線とする場合の一連の製造プロセスを示す図である。
【符号の説明】
【0066】
20 レイアウト作成装置
30 論理回路図設計部
40 レイアウト設計部
41 実回路パターン識別部
42 レイヤ変更部
50 レイアウト検証部
60 LVS実行部
70 DRC実行部
200 データ出力部
203 エラーGDS出力部
【特許請求の範囲】
【請求項1】
仕様情報に基づいて半導体集積回路の論理回路図を設計する論理回路図設計部と、
前記論理回路図および前記仕様情報に基づいて、ダミーパターンと実回路パターンとが混在してなる仕上レイアウトパターンのデータを作成するレイアウト設計部と、
前記仕上レイアウトパターンの中から前記実回路パターンを識別する実回路パターン識別部と、
前記実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分けるレイヤ変更部と、
前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するDRCを行って、その結果を生成するDRC実行部と、
前記DRC実行部によるチェック結果を出力するデータ出力部と
を備えたことを特徴とする半導体集積回路のレイアウト作成装置。
【請求項2】
前記実回路パターン識別部は、前記仕上レイアウトパターンにおける2つ以上の入出力端子間を接続するパターンを、前記実回路パターンとして識別することを特徴とする請求項1記載の半導体集積回路のレイアウト作成装置。
【請求項3】
前記DRC実行部は、前記実回路パターンの図形データと、前記仕上レイアウトパターンから前記実回路パターンを用いて図形演算処理することで得られる前記ダミーパターンの図形データに対して前記デザインルール・チェックを行うことを特徴とする請求項1または2記載の半導体集積回路のレイアウト作成装置。
【請求項4】
前記実回路パターン識別部によって識別されて、異なったレイヤに振り分けられた実回路パターンデータとそれ以外のデータとに基づいて、前記実回路パターンとそれ以外のパターンとを、互いに異なった色調または模様の図形で表示する仕上レイアウトパターン表示部を備えたことを特徴とする請求項1ないし3のうちいずれか1項に記載の半導体集積回路のレイアウト作成装置。
【請求項5】
仕様情報に基づいて半導体集積回路の論理回路図を設計し、
前記仕様情報および前記論理回路図に基づいて、ダミーパターンと実回路パターンとが混在してなる仕上レイアウトパターンのデータを作成し、
前記仕上レイアウトパターンのうちから前記実回路パターンを識別し、
前記実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分け、
前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するDRCを行って、その結果を生成し、
前記DRC工程によるチェック結果を出力し、
前記仕上レイアウトパターンのデータに基づいて半導体集積回路を作製することを特徴とする半導体集積回路の製造方法。
【請求項1】
仕様情報に基づいて半導体集積回路の論理回路図を設計する論理回路図設計部と、
前記論理回路図および前記仕様情報に基づいて、ダミーパターンと実回路パターンとが混在してなる仕上レイアウトパターンのデータを作成するレイアウト設計部と、
前記仕上レイアウトパターンの中から前記実回路パターンを識別する実回路パターン識別部と、
前記実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分けるレイヤ変更部と、
前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するDRCを行って、その結果を生成するDRC実行部と、
前記DRC実行部によるチェック結果を出力するデータ出力部と
を備えたことを特徴とする半導体集積回路のレイアウト作成装置。
【請求項2】
前記実回路パターン識別部は、前記仕上レイアウトパターンにおける2つ以上の入出力端子間を接続するパターンを、前記実回路パターンとして識別することを特徴とする請求項1記載の半導体集積回路のレイアウト作成装置。
【請求項3】
前記DRC実行部は、前記実回路パターンの図形データと、前記仕上レイアウトパターンから前記実回路パターンを用いて図形演算処理することで得られる前記ダミーパターンの図形データに対して前記デザインルール・チェックを行うことを特徴とする請求項1または2記載の半導体集積回路のレイアウト作成装置。
【請求項4】
前記実回路パターン識別部によって識別されて、異なったレイヤに振り分けられた実回路パターンデータとそれ以外のデータとに基づいて、前記実回路パターンとそれ以外のパターンとを、互いに異なった色調または模様の図形で表示する仕上レイアウトパターン表示部を備えたことを特徴とする請求項1ないし3のうちいずれか1項に記載の半導体集積回路のレイアウト作成装置。
【請求項5】
仕様情報に基づいて半導体集積回路の論理回路図を設計し、
前記仕様情報および前記論理回路図に基づいて、ダミーパターンと実回路パターンとが混在してなる仕上レイアウトパターンのデータを作成し、
前記仕上レイアウトパターンのうちから前記実回路パターンを識別し、
前記実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分け、
前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するDRCを行って、その結果を生成し、
前記DRC工程によるチェック結果を出力し、
前記仕上レイアウトパターンのデータに基づいて半導体集積回路を作製することを特徴とする半導体集積回路の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図8】
【図9】
【図10】
【図13】
【図14】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図7】
【図11】
【図12】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図8】
【図9】
【図10】
【図13】
【図14】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図7】
【図11】
【図12】
【図15】
【図16】
【公開番号】特開2009−26045(P2009−26045A)
【公開日】平成21年2月5日(2009.2.5)
【国際特許分類】
【出願番号】特願2007−188146(P2007−188146)
【出願日】平成19年7月19日(2007.7.19)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(000221199)東芝マイクロエレクトロニクス株式会社 (376)
【Fターム(参考)】
【公開日】平成21年2月5日(2009.2.5)
【国際特許分類】
【出願日】平成19年7月19日(2007.7.19)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(000221199)東芝マイクロエレクトロニクス株式会社 (376)
【Fターム(参考)】
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