【課題】マルチスレッドプロセッサにおいて、ハードウェアスレッドの最低実行時間を保証しながら、柔軟なハードウェアスレッドの選択を行う。
【解決手段】マルチスレッドプロセッサは、複数のハードウェアスレッドと、ハードウェアスレッドを選択するスレッド選択信号ＴＳＥＬを出力するスレッドスケジューラ１９と、スレッド選択信号ＴＳＥＬに応じて選択したハードウェアスレッドにより生成された命令を出力する第１のセレクタと、命令を実行する演算回路と、を有し、スレッドスケジューラ１９は、第１の実行期間において固定的にハードウェアスレッドを選択し、第２の実行期間において任意のハードウェアスレッドを選択し、第１の実行期間と第２の実行期間の比率、及び第１の実行期間に実行されるハードウェアスレッドの比率は、演算回路で実行される管理プログラムにより任意に設定される。 （もっと読む）

【課題】デジタルＰＬＬ回路の追従可能な周波数レンジを拡大する。
【解決手段】第１カウンタ（２１）は、第１クロック信号をカウントして第１カウント値を出力し、第２カウンタ（２２）は、第２クロック信号を分周して生成される第３クロック信号をカウントして第２カウント値を出力する。位相検出器（２３）は、第１クロック信号と、第３クロック信号との位相差をデジタル値で示す出力値を出力する。位相誤差演算回路（２６）は、第１カウント値と、第２カウンタ値と、出力値とに基づいて、位相誤差を演算して出力する。デジタルフィルタ回路（１０７）は、位相誤差を平滑化して発振周波数を示すコードを出力する。デジタル制御発振器（１０８）は、コードに応答して第２クロック信号を出力する。キャリブレーション制御回路（１１２）は、分周比と、第２クロック信号と第１クロック信号との比較結果とに基づいてデジタル制御発振器の発振周波数を調整する。 （もっと読む）

【課題】デバイス装置のスピードモードを速やかにホスト装置が検出し、接続確立までの時間を短縮することができる、シリアル通信システム及びシリアル通信システムにおけるホスト装置の動作方法を提供する。
【解決手段】ホスト装置が、複数のスピードモードに対応する複数のクロック信号を生成し、複数のクロック信号のそれぞれに基づいてデバイス装置からの受信信号をサンプリングし、複数のサンプリング結果の各々に前記接続認識用信号が含まれているか否かを判定する。これにより、一回のスピードネゴシエーションで、デバイス装置のスピードモードを認識することができる。 （もっと読む）

【課題】金属膜あるいは金属酸化膜の成膜量に伴うことなく含有している金属元素の濃度分布に偏りのないゲート絶縁膜を提供する。
【解決手段】図２に示すように、半導体基板１上に、シリコン酸化膜より高い誘電率を有する高誘電体膜１０を形成する高誘電体膜形成工程と、高誘電体膜１０上に、第１の金属元素を有する第１の金属膜あるいは金属酸化膜２０を成膜する第１の成膜工程と、高誘電体膜１０に第１の金属元素を拡散させる拡散工程と、高誘電体膜１０上に金属元素吸収膜５０を成膜する第２の成膜工程と、金属元素吸収膜５０に、第１の金属元素を含ませる吸収工程と、金属元素吸収膜６０を選択的に除去する除去工程の６工程を含んでいる。 （もっと読む）

【課題】処理負担を軽減させることができるシミュレーション装置及びシミュレーション方法を提供する。
【解決手段】シミュレーション装置のコンピュータ１１は、メモリ１１１と、遅延除去部１１２と、波形比較部１１３と、を備える。メモリ１１１は、対象回路を構成する素子の遅延情報を格納する。遅延除去部１１２は、素子による遅延を考慮した対象回路のシミュレーション結果である遅延シミュレーション波形から、遅延情報に基づいて、素子による遅延を除去した遅延除去済み波形を生成する。波形比較部１１３は、遅延除去済み波形と、素子による遅延を考慮しない対象回路のシミュレーション結果である無遅延シミュレーション波形と、を比較し、比較結果を出力する。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１のメモリセル領域に形成された選択ゲート電極ＣＧの上部に酸化シリコン膜２４および窒化シリコン膜２５を形成した後、メモリマットのゲート長方向の最も外側（ダミーセル領域）に位置する選択ゲート電極ＣＧの上部の酸化シリコン膜２４および窒化シリコン膜２５を除去することにより、メモリマットの端部を覆う下層レジスト膜１２の段差をなだらかにし、下層レジスト膜１２の上に形成されるレジスト中間層１３の厚さの均一性を向上させ、局所的な薄膜化または消失を防止する。 （もっと読む）

【課題】マルチスレッドプロセッサにおいて、スケジュールの切り替えのオーバーヘッドを削減する。
【解決手段】それぞれが独立した命令流を生成する複数のハードウェアスレッドと、第１もしくは第２のスケジュールに従い、複数のハードウェアスレッドのうち次実行サイクルにおいて実行するハードウェアスレッドを指定するスレッド選択信号を出力するスレッドスケジューラ１９と、スレッド選択信号に応じ複数のハードウェアスレッドのいずれか１つを選択し、選択したハードウェアスレッドにより生成された命令を出力する第１のセレクタと、第１のセレクタから出力される命令を実行する演算回路を有し、スレッドスケジューラ１９は、当該マルチスレッドプロセッサの状態が、第１の状態時に第１のスケジュール、第２の状態時に第２のスケジュールを選択するマルチスレッドプロセッサである。 （もっと読む）

【課題】入出力間オフセット電圧を削減しつつ消費電流を削減する。
【解決手段】第１導電型の第１差動回路は、第１入力信号と出力信号とを差動入力信号とする。第１導電型の第２差動回路は、第２入力信号と出力信号とを差動入力信号とする。第２導電型の第３差動回路は、第１入力信号と出力信号とを差動入力信号とする。第２導電型の第４差動回路は、第２入力信号と出力信号とを差動入力信号とする。出力段回路は、第１乃至第４差動回路の出力に基づいて出力信号を出力する。差動増幅器は、上記第１乃至第４差動回路、出力段回路を具備し、制御信号に基づいて、第１乃至第４差動回路を形成するトランジスタのチャネル長とチャネル幅との比を変更する。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）

【課題】半導体装置の小型化、多ピン化を推進する。
【解決手段】ＢＧＡの製造に用いる配線基板１０の上面には、複数のボンディングリード１４が形成されている。また、配線基板１０の上面の周縁部と複数のボンディングリード１４との間には、共通配線１７（電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇ）が配置されている。配線基板１０の上下面の一方から他方に達する複数のスルーホール１２は、平面視において、上記複数のボンディングリード１４と上記共通配線１７との間の領域、および配線基板１０の中央部（チップ搭載領域）のそれぞれに配置されている。 （もっと読む）