液晶表示装置の駆動回路
【課題】入出力間オフセット電圧を削減しつつ消費電流を削減する。
【解決手段】第１導電型の第１差動回路は、第１入力信号と出力信号とを差動入力信号とする。第１導電型の第２差動回路は、第２入力信号と出力信号とを差動入力信号とする。第２導電型の第３差動回路は、第１入力信号と出力信号とを差動入力信号とする。第２導電型の第４差動回路は、第２入力信号と出力信号とを差動入力信号とする。出力段回路は、第１乃至第４差動回路の出力に基づいて出力信号を出力する。差動増幅器は、上記第１乃至第４差動回路、出力段回路を具備し、制御信号に基づいて、第１乃至第４差動回路を形成するトランジスタのチャネル長とチャネル幅との比を変更する。
【解決手段】第１導電型の第１差動回路は、第１入力信号と出力信号とを差動入力信号とする。第１導電型の第２差動回路は、第２入力信号と出力信号とを差動入力信号とする。第２導電型の第３差動回路は、第１入力信号と出力信号とを差動入力信号とする。第２導電型の第４差動回路は、第２入力信号と出力信号とを差動入力信号とする。出力段回路は、第１乃至第４差動回路の出力に基づいて出力信号を出力する。差動増幅器は、上記第１乃至第４差動回路、出力段回路を具備し、制御信号に基づいて、第１乃至第４差動回路を形成するトランジスタのチャネル長とチャネル幅との比を変更する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置を駆動する駆動回路に搭載される差動増幅器に関し、特に内挿機能を有する差動増幅器に関する。
【背景技術】
【０００２】
液晶表示装置を駆動するソースドライバは、差動増幅器を搭載し、液晶パネルの画素容量を駆動する回路である。ソースドライバは、外部から印加されるγ電圧を抵抗で分圧して液晶階調の基準電圧を生成する。ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路によって選択された基準電圧は、電圧フォロアの差動増幅器（以下ソースアンプとする）に入力される。ソースアンプは、その基準電圧を微調整し、インピーダンスを下げて出力する。ソースアンプの出力は、液晶パネルのソース端子へ接続され、液晶パネルの画素容量を駆動する。
【０００３】
近年、テレビジョン受像機やパーソナルコンピュータ用ディスプレイに使用される液晶表示装置の大画面化・高精細化が進んでいる。それに伴いソースドライバには、より大きな負荷を、より高速に、より省電力で、駆動する能力が必要とされる。特に、カラー液晶の高精細化に関しては、多階調化が進み、ＲＧＢ各６ビットで表現される２６万色から、各８ビットで表現される１６７０万色、各１０ビットで表現される１０億色に移行している。
【０００４】
このビット数の増加にしたがって、ソースアンプに入力される階調電圧は、６ビットで６４階調、８ビットで２５６階調、１０ビットで１０２４階調と増加する。階調電圧数の増加によって、ソースアンプに入力される電圧の刻みが小さくなるため、ソースアンプに対して出力電圧精度の向上が要求される。したがって、ソースアンプの入出力間オフセット電圧や出力偏差、振幅差偏差などの特性規格がより厳しくなってきている。
【０００５】
ソースアンプとして用いられている増幅回路は、例えば、図１に示されるように構成される。ここに示されるソースアンプは、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌ増幅器であり、教科書や著名な文献等に参考回路として記載される一般的な差動増幅器である。この増幅器３００は、入力段３１０、中間段３２０、出力段３３０に大きく分けられる。
【０００６】
入力段３１０は、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３３と、ＰチャネルＭＯＳトランジスタＭＰ３１〜ＭＰ３３とを備える。バイアス電圧ＢＮ１が印加されて定電流源として機能するトランジスタＭＮ３３は、Ｎチャネル差動対を形成するトランジスタＭＮ３１、ＭＮ３２のテール電流を供給する。トランジスタＭＮ３１のゲートは、入力ノードＩＮに接続され、入力電圧ＶＩＮが印加される。トランジスタＭＮ３２のゲートは、出力ノードＯＵＴに接続され、フィードバックされる出力電圧ＶＯＵＴが印加される。トランジスタＭＮ３１、ＭＮ３２のドレインは、中間段３２０のノードｂ、ノードａにそれぞれ接続される。また、バイアス電圧ＢＰ１が印加されて定電流源として機能するトランジスタＭＰ３３は、Ｐチャネル差動対を形成するトランジスタＭＰ３１、ＭＰ３２のテール電流を供給する。トランジスタＭＰ３１のゲートは、入力ノードＩＮに接続され、入力電圧ＶＩＮが印加される。トランジスタＭＰ３２のゲートは、出力ノードＯＵＴに接続され、フィードバックされる出力電圧ＶＯＵＴが印加される。トランジスタＭＰ３１、ＭＰ３２のドレインは、中間段３２０のノードｃ、ノードｄにそれぞれ接続される。
【０００７】
中間段３２０は、ＮチャネルＭＯＳトランジスタＭＮ３４〜ＭＮ３９と、ＰチャネルＭＯＳトランジスタＭＰ３４〜ＭＰ３９とを備える。トランジスタＭＮ３４〜ＭＮ３７は、低電圧用カレントミラー回路を形成する。トランジスタＭＮ３６、ＭＮ３７のゲートにはバイアス電圧ＢＮ２が印加される。トランジスタＭＮ３４とトランジスタＭＮ３６との接続ノードｄには、入力段３１０のＰチャネル差動回路の一方の出力が印加され、トランジスタＭＮ３５とトランジスタＭＮ３７との接続ノードｃには、入力段３１０のＰチャネル差動回路の他方の出力が印加される。
【０００８】
トランジスタＭＰ３４〜ＭＰ３７は、高電圧用カレントミラー回路を形成する。トランジスタＭＰ３６、ＭＰ３７のゲートには、バイアス電圧ＢＰ２が印加される。トランジスタＭＰ３４とトランジスタＭＰ３６との接続ノードａには、入力段３１０のＮチャネル差動回路の一方の出力が印加され、トランジスタＭＰ３５とトランジスタＭＰ３７との接続ノードｂには、入力段３１０のＮチャネル差動回路の他方の出力が印加される。
【０００９】
トランジスタＭＮ３６とトランジスタＭＰ３６との間に、並列に接続されるトランジスタＭＮ３８、ＭＰ３８が挿入される。バイアス電圧ＢＮ３がゲートに印加されるトランジスタＭＮ３８と、バイアス電圧ＢＰ３がゲートに印加されるトランジスタＭＰ３８とは、定電流源として機能する。また、トランジスタＭＮ３７とトランジスタＭＰ３７との間に、並列に接続されるトランジスタＭＮ３９、ＭＰ３９が挿入される。バイアス電圧ＢＮ４がゲートに印加されるトランジスタＭＮ３９と、バイアス電圧ＢＰ４がゲートに印加されるトランジスタＭＰ３９とは、定電流源として機能する。
【００１０】
出力段３３０は、ＮチャネルＭＯＳトランジスタＭＮ３０とＰチャネルＭＯＳトランジスタＭＰ３０とを備える。トランジスタＭＰ３０とトランジスタＭＮ３０とは、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭＰ３０とトランジスタＭＮ３０との接続ノードは、出力ノードＯＵＴとして出力電圧ＶＯＵＴを出力する。トランジスタＭＮ３０のゲートは、中間段３２０のＮチャネルカレントミラー回路と定電流源との接続ノード（トランジスタＭＮ３７、ＭＮ３９の接続ノード）に接続される。トランジスタＭＰ３０のゲートは、中間段３２０のＰチャネルカレントミラー回路と定電流源との接続ノード（トランジスタＭＰ３７、ＭＰ３９の接続ノード）に接続される。また、トランジスタＭＮ３０、ＭＰ３０が接続される出力ノードＯＵＴと、中間段３２０との間に位相補償用キャパシタＣ１、Ｃ２が接続される。
【００１１】
図１に示される回路図を簡略化して示される図２を参照して、増幅器４００の入力可能な電圧を説明する。ソースアンプに供給される電源は、正側電源電圧ＶＤＤ、負側電源電圧ＶＳＳとする。トランジスタＭＮ４１、ＭＮ４２は、図１に示されるトランジスタＭＮ３２、ＭＮ３１に対応し、定電流源Ｉ４１は、トランジスタＭＮ３３に対応する。また、トランジスタＭＰ４１、ＭＰ４２は、図１に示されるトランジスタＭＰ３２、ＭＰ３１に対応し、定電流源Ｉ４３は、トランジスタＭＰ３３に対応する。中間段４２０は、図１に示される中間段３２０に対応し、出力段４３０は図１に示される出力段３３０に対応する。
【００１２】
入力段４１０は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現するため、ＮチャネルＭＯＳトランジスタＭＮ４１、ＭＮ４２とＰチャネルＭＯＳトランジスタＭＰ４１、ＭＰ４２とを備える。入力ノードＩＮから入力される電圧ＶＩＮが電源ＶＳＳ寄りの低い時には、入力段トランジスタＭＰ４１、ＭＰ４２が動作し、電圧ＶＩＮが電源ＶＤＤ寄りの高い時には、入力段トランジスタＭＮ４１、ＭＮ４２が動作する。その中間電圧では、入力段トランジスタＭＰ４１、ＭＰ４２、ＭＮ４１、ＭＮ４２が動作する。したがって、ソースアンプは、電源電圧間のほぼ全範囲に相当する入力電圧範囲で動作する入力段を得ることができる。
【００１３】
ソースアンプには、γ電圧を抵抗分割した複数の階調電圧がＤＡＣ回路を介して入力される。その電圧は、一般的に極性信号ＰＯＬが正極性、負極性の場合それぞれについて６４階調（６ｂｉｔ）〜２５６階調（８ｂｉｔ）が主流になっている。これ以上にビット数を増やすと、表示装置を見る人がさらに階調間の輝度差を識別しにくくなり、さらに滑らかな階調表現を実現することができる。しかし、ビット数が増加すると、抵抗分割により生成される複数の階調電圧から映像データのディジタル値に対応する１つの階調電圧を選択して出力するＤＡＣ回路が大きくなる。例えば、階調数が８ビット（２５６階調）のＤＡＣ回路を、単純に１ビット増やして９ビットにしようとすると、元の８ビットのＤＡＣ回路の面積の２倍以上になってしまうのが一般的である。
【００１４】
これを回避するため、ビット数の多い液晶表示装置を駆動するソースドライバＩＣでは、ソースアンプに内挿電圧発生機能（以降、内挿機能という）を持たせてＤＡＣ回路の面積の増加を抑える。内挿機能を有するソースアンプの回路図が図３に示される。この差動増幅器５００は、入力段５１０に２回路のＮチャネル差動回路と、２回路のＰチャネル差動回路とを有する。Ｎチャネル差動回路では、トランジスタＭＮ５１、ＭＮ５２に対して、ドレインを共通にして並列にトランジスタＭＮ５３、ＭＮ５４が設けられ、トランジスタＭＮ５３、ＭＮ５４のテール電流を流す定電流源Ｉ５２が設けられる。Ｐチャネル差動回路についても同じように、トランジスタＭＰ５３、ＭＰ５４が設けられ、トランジスタＭＰ５３、ＭＰ５４のテール電流を流す定電流源Ｉ５４が設けられる。トランジスタＭＮ５４、ＭＰ５４のゲートに入力信号を印加するノードＩＮ２も追加される。中間段５２０、出力段５３０は、図１に示される中間段３２０、出力段３３０と同じ回路である。
【００１５】
Ｎチャネルの２つの差動増幅器を構成するトランジスタＭＮ５1〜ＭＮ５４が全て同じディメンジョンのトランジスタで、２つのテール電流源Ｉ５１、Ｉ５２が同じ電流値であり、Ｐチャネルの２つの差動増幅器を構成するトランジスタＭＰ５1〜ＭＰ５４が全て同じディメンジョンのトランジスタで、２つのテール電流源Ｉ５３、Ｉ５４が同じ電流値である場合は、この入力段５１０は入力ＩＮ１とＩＮ２の電圧の中間（１／２）の値を出力する、１／２内挿機能を持つ。例えば、入力ノードＩＮ１に電圧（Ｖ１＋α）、入力ノードＩＮ２に電圧（Ｖ１−α）を入力すると、出力ノードＯＵＴには、入力ノードＩＮ１の電圧と入力ノードＩＮ２の電圧との１／２内挿電圧すなわち電圧Ｖ１が出力される。また、例えば、入力ノードＩＮ１、ＩＮ２の両方に電圧（Ｖ１＋α）を入力すると、出力ノードＯＵＴには、入力ノードＩＮ１、ＩＮ２の電圧の１／２内挿電圧すなわち電圧（Ｖ１＋α）が出力される。すなわち、差動増幅器５００では、入力電圧として電圧（Ｖ１＋α）と電圧（Ｖ１−α）の２つがあれば、電圧（Ｖ１＋α）、電圧Ｖ１および電圧（Ｖ１−α）の３通りの出力が得られる。したがって、電圧Ｖ１を入力する必要がなくなる、ついまり、ＤＡＣ回路の増加分に比べて十分面積の小さい差動回路を２つ追加するだけで階調を１ビット追加したのと同様の機能を実現できるため、その分のＤＡＣ回路の回路規模、ひいてはソースドライバＩＣ全体の面積の増加を抑えることが可能になる。
【００１６】
内挿機能を有するソースアンプは、電源電圧ＶＤＤ、ＶＳＳ付近で内挿動作をすると、入出力間オフセット電圧が劣化することがある。それは以下の理由による。内挿するとき、入力ノードＩＮ１には電圧（Ｖ１＋α）、入力ノードＩＮ２には電圧（Ｖ１−α）が入力される。これにより出力ノードＯＵＴには、入力ノードＩＮ１の電圧と入力ノードＩＮ２の電圧との内挿電圧すなわち電圧Ｖ１が出力されるのが理想である。
【００１７】
ここで、Ｎチャネル入力段の動作閾値が電圧Ｖ１であるとすると、電圧（Ｖ１＋α）が入力されている差動回路のトランジスタＭＮ５１、５２は、入力ノードＩＮ１の電圧が動作閾値以上であり動作する。しかし、電圧（Ｖ１−α）が入力される差動回路のトランジスタＭＮ５４は、入力ノードＩＮ２に印加される電圧が動作閾値より低いため、動作閾値以下での動作状態、つまりほとんどオフ状態になる。
【００１８】
この状態を言い換えると、Ｐチャネル入力段のトランジスタＭＰ５１〜ＭＰ５４は、理想通り出力ノードＯＵＴの電圧が電圧Ｖ１に収束するように負帰還動作するが、Ｎチャネル入力段では、トランジスタＭＮ５１、ＭＮ５２しか動作していないため、出力が電圧（Ｖ１＋α）に収束するように負帰還動作する。したがって、Ｐチャネル入力段とＮチャネル入力段との間で収束電圧の違いが生じ、結果として出力ノードＯＵＴには、電圧（＋α）と同じプラス方向の入出力間オフセット電圧を持つ出力が現れる。
【００１９】
このような欠点を改善するための技術が、特開２００６−５０２９６号公報に示されている。この技術では、図３に示される増幅器５００の外部に、判断部と入力段制御部とが追加される。判断部は、入力もしくは出力の電圧値に基づいて、入力段を停止させるか否かを判断する。入力段制御部は、その判断部の結果を受けて入力段を動作させるか停止させるかを制御する。Ｎチャネル入力段だけを停止させるとき、電流源Ｉ５１、Ｉ５２両方を停止する。Ｐチャネル入力段だけを停止させるとき、電流源Ｉ５３、Ｉ５４両方を停止する。入力電圧が電源電圧ＶＳＳ付近のとき、Ｎチャネル入力段は、入力段制御部によって完全にオフにされているため、Ｐチャネル入力段の入出力間オフセット電圧が出力ノードＯＵＴに現れる。入力電圧が電源電圧の中間の電圧である時、ＮチャネルおよびＰチャネル入力段ともオン状態であるため、ＮチャネルおよびＰチャネル入力段がもつ入出力間オフセット電圧が出力ノードＯＵＴに現れる。入力電圧が電源電圧ＶＤＤ付近のとき、Ｐチャネル入力段は、入力段制御部によって完全にオフにされているため、Ｎチャネル入力段がもつ入出力間オフセット電圧が出力ノードＯＵＴに現れる。この入力段制御により、前述のＰチャネル入力段とＮチャネル入力段との間で収束電圧の違いが生じる状態が無くなるため、入出力間オフセット電圧の劣化は抑えられる。
【００２０】
入出力間オフセット電圧と入力電圧との関係が図４に示される。入力ノードＩＮ１に電圧ＶＩＮ１が印加され、入力ノードＩＮ２に電圧ＶＩＮ２が印加されるものとすると、入力電圧ＶＩＮは、電圧（ＶＩＮ１＋ＶＩＮ２）／２として示される。入力ノードＩＮ１の電圧ＶＩＮ１と、入力ノードＩＮ２の電圧ＶＩＮ２との差（ＶＩＮ１−ＶＩＮ２）を内挿電圧差と称する。図４では、内挿電圧差が０ボルト、０．３ボルト、０．５ボルトの時の入出力間オフセット電圧が示される。内挿電圧差を大きくしていくと入出力間オフセット電圧が大きくなり劣化することがわかる。すなわち、この技術では、電源電圧付近の入力電圧における入出力間オフセット電圧の低減には効果があるが、内挿電圧差が大きいときの入出力間オフセット電圧の低減効果はない。
【００２１】
内挿電圧差を０ボルトおよび０．５ボルトに固定した時の入力段の差動回路に流れる電流と入力電圧との関係が図５に示される。横軸に入力電圧ＶＩＮが示される。縦軸は、図５（ａ）ではＮチャネル差動回路の各経路に流れる電流を示し、図５（ｂ）ではＰチャネル差動回路の各経路に流れる電流を示し、図５（ｃ）では内挿電圧差０．５ボルトのときの入出力間オフセット電圧を示す。内挿電圧差が０ボルトのとき、図５（ａ）に示されるように、Ｎチャネル差動回路に流れる電流ＩｄｓＮ１−、ＩｄｓＮ１＋、ＩｄｓＮ２−、ＩｄｓＮ２＋は、全て同じ値になる。図５（ｂ）に示されるように、Ｐチャネル差動回路に流れる電流ＩｄｓＰ１−、ＩｄｓＰ１＋、ＩｄｓＰ２−、ＩｄｓＰ２＋も全て同じになる。内挿電圧差０．５ボルトのとき、Ｎチャネル差動回路の電流ＩｄｓＮ１＋と電流ＩｄｓＮ２−の経路には、電流源Ｉ５１、Ｉ５２の電流がそれぞれすべて流れ、電流ＩｄｓＮ１−と電流ＩｄｓＮ２＋の経路には、ほとんど電流が流れない。すなわち、トランジスタＭＮ５１、ＭＮ５４は、遮断された状態になっている。Ｐチャネル差動回路については、電流ＩｄｓＰ１−と電流ＩｄｓＰ２＋の経路には、それぞれ電流源Ｉ５３、Ｉ５４の電流がそれぞれすべて流れ、電流ＩｄｓＰ１＋と電流ＩｄｓＰ２−の経路には、ほとんど電流が流れない。すなわち、トランジスタＭＰ５２、ＭＰ５３が遮断された状態になっている。このように遮断された状態は、差動回路の入力電圧範囲を超えていることを示している。
【００２２】
フィードバック経路を切断し、入力電圧ＶＩＮと電圧（ＶＤＤ／２）とを比較するように、差動増幅器５００をコンパレータ動作させる場合、入力段５１０の差動回路に流れる電流と入力電圧との関係は、図６に示されるようになる。すなわち、出力ノードＯＵＴに接続されるトランジスタＭＮ５１、ＭＮ５３、ＭＰ５１、ＭＰ５３のゲートに電圧（ＶＤＤ／２）が印加される。入力ノードＩＮ１、ＩＮ２には、共通に、可変の入力電圧ＶＩＮが印加される。横軸は、入力電圧ＶＩＮを示し、縦軸は、図６（ａ）ではＮチャネル差動回路の各経路に流れる電流を示し、図６（ｂ）ではＰチャネル差動回路の各経路に流れる電流を示し、図６（ｃ）では出力電圧ＶＯＵＴを示す。
【００２３】
出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わるところ、すなわち、入力電圧ＶＩＮが電圧（ＶＤＤ／２）に等しい場合、差動回路の各トランジスタに流れる電流が交差する。交差するポイント（負帰還増幅器の収束点）では、各トランジスタの電流値がＩ５１／２、Ｉ５２／２、Ｉ５３／２、Ｉ５４／２となり、つまりテール電流の半分の電流が流れている。この交差するポイント（収束点）が入力段の差動回路の入力電圧範囲の中心になる。一般的に、ＭＯＳトランジスタで構成される差動回路の入力電圧範囲は、差動回路のテール電流をＩｓｓとすると、交差するポイントから±√（２×Ｉｓｓ／β）の範囲で示される。差動回路は、この入力電圧範囲内でのみ差動入力回路として機能する。
ここで、
β＝μ×Ｃｏｘ×Ｗ／Ｌ
μ：移動度
Ｃｏｘ：単位面積当たりのゲート酸化膜容量
Ｗ：トランジスタのチャネル幅
Ｌ：トランジスタのチャネル長
とする。
【００２４】
差動増幅器５００では、トランジスタＭＮ５１、ＭＮ５３、ＭＰ５１、ＭＰ５３のゲートは、負帰還するように出力ノードＯＵＴに接続されている。内挿動作をしない場合、すなわち、入力ノードＩＮ１、ＩＮ２に同じ電圧が印加される場合、交差するポイントで収束動作する。そのため、トランジスタＭＮ５１、ＭＮ５２に流れる電流、トランジスタＭＮ５３、ＭＮ５４に流れる電流、トランジスタＭＰ５１、ＭＰ５２に流れる電流、トランジスタＭＰ５３、ＭＰ５４に流れる電流は、それぞれ同じになる。
【００２５】
次に、内挿電圧差がある場合のコンパレータ動作について検討する。フィードバック経路を切断し、トランジスタＭＮ５１、ＭＮ５３、ＭＰ５１、ＭＰ５３のゲートに電圧（ＶＤＤ／２）が入力される。入力ノードＩＮ１と入力ノードＩＮ２との内挿電圧差を０．５ボルトに保ったまま、入力電圧ＶＩＮ１、ＶＩＮ２を変化させる。この時の差動回路に流れる電流と入力電圧との関係が、図７に示される。ここでは、入力ノードＩＮ１の電圧ＶＩＮ１が入力ノードＩＮ２の電圧ＶＩＮ２より０．５ボルト高いものとする。横軸は、入力電圧ＶＩＮ＝（ＶＩＮ１＋ＶＩＮ２）／２を示す。縦軸は、図７（ａ）ではＮチャネル差動回路の各経路に流れる電流を示し、図７（ｂ）ではＰチャネル差動回路の各経路に流れる電流を示し、図７（ｃ）では出力電圧ＶＯＵＴを示す。
【００２６】
この場合、交差するポイントは、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わるところから、±（内挿電圧差／２）だけずれる。図７（ａ）に示されるように、この付近ではトランジスタＭＮ５１、ＭＮ５２を含む差動回路の入力電圧範囲と、トランジスタＭＮ５３、ＭＮ５４を含む差動回路の入力電圧範囲とには、オーバーラップがほとんどない。Ｐチャネルについても図７（ｂ）に示されるように、トランジスタＭＰ５１、ＭＰ５２を含む差動回路の入力電圧範囲と、トランジスタＭＰ５３、ＭＰ５４を含む差動回路の入力電圧範囲とには、オーバーラップがほとんどない。言い換えると、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わるポイントにおいて、差動回路は、入力電圧範囲を超えている状態になっている。
【００２７】
差動増幅器５００が負帰還で使用される場合、図７（ｃ）に示されるように、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わるポイントにおいて収束動作することになる。トランジスタＭＮ５１、ＭＮ５２を含む差動回路を例に説明すると、このポイントにおいて、トランジスタＭＮ５１は、電流ＩｄｓＮ１−がほとんど流れず遮断している。定電流源Ｉ５１の電流は、全てトランジスタＭＮ５２を流れる電流ＩｄｓＮ１＋になっている。したがって、負帰還による収束動作点が入力段の差動回路の入力電圧範囲を超えているため、差動入力回路としての機能が低下し、期待通りの内挿動作が行われず入出力間オフセット電圧や出力偏差が劣化する。
【００２８】
一般的に、内挿機能は、出力設定電圧によって内挿機能の有無を選択して用いられるため、出力電圧全範囲において内挿する状態と内挿しない状態とが混じることになる。前述のように、内挿すると入出力間オフセット電圧が劣化するため、出力電圧の全範囲にわたり入出力間オフセット電圧差が顕著となり、画質劣化に至る可能性がある。
【００２９】
また、中間利得段を用いずに高利得を得られ、簡単・低廉な差動増幅器に関する技術が、特開平０６−３２６５２９号公報に開示されている。この差動増幅器は、正電圧供給線路と、負電圧給電線路と、増幅すべき信号を受入れる第１および第２増幅器入力端子と、差動増幅器手段と、電流加算回路と、駆動／出力段と、浮遊電流源とを備え、線路間共通モード領域を有する。差動増幅器手段は、第１および第２増幅器入力端子に結合する入力手段、出力手段、第１差動増幅器として第１電流源を介し正電圧給電線路に結合する第１トランジスタ対および第２差動増幅器として第２電流源を介し負電圧給電線路に結合する第２トランジスタ対を備える。電流加算回路は、差動増幅器手段の出力手段に結合する。駆動／出力段は、少なくとも１個の信号出力端子に結合する第１および第２の出力トランジスタを含むとともに電流加算回路に結合する入力手段を有する。浮遊電流源は、出力トランジスタにおける一定静止バイアス電流を制御するとともに維持するようにして電流加算回路に結合する。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開２００６−０５０２９６号公報
【特許文献２】特開平０６−３２６５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
本発明は、入出力間オフセット電圧を削減しつつ消費電流を削減することができる内挿機能を有する差動増幅器を提供する。
【課題を解決するための手段】
【００３２】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３３】
本発明の観点では、差動増幅器は、第１導電型（Ｎチャネル）の第１差動回路（ＭＮ１１／ＭＮ１２／ＭＮ１５／ＭＮ１６、ＭＮ２１／ＭＮ２２／ＭＮ２５／ＭＮ２６）と、第１導電型（Ｎチャネル）の第２差動回路（ＭＮ１３／ＭＮ１４／ＭＮ１７／ＭＮ１８、ＭＮ２３／ＭＮ２４／ＭＮ２７／ＭＮ２８）と、第２導電型（Ｐチャネル）の第３差動回路（ＭＰ１１／ＭＰ１２／ＭＰ１５／ＭＰ１６、ＭＰ２１／ＭＰ２２／ＭＰ２５／ＭＰ２６）と、第２導電型（Ｐチャネル）の第４差動回路（ＭＰ１３／ＭＰ１４／ＭＰ１７／ＭＰ１８、ＭＰ２３／ＭＰ２４／ＭＰ２７／ＭＰ２８）と、出力段回路（１３０）とを具備し、制御信号（ＣＴＲＬ）に基づいて、第１乃至第４差動回路を形成するトランジスタのチャネル長とチャネル幅との比を変更する。第１差動回路（ＭＮ１１／ＭＮ１２／ＭＮ１５／ＭＮ１６、ＭＮ２１／ＭＮ２２／ＭＮ２５／ＭＮ２６）は、第１入力信号（ＶＩＮ１）と出力信号（ＶＯＵＴ）とを差動入力信号とする。第２差動回路（ＭＮ１３／ＭＮ１４／ＭＮ１７／ＭＮ１８、ＭＮ２３／ＭＮ２４／ＭＮ２７／ＭＮ２８）は、第２入力信号（ＶＩＮ２）と出力信号（ＶＯＵＴ）とを差動入力信号とする。第３差動回路（ＭＰ１１／ＭＰ１２／ＭＰ１５／ＭＰ１６、ＭＰ２１／ＭＰ２２／ＭＰ２５／ＭＰ２６）は、第１入力信号（ＶＩＮ１）と出力信号（ＶＯＵＴ）とを差動入力信号とする。第４差動回路（ＭＰ１３／ＭＰ１４／ＭＰ１７／ＭＰ１８、ＭＰ２３／ＭＰ２４／ＭＰ２７／ＭＰ２８）は、第２入力信号（ＶＩＮ２）と出力信号（ＶＯＵＴ）とを差動入力信号とする。出力段回路（１３０）は、第１乃至第４差動回路の出力に基づいて出力信号（ＶＯＵＴ）を出力する。
【００３４】
本発明の他の観点では、液晶表示装置の駆動回路は、上記の差動増幅器を搭載し、第１入力信号として第１階調電圧を印加し、第２入力信号として第２階調電圧を印加する。
【発明の効果】
【００３５】
本発明によれば、入出力間オフセット電圧を削減しつつ消費電流を削減することができる内挿機能を有する差動増幅器を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】図１は、一般的な差動増幅器の構成を示す図である。
【図２】図２は、一般的な差動増幅器の構成を簡略化して示す図である。
【図３】図３は、内挿機能を有する差動増幅器の構成を示す図である。
【図４】図４は、内挿機能を有する差動増幅器における入出力間オフセット電圧と入力電圧との関係を示す図である。
【図５】図５は、内挿電圧差を０ボルトおよび０．５ボルトに固定した時の入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図６】図６は、コンパレータ動作させる差動増幅器の入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図７】図７は、内挿電圧差が０．５ボルトのときの差動回路に流れる電流と入力電圧との関係を示す図である。
【図８】図８は、本発明の第１の実施の形態に係る差動増幅器の構成を示す図である。
【図９】図９は、１／２内挿用ＤＡＣ回路の構成を簡略化して示す図である。
【図１０】図１０は、本発明の第１の実施の形態に係るＳＷ制御回路の構成を示す図である。
【図１１】図１１は、本発明の第１の実施の形態に係るＳＷ制御回路の動作を説明するための図である。
【図１２】図１２は、本発明の第１の実施の形態に係るＳＷ制御回路の別の構成を示す図である。
【図１３】図１３は、本発明の第１の実施の形態に係るＳＷ制御回路の動作を説明するための図である。
【図１４】図１４は、本発明の第１の実施の形態に係る差動増幅器をコンパレータ動作させるときの入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図１５】図１５は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトのときの入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図１６】図１６は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０ボルトおよび０．５ボルトの時の入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図１７】図１７は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトの時の入出力間オフセット電圧と入力電圧との関係を示す図である。
【図１８】図１８は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトの時の出力偏差波形を示す図である。
【図１９】図１９は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトの時の振幅差偏差波形を示す図である。
【図２０】図２０は、本発明の第２の実施の形態に係る差動増幅器の構成を示す図である。
【図２１】図２１は、本発明の第２の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトの時の入出力間オフセット電圧と入力電圧との関係を示す図である。
【図２２】図２２は、直並列接続を切り替えてディメンションを変更するトランジスタ回路の例を示す図である。
【発明を実施するための形態】
【００３７】
図面を参照して、本発明の実施の形態を説明する。
【００３８】
（第１の実施の形態）
図８に、第１の実施の形態に係る差動増幅器の構成が示される。第１の実施の形態に係る差動増幅器１００は、入力段１１０、中間段１２０、出力段１３０を備える。中間段１２０および出力段１３０は、図１に示される中間段３２０、出力段３３０と同じ構成であり、詳細な説明は省略する。入力段１１０は、図３に示される入力段３１０と比べると、トランジスタＭＮ５１〜ＭＮ５４、ＭＰ５１〜ＭＰ５４が２分割され、スイッチＳＷ１１〜ＳＷ１８が追加されている。また、スイッチＳＷ１１〜ＳＷ１８を制御するＳＷ制御回路１４０が設けられる。したがって、入力段１１０は、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１８と、ＰチャネルＭＯＳトランジスタＭＰ１１〜ＭＰ１８と、定電流源Ｉ１１〜Ｉ１４と、スイッチＳＷ１１〜ＳＷ１８とを備え、４つの差動回路に分けられる。スイッチＳＷ１１〜ＳＷ１８は、ＳＷ制御回路１４０から出力される制御信号ＣＴＲＬに基づいて回路を開閉する。スイッチＳＷ１１〜ＳＷ１８は、制御信号ＣＴＲＬが“Ｈ”を示すときオン（閉成）となり、“Ｌ”を示すときオフ（開放）となる。
【００３９】
第１の差動回路は、Ｎチャネル差動回路であり、トランジスタＭＮ１１、ＭＮ１２、ＭＮ１５、ＭＮ１６と、定電流源Ｉ１１と、スイッチＳＷ１１、ＳＷ１２とを備える。トランジスタＭＮ１１、ＭＮ１２、ＭＮ１５、ＭＮ１６のソースは、共通に接続され、定電流源Ｉ１１を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ１１、ＭＮ１５のドレインは、差動回路の負荷回路となる中間段１２０のノードａに接続され、ノードａから電流ＩｄｓＮ１−が流れる。トランジスタＭＮ１１、ＭＮ１５のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。スイッチＳＷ１１は、トランジスタＭＮ１５のドレインと中間段１２０のノードａとの間に設けられる。トランジスタＭＮ１２、ＭＮ１６のドレインは、中間段１２０のノードｂに接続され、ノードｂから電流ＩｄｓＮ１＋が流れる。トランジスタＭＮ１２、ＭＮ１６のゲートは、入力ノードＩＮ１に接続されて入力電圧ＶＩＮ１が印加される。スイッチＳＷ１２は、トランジスタＭＮ１６のドレインと中間段１２０のノードｂとの間に設けられる。
【００４０】
第２の差動回路は、Ｎチャネル差動回路であり、トランジスタＭＮ１３、ＭＮ１４、ＭＮ１７、ＭＮ１８と、定電流源Ｉ１２と、スイッチＳＷ１３、ＳＷ１４とを備える。トランジスタＭＮ１３、ＭＮ１４、ＭＮ１７、ＭＮ１８のソースは、共通に接続され、定電流源Ｉ１２を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ１３、ＭＮ１７のドレインは、差動回路の負荷回路となる中間段１２０のノードａに接続され、ノードａから電流ＩｄｓＮ２−が流れる。トランジスタＭＮ１３、ＭＮ１７のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。スイッチＳＷ１３は、トランジスタＭＮ１７のドレインと中間段１２０のノードａとの間に設けられる。トランジスタＭＮ１４、ＭＮ１８のドレインは、中間段１２０のノードｂに接続され、ノードｂから電流ＩｄｓＮ２＋が流れる。トランジスタＭＮ１４、ＭＮ１８のゲートは、入力ノードＩＮ２に接続されて入力電圧ＶＩＮ２が印加される。スイッチＳＷ１４は、トランジスタＭＮ１８のドレインと中間段１２０のノードｂとの間に設けられる。
【００４１】
第３の差動回路は、Ｐチャネル差動回路であり、トランジスタＭＰ１１、ＭＰ１２、ＭＰ１５、ＭＰ１６と、定電流源Ｉ１３と、スイッチＳＷ１５、ＳＷ１６とを備える。トランジスタＭＰ１１、ＭＰ１２、ＭＰ１５、ＭＰ１６のソースは、共通に接続され、定電流源Ｉ１３を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ１１、ＭＰ１５のドレインは、差動回路の負荷回路となる中間段１２０のノードｄに接続され、ノードｄへ電流ＩｄｓＰ１−が流れる。トランジスタＭＰ１１、ＭＰ１５のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。スイッチＳＷ１５は、トランジスタＭＰ１５のドレインと中間段１２０のノードｄとの間に設けられる。トランジスタＭＰ１２、ＭＰ１６のドレインは、中間段１２０のノードｃに接続され、ノードｃへ電流ＩｄｓＰ１＋が流れる。トランジスタＭＰ１２、ＭＰ１６のゲートは、入力ノードＩＮ１に接続されて入力電圧ＶＩＮ１が印加される。スイッチＳＷ１６は、トランジスタＭＰ１６のドレインと中間段１２０のノードｃとの間に設けられる。
【００４２】
第４の差動回路は、Ｐチャネル差動回路であり、トランジスタＭＰ１３、ＭＰ１４、ＭＰ１７、ＭＰ１８と、定電流源Ｉ１４と、スイッチＳＷ１７、ＳＷ１８とを備える。トランジスタＭＰ１３、ＭＰ１４、ＭＰ１７、ＭＰ１８のソースは、共通に接続され、定電流源Ｉ１４を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ１３、ＭＰ１７のドレインは、差動回路の負荷回路となる中間段１２０のノードｄに接続され、ノードｄへ電流ＩｄｓＰ２−が流れる。トランジスタＭＰ１３、ＭＰ１７のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。スイッチＳＷ１７は、トランジスタＭＰ１７のドレインと中間段１２０のノードｄとの間に設けられる。トランジスタＭＰ１４、ＭＰ１８のドレインは、中間段１２０のノードｃに接続され、ノードｃへ電流ＩｄｓＰ２＋が流れる。トランジスタＭＰ１４、ＭＰ１８のゲートは、入力ノードＩＮ２に接続されて入力電圧ＶＩＮ２が印加される。スイッチＳＷ１８は、トランジスタＭＰ１８のドレインと中間段１２０のノードｃとの間に設けられる。
【００４３】
トランジスタＭＮ１１、ＭＮ１５のＷ寸法（チャネル幅）は等しく、例えば、図３に示されるトランジスタＭＮ５１のＷ寸法（チャネル幅）を２等分した寸法になっている。したがって、スイッチＳＷ１１がオン状態のとき（閉成されているとき）、トランジスタＭＮ１１、ＭＮ１５は、トランジスタＭＮ５１と同等の動作をする。同様に、トランジスタＭＮ１６〜ＭＮ１８、ＭＰ１５〜ＭＰ１８のＷ寸法（チャネル幅）は、トランジスタＭＮ１２〜ＭＮ１４、ＭＰ１１〜ＭＰ１４のＷ寸法（チャネル幅）と等しく、トランジスタＭＮ５２〜ＭＮ５４、ＭＰ５１〜ＭＰ５４のＷ寸法（チャネル幅）を２等分した寸法になっている。したがって、スイッチＳＷ１２〜ＳＷ１８がオン状態のとき（閉成されているとき）、トランジスタＭＮ１２〜ＭＮ１４、ＭＰ１１〜ＭＰ１４と、トランジスタＭＮ１６〜ＭＮ１８、ＭＰ１５〜ＭＰ１８との組のそれぞれは、トランジスタＭＮ５２〜ＭＮ５４、ＭＰ５１〜ＭＰ５４と同等の動作をする。ここでは、説明を簡単にするため、トランジスタＭＮ１１〜ＭＮ１４、ＭＰ１１〜ＭＰ１４のＷ寸法と、トランジスタＭＮ１５〜ＭＮ１８、ＭＰ１５〜ＭＰ１８のＷ寸法とが等しいとして説明するが、異なるＷ寸法でもよい。すなわち、実効的にＷ寸法が変わるトランジスタであればよい。
【００４４】
１／２内挿用ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路の構成を抜粋して図９に示す。図９に示される各スイッチは、階調データＤ０、Ｄ１、Ｄ２が０（＝Ｌレベル）の時の状態（ＮＣ側を選択）を示し、階調データＤ０、Ｄ１、Ｄ２が１（＝Ｈレベル）の時は、切り替わって反対側（ＮＯ側）を選択するように動作する。出力ノードＤＡＯ１は、差動増幅器１００の入力ノードＩＮ１に接続され、出力ノードＤＡＯ２は、入力ノードＩＮ２に接続される。一例として、このＤＡＣ回路の下位３ビット（Ｄ２：Ｄ０）が“０００”〜“０１１”のときの動作を抜粋すると以下の様になる。
【表１】
【００４５】
このように、１／２内挿の有無は、階調データＤ０によって定まるため、交互に現れる。図９に示される１／２内挿用ＤＡＣ回路では、階調データＤ０が“０”のとき、１／２内挿が行われるように出力ノードＤＡＯ１、ＤＡＯ２に異なる電圧が出力され、階調データＤ０が“１”の時には同じ電圧が出力される。
【００４６】
内挿が階調データの範囲全体にわたって行われる場合、階調データＤ０がＤＡＣ制御信号ＤＡＣＣとしてＳＷ制御回路１４０に入力される。ＳＷ制御回路１４０は、ＤＡＣ制御信号ＤＡＣＣに基づいて生成される制御信号ＣＴＲＬを出力し、スイッチＳＷ１１〜ＳＷ１８を制御する。ここでは、階調データＤ０に基づいて制御信号ＣＴＲＬを生成するため、ＳＷ制御回路１４０は、図１０に示されるように、スイッチＳＷ１１〜ＳＷ１８を駆動するレベルシフト回路１４１を備える。
【００４７】
ＳＷ制御回路１４０は、図１１に示されるように、階調データＤ０に基づいて（図１１（ｃ））、制御信号ＣＴＲＬを生成し（図１１（ｄ））、スイッチＳＷ１１〜ＳＷ１８を制御する。差動増幅器１００は、入力電圧ＶＩＮを入力して（図１１（ａ））、出力電圧ＶＯＵＴを出力する（図１１（ｂ））。階調データＤ０が“１”のとき（図１１（ｃ））、ＤＡＣ回路の出力ノードＤＡＯ１、ＤＡＯ２に同じ電圧が出力される。したがって、入力ノードＩＮ１、ＩＮ２に同じ入力電圧ＶＩＮ１、ＶＩＮ２が印加され（図１１（ａ））、制御信号ＣＴＲＬは“Ｈ”を示し（図１１（ｄ））、スイッチＳＷ１１〜ＳＷ１８はオン（閉成）状態になる。このとき、入力段１１０は、図３に示される入力段５１０と同じように動作する。
【００４８】
階調データＤ０が“０”のとき（図１１（ｃ））、ＤＡＣ回路の出力ノードＤＡＯ１、ＤＡＯ２に異なる電圧が出力される。したがって、入力ノードＩＮ１、ＩＮ２に異なる入力電圧ＶＩＮ１、ＶＩＮ２が印加され（図１１（ａ））、制御信号ＣＴＲＬは“Ｌ”を示し（図１１（ｄ））、スイッチＳＷ１１〜ＳＷ１８はオフ（開放）状態になる。このとき、入力段１１０のトランジスタＭＮ１１〜ＭＮ１４、ＭＰ１１〜ＭＰ１４には、トランジスタＭＮ１５〜ＭＮ１８、ＭＰ１５〜ＭＰ１８に流れていた電流も流れるため、２倍の電流が流れることになる。このように、スイッチＳＷ１１〜ＳＷ１８がオン・オフすることにより、入力段１１０の特性が切り替わる。特性については後述する。
【００４９】
また、内挿が階調データの特定の範囲内で行われる場合、ＳＷ制御回路１４０は、限定された範囲内において階調データＤ０に基づいて、スイッチＳＷ１１〜ＳＷ１８を制御する制御信号ＣＴＲＬを生成する。階調データがγ電圧の電源電圧付近を示すとき、γ電圧の変化量は大きく、傾きが一定ではない。階調データが中間のデータを示すとき、γ電圧は傾きがほぼ一定となる。したがって、例えば、電源電圧付近の８階調において１／２内挿を行わず、中心付近の階調において１／２内挿を行うようにして内挿誤差を抑制することが行われる。このように、所定の階調範囲内で内挿が行われる場合、ＳＷ制御回路１４０は、内挿が行われる階調範囲を判定する内挿判定回路を含む。階調データが８ビットで与えられるとすると、上位５ビットの階調データＤ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３が全て“１”または全て“０”となる階調データは電源電圧付近の８階調を示し、内挿が行われない。また、最下位ビットの階調データＤ０が“１”のときは、内挿が行われない。
【００５０】
このような階調データＤ７〜Ｄ３、Ｄ０をＤＡＣ制御信号ＤＡＣＣとして入力するＳＷ制御回路１４０は、図１２に示されるように、排他的ＮＯＲ回路（ＥＸＮＯＲ）１４６と、ＯＲ回路１４４と、レベルシフト回路１４２とを備える。排他的ＮＯＲ回路１４６が内挿範囲を判定する回路であり、階調データがその範囲内であってかつ階調データＤ０が“０”のときにだけ内挿が行われる。すなわち、動作は以下のようになる。
【表２】
【００５１】
このようなＳＷ制御回路１４０は、図１３に示されるように、階調データＤ７〜Ｄ３、Ｄ０に基づいて（図１３（ｃ）（ｄ））、制御信号ＣＴＲＬを生成する（図１３（ｆ））。階調データＤ７〜Ｄ３（図１３（ｃ））によって示される内挿を行う範囲は、排他的ＮＯＲ回路１４６の出力（内挿を行う範囲：“０”）によって示される（図１３（ｅ））。排他的ＮＯＲ回路１４６の出力が“０”を示す期間のうちの階調データＤ０が“０”を示す期間（図１３（ｄ））が、内挿を行う期間として制御信号ＣＴＲＬが“０”となる（図１３（ｆ））。この制御信号ＣＴＲＬによりスイッチＳＷ１１〜ＳＷ１８が制御され、差動増幅器１００は入力電圧ＶＩＮを入力して（図１３（ａ））、出力電圧ＶＯＵＴを出力する（図１３（ｂ））。
【００５２】
階調データＤ７〜Ｄ３が“０００００”または“１１１１１”（図１３（ｃ））、階調データＤ０が“１”のとき（図１３（ｄ））、出力ノードＤＡＯ１、ＤＡＯ２に同じ電圧が出力される。すなわち、入力ノードＩＮ１、ＩＮ２に同じ入力電圧ＶＩＮ１、ＶＩＮ２が印加されるとき（図１３（ａ））、制御信号ＣＴＲＬは“Ｈ”を示し（図１３（ｆ））、スイッチＳＷ１１〜ＳＷ１８は、オン（閉成）状態になる。このとき、入力段１１０は、図３に示される入力段５１０と同じように動作する。
【００５３】
階調データＤ７〜Ｄ３が“００００１”〜“１１１１０”（図１３（ｃ））、かつ、階調データＤ０が“０”（図１３（ｄ））のとき、出力ノードＤＡＯ１、ＤＡＯ２に異なる電圧が出力される。すなわち、入力ノードＩＮ１、ＩＮ２に異なる入力電圧ＶＩＮ１、ＶＩＮ２が印加されるとき（図１３（ａ））、制御信号ＣＴＲＬは“Ｌ”を示し（図１３（ｆ））、スイッチＳＷ１１〜ＳＷ１８は、オフ（開放）状態になる。このとき、入力段１１０のトランジスタＭＮ１１〜ＭＮ１４、ＭＰ１１〜ＭＰ１４には、トランジスタＭＮ１５〜ＭＮ１８、ＭＰ１５〜ＭＰ１８に流れていた電流も流れるため、２倍の電流が流れることになる。
【００５４】
このように、スイッチＳＷ１１〜ＳＷ１８がオン・オフすることにより、入力段１１０の特性が切り替わる。前述の通り、本実施の形態では、差動増幅器１００のトランジスタＭＮ１１、ＭＮ１５のＷ寸法（チャネル幅）は等しく、図３に示される差動増幅器５００のトランジスタＭＮ５１のＷ寸法（チャネル幅）を２等分した寸法になっている。スイッチＳＷ１１がオフしている時はトランジスタＭＮ１５の経路が遮断されてトランジスタＭＮ１１だけが動作し、トランジスタのＷ寸法（チャネル幅）は、トランジスタＭＮ５１のＷ寸法の１／２相当になる。スイッチＳＷ１１がオンしているときは、トランジスタＭＮ１１、ＭＮ１５が動作し、トランジスタのＷ寸法（チャネル幅）は、元のトランジスタＭＮ５１のＷ寸法と同等になる。同様に、トランジスタＭＮ１２〜ＭＮ１４、ＭＰ１１〜ＭＰ１４のＷ寸法（チャネル幅）と、トランジスタＭＮ１６〜ＭＮ１８、ＭＰ１５〜ＭＰ１８のＷ寸法（チャネル幅）とは等しく、トランジスタＭＮ５２〜ＭＮ５４、ＭＰ５１〜ＭＰ５４のＷ寸法（チャネル幅）を２等分した寸法となっている。したがって、スイッチＳＷ１２〜ＳＷ１８のオン・オフによってトランジスタのＷ寸法（チャネル幅）が切り替わることになる。
【００５５】
スイッチＳＷ１１〜ＳＷ１８がオン状態、オフ状態における、入力段の差動回路に流れる電流と入力電圧との関係を図６と同じ条件で測定して比較すると、図１４に示されるようになる。すなわち、図１４には、差動増幅器１００をコンパレータとして、入力電圧ＶＩＮと電圧（ＶＤＤ／２）とを比較動作させるときの各差動回路に流れる電流が示される。Ｎチャネル差動回路に流れる電流ＩｄｓＮ１±、ＩｄｓＮ２±について、図１４（ａ）には、スイッチＳＷ１１〜ＳＷ１４がオン状態のときの電流が、図１４（ｂ）には、スイッチＳＷ１１〜ＳＷ１４がオフ状態のときの電流が示される。Ｐチャネル差動回路に流れる電流ＩｄｓＰ１±、ＩｄｓＰ２±について、図１４（ｃ）には、スイッチＳＷ１５〜ＳＷ１８がオン状態のときの電流が、図１４（ｄ）には、スイッチＳＷ１５〜ＳＷ１８がオフ状態のときの電流が示される。図１４（ｅ）には、入力電圧と出力電圧との関係が示される。
【００５６】
図１４（ａ）〜（ｄ）に示されるように、スイッチＳＷ１１〜ＳＷ１８がオフ状態である方が、入力電圧に対する差動電流の傾きが緩くなり、結果として入力電圧範囲が広がる。トランジスタＭＮ１１、ＭＮ１５を１つのトランジスタとみると、スイッチＳＷ１１がオフのときのトランジスタのＷ寸法（チャネル幅）は半分となるため、β（＝μ×Ｃｏｘ×Ｗ／Ｌ）が小さくなる。したがって、入力電圧範囲を示す±√（２Ｉｓｓ／β）が大きくなると考えることができる。また、トランジスタＭＮ１１単体で考えると、トランジスタＭＮ１１に流れる電流Ｉｓｓが、遮断されたトランジスタＭＮ１５の分も流れて２倍になり、±√（２Ｉｓｓ／β）が大きくなるともいえる。
【００５７】
スイッチＳＷ１１〜ＳＷ１８がオン状態とオフ状態において、入力段の差動回路に流れる電流と入力電圧との関係を図７と同じ条件で測定して比較すると、図１５に示されるようになる。すなわち、図１５には、内挿電圧差を０．５ボルトに保ってコンパレータ動作をさせる場合の各差動回路に流れる電流が示される。Ｎチャネル差動回路に流れる電流ＩｄｓＮ１±、ＩｄｓＮ２±について、図１５（ａ）には、スイッチＳＷ１１〜ＳＷ１４がオン状態のときの電流が、図１５（ｂ）には、スイッチＳＷ１１〜ＳＷ１４がオフ状態のときの電流が示される。Ｐチャネル差動回路に流れる電流ＩｄｓＰ１±、ＩｄｓＰ２±について、図１５（ｃ）には、スイッチＳＷ１５〜ＳＷ１８がオン状態のときの電流が、図１５（ｄ）には、スイッチＳＷ１５〜ＳＷ１８がオフ状態のときの電流が示される。図１５（ｅ）には、入力電圧と出力電圧との関係が示される。
【００５８】
スイッチＳＷ１１〜ＳＷ１８がオフの場合、入力電圧範囲が広がり、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わる付近の入力電圧範囲のオーバーラップ量が、スイッチＳＷ１１〜ＳＷ１８がオンのときと比べて多くなる。負帰還で使用する場合、図１５に示されるように、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わる入力電圧付近で収束動作する。スイッチＳＷ１１〜ＳＷ１８がオフ状態の回路では、上述のように入力電圧範囲がオーバーラップし、入力段１１０は入力電圧範囲内で動作する。その結果、差動入力回路として機能することになり、期待通りの内挿動作が行われて入出力間オフセット電圧の劣化が改善できる。
【００５９】
スイッチＳＷ１１〜ＳＷ１８がオン状態とオフ状態において、入力段の差動回路に流れる電流と入力電圧との関係を図５と同じ条件で測定して比較すると、図１６に示されるようになる。すなわち、図１６には、内挿電圧差を０ボルトおよび０．５ボルトに固定した時の各差動回路に流れる電流が示される。図１６（ａ）には、スイッチＳＷ１１〜ＳＷ１４がオン状態のときの、図１６（ｂ）には、スイッチＳＷ１１〜ＳＷ１４がオフのときのＮチャネル差動回路に流れる電流ＩｄｓＮ１±、ＩｄｓＮ２±が示される。図１６（ｃ）には、スイッチＳＷ１５〜ＳＷ１８がオン状態のときの、図１６（ｄ）には、スイッチＳＷ１５〜ＳＷ１８がオフ状態のときのＰチャネル差動回路に流れる電流ＩｄｓＰ１±、ＩｄｓＰ２±が示される。
【００６０】
図１６（ａ）に示されるように、スイッチＳＷ１１〜ＳＷ１４がオン状態のとき、Ｎチャネル差動回路に流れる電流ＩｄｓＮ１−、ＩｄｓＮ２＋は、遮断されているが、スイッチＳＷ１１〜ＳＷ１４がオフ状態のときは、図１６（ｂ）に示されるように、Ｎチャネル差動回路に流れる電流ＩｄｓＮ１−、ＩｄｓＮ２＋は、流れている。Ｐチャネル差動回路に流れる電流ＩｄｓＰ１＋、ＩｄｓＰ２−も同様に、図１６（ｃ）に示されるように、スイッチＳＷ１５〜ＳＷ１８がオン状態では遮断されているのに対し、図１６（ｄ）に示されるようにスイッチＳＷ１５〜ＳＷ１８がオフ状態では電流が流れる。これは差動回路の入力電圧範囲内で動作していることを示している。すなわち、スイッチＳＷ１１〜ＳＷ１８がオフされることにより入力電圧範囲が広がり、同じドレイン電流でも差動回路が機能する。
【００６１】
入出力間オフセット電圧と入力電圧との関係は、内挿電圧差を０．５ボルトにして、スイッチＳＷ１１〜ＳＷ１８がオン状態のときとオフ状態のときを比較すると、図１７に示されるようになる。スイッチがオフ状態のときは、オン状態のときに比べて、入出力間オフセット電圧の劣化が抑えられている。
【００６２】
また、出力偏差波形は、内挿電圧差を０．５ボルトにして、スイッチＳＷ１１〜ＳＷ１８がオン状態のときとオフ状態のときを比較すると、図１８に示されるようになる。オフ状態のときは、オン状態のときに比べて、出力偏差の劣化が抑えられている。
【００６３】
さらに、振幅差偏差波形は、内挿電圧差を０．５ボルトにして、スイッチＳＷ１１〜ＳＷ１８がオン状態のときとオフ状態のときを比較すると、図１９に示されるようになる。オフ状態のときは、オン状態の回路に比べて、振幅差偏差の劣化が抑えられている。このように、内挿動作をするときには、スイッチＳＷ１１〜ＳＷ１８をオフにして入力電圧範囲を広げて性能の劣化を抑制し、内挿動作をしないときはスイッチＳＷ１１〜ＳＷ１８をオンにしてトランジスタの特性の相対ばらつきを小さくして安定化することができる。
【００６４】
（第２の実施の形態）
第２の実施の形態に係る差動増幅器の構成が図２０に示される。第１の実施の形態では、トランジスタがスイッチ制御によって並列に接続されるが、第２の実施の形態では、トランジスタがスイッチ制御によって直列に接続される。ＳＷ制御回路２４０は、図１０または図１２に示されるように、第１の実施の形態におけるＳＷ制御回路１４０と同じであり、説明を省略する。
【００６５】
第２の実施の形態に係る差動増幅器２００は、入力段２１０、中間段２２０、出力段２３０を備える。中間段２２０および出力段２３０は、第１の実施の形態と同様に、図１に示される中間段３２０、出力段３３０と同じ構成であり、詳細な説明は省略する。入力段２１０は、図３に示される入力段３１０と比べると、トランジスタＭＮ５１〜ＭＮ５４、ＭＰ５１〜ＭＰ５４がそれぞれ２個の直列接続されるトランジスタを含み、スイッチＳＷ２１〜ＳＷ２８が追加されている。したがって、入力段２１０は、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２８と、ＰチャネルＭＯＳトランジスタＭＰ２１〜ＭＰ２８と、定電流源Ｉ２１〜Ｉ２４と、スイッチＳＷ２１〜ＳＷ２８とを備え、４つの差動回路に分けられる。また、スイッチＳＷ２１〜ＳＷ２８を制御するＳＷ制御回路２４０が設けられる。スイッチＳＷ２１〜２８は、ＳＷ制御回路２４０から出力される制御信号ＣＴＲＬに基づいて回路の開閉が制御され、制御信号ＣＴＲＬが“Ｈ”を示すときにオン（閉成）、“Ｌ”を示すときにオフ（開放）となる。
【００６６】
第１の差動回路は、Ｎチャネル差動回路であり、トランジスタＭＮ２１、ＭＮ２２、ＭＮ２５、ＭＮ２６と、定電流源Ｉ２１と、スイッチＳＷ２１、ＳＷ２２とを備える。トランジスタＭＮ２１、ＭＮ２５は、定電流源Ｉ２１と中間段２２０のノードａとの間に直列に接続される。トランジスタＭＮ２１のソースは、定電流源Ｉ２１を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ２５のドレインは、中間段２２０のノードａに接続される。トランジスタＭＮ２５のソースと中間段２２０のノードａとの間にスイッチＳＷ２１が、トランジスタＭＮ２５と並列に接続される。スイッチＳＷ２１は、回路を閉成すると、トランジスタＭＮ２５をバイパスする。トランジスタＭＮ２１、ＭＮ２５のゲートは、出力ノードＯＵＴに接続され、出力電圧ＶＯＵＴが印加される。トランジスタＭＮ２２、ＭＮ２６は、定電流源Ｉ２１と中間段２２０のノードｂとの間に直列に接続される。トランジスタＭＮ２２のソースは、定電流源Ｉ２１を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ２６のドレインは、中間段２２０のノードｂに接続される。トランジスタＭＮ２６のソースと中間段２２０のノードｂとの間にスイッチＳＷ２２が、トランジスタＭＮ２６と並列に接続される。スイッチＳＷ２２は、回路を閉成すると、トランジスタＭＮ２６をバイパスする。トランジスタＭＮ２２、ＭＮ２６のゲートは、入力ノードＩＮ１に接続され、入力電圧ＶＩＮ１が印加される。
【００６７】
第２の差動回路は、Ｎチャネル差動回路であり、トランジスタＭＮ２３、ＭＮ２４、ＭＮ２７、ＭＮ２８と、定電流源Ｉ２２と、スイッチＳＷ２３、ＳＷ２４とを備える。トランジスタＭＮ２３、ＭＮ２７は、定電流源Ｉ２２と中間段２２０のノードａとの間に直列に接続される。トランジスタＭＮ２３のソースは、定電流源Ｉ２２を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ２７のドレインは、中間段２２０のノードａに接続される。トランジスタＭＮ２７のソースと中間段２２０のノードａとの間にスイッチＳＷ２２が、トランジスタＭＮ２７と並列に接続される。スイッチＳＷ２２は、回路を閉成すると、トランジスタＭＮ２７をバイパスする。トランジスタＭＮ２３、ＭＮ２７のゲートは、出力ノードＯＵＴに接続され、出力電圧ＶＯＵＴが印加される。トランジスタＭＮ２４、ＭＮ２８は、定電流源Ｉ２２と中間段２２０のノードｂとの間に直列に接続される。トランジスタＭＮ２４のソースは、定電流源Ｉ２２を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ２８のドレインは、中間段２２０のノードｂに接続される。トランジスタＭＮ２８のソースと中間段２２０のノードｂとの間にスイッチＳＷ２４が、トランジスタＭＮ２８と並列に接続される。スイッチＳＷ２４は、回路を閉成すると、トランジスタＭＮ２８をバイパスする。トランジスタＭＮ２４、ＭＮ２８のゲートは、入力ノードＩＮ２に接続され、入力電圧ＶＩＮ２が印加される。
【００６８】
第３の差動回路は、Ｐチャネル差動回路であり、トランジスタＭＰ２１、ＭＰ２２、ＭＰ２５、ＭＰ２６と、定電流源Ｉ２３と、スイッチＳＷ２５、ＳＷ２６とを備える。トランジスタＭＰ２１、ＭＰ２５は、定電流源Ｉ２３と中間段２２０のノードｄとの間に直列に接続される。トランジスタＭＰ２１のソースは、定電流源Ｉ２３を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ２５のドレインは、中間段２２０のノードｄに接続される。トランジスタＭＰ２５のソースと中間段２２０のノードｄとの間にスイッチＳＷ２５が、トランジスタＭＰ２５と並列に接続される。スイッチＳＷ２５は、回路を閉成すると、トランジスタＭＰ２５をバイパスする。トランジスタＭＰ２１、ＭＰ２５のゲートは、出力ノードＯＵＴに接続され、出力電圧ＶＯＵＴが印加される。トランジスタＭＰ２２、ＭＰ２６は、定電流源Ｉ２３と中間段２２０のノードｃとの間に直列に接続される。トランジスタＭＰ２２のソースは、定電流源Ｉ２３を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ２６のドレインは、中間段２２０のノードｃに接続される。トランジスタＭＰ２６のソースと中間段２２０のノードｃとの間にスイッチＳＷ２６が、トランジスタＭＰ２６と並列に接続される。スイッチＳＷ２６は、回路を閉成すると、トランジスタＭＰ２６をバイパスする。トランジスタＭＰ２２、ＭＰ２６のゲートは、入力ノードＩＮ１に接続され、入力電圧ＶＩＮ１が印加される。
【００６９】
第４の差動回路は、Ｐチャネル差動回路であり、トランジスタＭＰ２３、ＭＰ２４、ＭＰ２７、ＭＰ２８と、定電流源Ｉ２４と、スイッチＳＷ２７、ＳＷ２８とを備える。トランジスタＭＰ２３、ＭＰ２７は、定電流源Ｉ２４と中間段２２０のノードｄとの間に直列に接続される。トランジスタＭＰ２３のソースは、定電流源Ｉ２４を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ２７のドレインは、中間段２２０のノードｄに接続される。トランジスタＭＰ２７のソースと中間段２２０のノードｄとの間にスイッチＳＷ２７が、トランジスタＭＰ２７と並列に接続される。スイッチＳＷ２７は、回路を閉成すると、トランジスタＭＰ２７をバイパスする。トランジスタＭＰ２３、ＭＰ２７のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。トランジスタＭＰ２４、ＭＰ２８は、定電流源Ｉ２４と中間段２２０のノードｃとの間に直列に接続される。トランジスタＭＰ２４のソースは、定電流源Ｉ２４を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ２８のドレインは、中間段２２０のノードｃに接続される。トランジスタＭＰ２８のソースと中間段２２０のノードｃとの間にスイッチＳＷ２８が、トランジスタＭＰ２８と並列に接続される。スイッチＳＷ２８は、回路を閉成すると、トランジスタＭＰ２８をバイパスする。トランジスタＭＰ２４、ＭＰ２８のゲートは、入力ノードＩＮ２に接続され、入力電圧ＶＩＮ２が印加される。
【００７０】
直列に接続されるトランジスタのサイズは等しく、例えば、トランジスタＭＮ２１、ＭＮ２５は、図３に示されるトランジスタＭＮ５１と同一のサイズのトランジスタを２個直列接続した回路になる。スイッチＳＷ２１がオン状態のとき（閉成されているとき）、トランジスタＭＮ１５はバイパスされ、トランジスタＭＮ１１だけ動作し、トランジスタＭＮ５１と同等の動作をする。スイッチＳＷ２１がオフ状態のとき（開放されているとき）、トランジスタＭＮ２１、ＭＮ２５は直列に接続される。これは、トランジスタＭＮ５１のＬ寸法（チャネル長）が２倍になったのと同じ状態である。同様に、トランジスタＭＮ２２〜２４、トランジスタＭＰ２１〜２４にも、それぞれ同じサイズのトランジスタＭＮ２６〜ＭＮ２８、トランジスタＭＰ２５〜ＭＰ２８が直列に接続される。これにより、直列接続される２個のトランジスタを１トランジスタとしてみると、スイッチＳＷ２１〜２８がオフ状態のときは、差動回路の各トランジスタのＬ寸法（チャネル長）は、スイッチＳＷ２１〜ＳＷ２８がオンのときと比べて２倍になる。このとき、β＝μ×Ｃｏｘ×Ｗ／Ｌが小さくなり、√（２Ｉｓｓ／β）が大きくなる。前述の通り、入力電圧範囲は、±√（２Ｉｓｓ／β）で示されるため、スイッチＳＷ２１〜ＳＷ２８がオフ状態のときの入力電圧範囲は、スイッチＳＷ２１〜ＳＷ２８がオン状態のときより広くなる。
【００７１】
内挿電圧差を０．５ボルトにして、入出力間オフセット電圧と入力電圧との関係を、スイッチＳＷ２１〜ＳＷ２８がオン状態とオフ状態において比較すると、図２１に示されるようになる。スイッチＳＷ２１〜ＳＷ２８がオフ状態のときは、スイッチＳＷ２１〜ＳＷ２８がオン状態のときに比べ入出力間オフセット電圧の劣化が抑えられる。
【００７２】
また、図２２に示されるように、例えば、トランジスタＭＮ５１をトランジスタＭＮ６５、ＭＮ６６に２分割して直並列接続させることにより、上記同様に入力電圧範囲を拡大することができる。この場合、トランジスタＭＮ５１は、トランジスタＭＮ６５、ＭＮ６６と、スイッチＳＷ６３、ＳＷ６４、ＳＷ６５とを含む実効的トランジスタ回路に置き換えられる。トランジスタＭＮ６５、ＭＮ６６のドレインはスイッチＳＷ６３を介して接続され、トランジスタＭＮ６５、ＭＮ６６のソースはスイッチＳＷ６４を介して接続される。トランジスタＭＮ６５のソースと、トランジスタＭＮ６６のドレインはスイッチＳＷ６５を介して接続される。トランジスタＭＮ６５のドレインがトランジスタＭＮ５１のドレインに相当し、トランジスタＭＮ６６のソースがトランジスタＭＮ５１のソースに相当する。トランジスタＭＮ６５、ＭＮ６６のゲートは接続されて、トランジスタＭＮ５１のゲートに相当する。
【００７３】
制御信号ＣＴＲＬが“Ｈ”のとき、スイッチＳＷ６３、ＳＷ６４は回路を閉成し、スイッチＳＷ６５は回路を開放し、トランジスタＭＮ６５、ＭＮ６６は並列に接続される。制御信号ＣＴＲＬが“Ｌ”のとき、スイッチＳＷ６３、ＳＷ６４は回路を開放し、スイッチＳＷ６５は回路を閉成し、トランジスタＭＮ６５、ＭＮ６６は直列接続される。このように接続を切り替えることにより、β（＝μ×Ｃｏｘ×Ｗ／Ｌ）を小さく、入力電圧範囲を示す±√（２Ｉｓｓ／β）を大きくすることができ、同じトランジスタのサイズ、同じテール電流であっても、入力電圧範囲を広げることができる。Ｐチャネルのトランジスタについても同様である。すなわち、広い入力電圧範囲を必要とする内挿機能を有する差動増幅器を、内挿を使用しない差動増幅器と同様のテール電流で動作させることができ、消費電流を削減することができる。入力電圧範囲を広げる必要のある時だけβを小さくするようにスイッチを切り替えることにより、より少ないテール電流で安定した差動増幅器を得ることができる。ここでは、Ｒａｉｌ−ｔｏ−Ｒａｉｌ増幅器について説明したが、入力段としてＮチャネルまたはＰチャネルの差動回路のみを有する差動増幅器に適用することも可能である。
【００７４】
このように、内挿機能を有する差動増幅器において、内挿機能使用時に入力段を構成するトランジスタのディメンション（Ｗ／Ｌ）を小さくするように制御し、許容入力電圧範囲を拡張することにより、出力電圧全範囲での入出力間オフセット電圧差の絶対値（内挿機能使用／不使用を含めた場合の平均）、相対値（内挿機能使用と不使用との場合の平均の差）を改善することができる。入出力間オフセット電圧差の改善により、パネル画質を向上させることができる。また、上記実施の形態では、Ｎチャネル差動回路とＰチャネル差動回路とを有するＲａｉｌ−ｔｏ−Ｒａｉｌ増幅器について説明したが、Ｎチャネル差動回路あるいはＰチャネル差動回路の一方を有する差動増幅器に適用することも可能である。
【００７５】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００７６】
１００、２００、３００、４００、５００ 差動増幅器
１１０、２１０、３１０、４１０、５１０ 入力段
１２０、２２０、３２０、４２０、５２０ 中間段
１３０、２３０、３３０、４３０、５３０ 出力段
１４０、２４０ ＳＷ制御回路
１４１、１４２ レベルシフト回路
１４４ ＯＲ回路
１４６ 排他的ＮＯＲ回路
Ｃ１、Ｃ２ 位相補償容量
Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４、Ｉ４１、Ｉ４２ 定電流源
ＭＮ１１〜ＭＮ１８、ＭＮ２１〜ＭＮ２８、ＭＮ３０〜ＭＮ３９、ＭＮ４１、ＭＮ４２、ＭＮ５１〜ＭＮ５４、ＭＮ６５、ＭＮ６６ トランジスタ
ＭＰ１１〜ＭＰ１８、ＭＰ２１〜ＭＰ２８、ＭＰ３０〜ＭＰ３９、ＭＰ４１、ＭＰ４２、ＭＰ５１〜ＭＰ５４ トランジスタ
ＳＷ１１〜ＳＷ１８、ＳＷ２１〜ＳＷ２８、ＳＷ６３〜ＳＷ６５ スイッチ
【技術分野】
【０００１】
本発明は、液晶表示装置を駆動する駆動回路に搭載される差動増幅器に関し、特に内挿機能を有する差動増幅器に関する。
【背景技術】
【０００２】
液晶表示装置を駆動するソースドライバは、差動増幅器を搭載し、液晶パネルの画素容量を駆動する回路である。ソースドライバは、外部から印加されるγ電圧を抵抗で分圧して液晶階調の基準電圧を生成する。ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路によって選択された基準電圧は、電圧フォロアの差動増幅器（以下ソースアンプとする）に入力される。ソースアンプは、その基準電圧を微調整し、インピーダンスを下げて出力する。ソースアンプの出力は、液晶パネルのソース端子へ接続され、液晶パネルの画素容量を駆動する。
【０００３】
近年、テレビジョン受像機やパーソナルコンピュータ用ディスプレイに使用される液晶表示装置の大画面化・高精細化が進んでいる。それに伴いソースドライバには、より大きな負荷を、より高速に、より省電力で、駆動する能力が必要とされる。特に、カラー液晶の高精細化に関しては、多階調化が進み、ＲＧＢ各６ビットで表現される２６万色から、各８ビットで表現される１６７０万色、各１０ビットで表現される１０億色に移行している。
【０００４】
このビット数の増加にしたがって、ソースアンプに入力される階調電圧は、６ビットで６４階調、８ビットで２５６階調、１０ビットで１０２４階調と増加する。階調電圧数の増加によって、ソースアンプに入力される電圧の刻みが小さくなるため、ソースアンプに対して出力電圧精度の向上が要求される。したがって、ソースアンプの入出力間オフセット電圧や出力偏差、振幅差偏差などの特性規格がより厳しくなってきている。
【０００５】
ソースアンプとして用いられている増幅回路は、例えば、図１に示されるように構成される。ここに示されるソースアンプは、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌ増幅器であり、教科書や著名な文献等に参考回路として記載される一般的な差動増幅器である。この増幅器３００は、入力段３１０、中間段３２０、出力段３３０に大きく分けられる。
【０００６】
入力段３１０は、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３３と、ＰチャネルＭＯＳトランジスタＭＰ３１〜ＭＰ３３とを備える。バイアス電圧ＢＮ１が印加されて定電流源として機能するトランジスタＭＮ３３は、Ｎチャネル差動対を形成するトランジスタＭＮ３１、ＭＮ３２のテール電流を供給する。トランジスタＭＮ３１のゲートは、入力ノードＩＮに接続され、入力電圧ＶＩＮが印加される。トランジスタＭＮ３２のゲートは、出力ノードＯＵＴに接続され、フィードバックされる出力電圧ＶＯＵＴが印加される。トランジスタＭＮ３１、ＭＮ３２のドレインは、中間段３２０のノードｂ、ノードａにそれぞれ接続される。また、バイアス電圧ＢＰ１が印加されて定電流源として機能するトランジスタＭＰ３３は、Ｐチャネル差動対を形成するトランジスタＭＰ３１、ＭＰ３２のテール電流を供給する。トランジスタＭＰ３１のゲートは、入力ノードＩＮに接続され、入力電圧ＶＩＮが印加される。トランジスタＭＰ３２のゲートは、出力ノードＯＵＴに接続され、フィードバックされる出力電圧ＶＯＵＴが印加される。トランジスタＭＰ３１、ＭＰ３２のドレインは、中間段３２０のノードｃ、ノードｄにそれぞれ接続される。
【０００７】
中間段３２０は、ＮチャネルＭＯＳトランジスタＭＮ３４〜ＭＮ３９と、ＰチャネルＭＯＳトランジスタＭＰ３４〜ＭＰ３９とを備える。トランジスタＭＮ３４〜ＭＮ３７は、低電圧用カレントミラー回路を形成する。トランジスタＭＮ３６、ＭＮ３７のゲートにはバイアス電圧ＢＮ２が印加される。トランジスタＭＮ３４とトランジスタＭＮ３６との接続ノードｄには、入力段３１０のＰチャネル差動回路の一方の出力が印加され、トランジスタＭＮ３５とトランジスタＭＮ３７との接続ノードｃには、入力段３１０のＰチャネル差動回路の他方の出力が印加される。
【０００８】
トランジスタＭＰ３４〜ＭＰ３７は、高電圧用カレントミラー回路を形成する。トランジスタＭＰ３６、ＭＰ３７のゲートには、バイアス電圧ＢＰ２が印加される。トランジスタＭＰ３４とトランジスタＭＰ３６との接続ノードａには、入力段３１０のＮチャネル差動回路の一方の出力が印加され、トランジスタＭＰ３５とトランジスタＭＰ３７との接続ノードｂには、入力段３１０のＮチャネル差動回路の他方の出力が印加される。
【０００９】
トランジスタＭＮ３６とトランジスタＭＰ３６との間に、並列に接続されるトランジスタＭＮ３８、ＭＰ３８が挿入される。バイアス電圧ＢＮ３がゲートに印加されるトランジスタＭＮ３８と、バイアス電圧ＢＰ３がゲートに印加されるトランジスタＭＰ３８とは、定電流源として機能する。また、トランジスタＭＮ３７とトランジスタＭＰ３７との間に、並列に接続されるトランジスタＭＮ３９、ＭＰ３９が挿入される。バイアス電圧ＢＮ４がゲートに印加されるトランジスタＭＮ３９と、バイアス電圧ＢＰ４がゲートに印加されるトランジスタＭＰ３９とは、定電流源として機能する。
【００１０】
出力段３３０は、ＮチャネルＭＯＳトランジスタＭＮ３０とＰチャネルＭＯＳトランジスタＭＰ３０とを備える。トランジスタＭＰ３０とトランジスタＭＮ３０とは、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭＰ３０とトランジスタＭＮ３０との接続ノードは、出力ノードＯＵＴとして出力電圧ＶＯＵＴを出力する。トランジスタＭＮ３０のゲートは、中間段３２０のＮチャネルカレントミラー回路と定電流源との接続ノード（トランジスタＭＮ３７、ＭＮ３９の接続ノード）に接続される。トランジスタＭＰ３０のゲートは、中間段３２０のＰチャネルカレントミラー回路と定電流源との接続ノード（トランジスタＭＰ３７、ＭＰ３９の接続ノード）に接続される。また、トランジスタＭＮ３０、ＭＰ３０が接続される出力ノードＯＵＴと、中間段３２０との間に位相補償用キャパシタＣ１、Ｃ２が接続される。
【００１１】
図１に示される回路図を簡略化して示される図２を参照して、増幅器４００の入力可能な電圧を説明する。ソースアンプに供給される電源は、正側電源電圧ＶＤＤ、負側電源電圧ＶＳＳとする。トランジスタＭＮ４１、ＭＮ４２は、図１に示されるトランジスタＭＮ３２、ＭＮ３１に対応し、定電流源Ｉ４１は、トランジスタＭＮ３３に対応する。また、トランジスタＭＰ４１、ＭＰ４２は、図１に示されるトランジスタＭＰ３２、ＭＰ３１に対応し、定電流源Ｉ４３は、トランジスタＭＰ３３に対応する。中間段４２０は、図１に示される中間段３２０に対応し、出力段４３０は図１に示される出力段３３０に対応する。
【００１２】
入力段４１０は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現するため、ＮチャネルＭＯＳトランジスタＭＮ４１、ＭＮ４２とＰチャネルＭＯＳトランジスタＭＰ４１、ＭＰ４２とを備える。入力ノードＩＮから入力される電圧ＶＩＮが電源ＶＳＳ寄りの低い時には、入力段トランジスタＭＰ４１、ＭＰ４２が動作し、電圧ＶＩＮが電源ＶＤＤ寄りの高い時には、入力段トランジスタＭＮ４１、ＭＮ４２が動作する。その中間電圧では、入力段トランジスタＭＰ４１、ＭＰ４２、ＭＮ４１、ＭＮ４２が動作する。したがって、ソースアンプは、電源電圧間のほぼ全範囲に相当する入力電圧範囲で動作する入力段を得ることができる。
【００１３】
ソースアンプには、γ電圧を抵抗分割した複数の階調電圧がＤＡＣ回路を介して入力される。その電圧は、一般的に極性信号ＰＯＬが正極性、負極性の場合それぞれについて６４階調（６ｂｉｔ）〜２５６階調（８ｂｉｔ）が主流になっている。これ以上にビット数を増やすと、表示装置を見る人がさらに階調間の輝度差を識別しにくくなり、さらに滑らかな階調表現を実現することができる。しかし、ビット数が増加すると、抵抗分割により生成される複数の階調電圧から映像データのディジタル値に対応する１つの階調電圧を選択して出力するＤＡＣ回路が大きくなる。例えば、階調数が８ビット（２５６階調）のＤＡＣ回路を、単純に１ビット増やして９ビットにしようとすると、元の８ビットのＤＡＣ回路の面積の２倍以上になってしまうのが一般的である。
【００１４】
これを回避するため、ビット数の多い液晶表示装置を駆動するソースドライバＩＣでは、ソースアンプに内挿電圧発生機能（以降、内挿機能という）を持たせてＤＡＣ回路の面積の増加を抑える。内挿機能を有するソースアンプの回路図が図３に示される。この差動増幅器５００は、入力段５１０に２回路のＮチャネル差動回路と、２回路のＰチャネル差動回路とを有する。Ｎチャネル差動回路では、トランジスタＭＮ５１、ＭＮ５２に対して、ドレインを共通にして並列にトランジスタＭＮ５３、ＭＮ５４が設けられ、トランジスタＭＮ５３、ＭＮ５４のテール電流を流す定電流源Ｉ５２が設けられる。Ｐチャネル差動回路についても同じように、トランジスタＭＰ５３、ＭＰ５４が設けられ、トランジスタＭＰ５３、ＭＰ５４のテール電流を流す定電流源Ｉ５４が設けられる。トランジスタＭＮ５４、ＭＰ５４のゲートに入力信号を印加するノードＩＮ２も追加される。中間段５２０、出力段５３０は、図１に示される中間段３２０、出力段３３０と同じ回路である。
【００１５】
Ｎチャネルの２つの差動増幅器を構成するトランジスタＭＮ５1〜ＭＮ５４が全て同じディメンジョンのトランジスタで、２つのテール電流源Ｉ５１、Ｉ５２が同じ電流値であり、Ｐチャネルの２つの差動増幅器を構成するトランジスタＭＰ５1〜ＭＰ５４が全て同じディメンジョンのトランジスタで、２つのテール電流源Ｉ５３、Ｉ５４が同じ電流値である場合は、この入力段５１０は入力ＩＮ１とＩＮ２の電圧の中間（１／２）の値を出力する、１／２内挿機能を持つ。例えば、入力ノードＩＮ１に電圧（Ｖ１＋α）、入力ノードＩＮ２に電圧（Ｖ１−α）を入力すると、出力ノードＯＵＴには、入力ノードＩＮ１の電圧と入力ノードＩＮ２の電圧との１／２内挿電圧すなわち電圧Ｖ１が出力される。また、例えば、入力ノードＩＮ１、ＩＮ２の両方に電圧（Ｖ１＋α）を入力すると、出力ノードＯＵＴには、入力ノードＩＮ１、ＩＮ２の電圧の１／２内挿電圧すなわち電圧（Ｖ１＋α）が出力される。すなわち、差動増幅器５００では、入力電圧として電圧（Ｖ１＋α）と電圧（Ｖ１−α）の２つがあれば、電圧（Ｖ１＋α）、電圧Ｖ１および電圧（Ｖ１−α）の３通りの出力が得られる。したがって、電圧Ｖ１を入力する必要がなくなる、ついまり、ＤＡＣ回路の増加分に比べて十分面積の小さい差動回路を２つ追加するだけで階調を１ビット追加したのと同様の機能を実現できるため、その分のＤＡＣ回路の回路規模、ひいてはソースドライバＩＣ全体の面積の増加を抑えることが可能になる。
【００１６】
内挿機能を有するソースアンプは、電源電圧ＶＤＤ、ＶＳＳ付近で内挿動作をすると、入出力間オフセット電圧が劣化することがある。それは以下の理由による。内挿するとき、入力ノードＩＮ１には電圧（Ｖ１＋α）、入力ノードＩＮ２には電圧（Ｖ１−α）が入力される。これにより出力ノードＯＵＴには、入力ノードＩＮ１の電圧と入力ノードＩＮ２の電圧との内挿電圧すなわち電圧Ｖ１が出力されるのが理想である。
【００１７】
ここで、Ｎチャネル入力段の動作閾値が電圧Ｖ１であるとすると、電圧（Ｖ１＋α）が入力されている差動回路のトランジスタＭＮ５１、５２は、入力ノードＩＮ１の電圧が動作閾値以上であり動作する。しかし、電圧（Ｖ１−α）が入力される差動回路のトランジスタＭＮ５４は、入力ノードＩＮ２に印加される電圧が動作閾値より低いため、動作閾値以下での動作状態、つまりほとんどオフ状態になる。
【００１８】
この状態を言い換えると、Ｐチャネル入力段のトランジスタＭＰ５１〜ＭＰ５４は、理想通り出力ノードＯＵＴの電圧が電圧Ｖ１に収束するように負帰還動作するが、Ｎチャネル入力段では、トランジスタＭＮ５１、ＭＮ５２しか動作していないため、出力が電圧（Ｖ１＋α）に収束するように負帰還動作する。したがって、Ｐチャネル入力段とＮチャネル入力段との間で収束電圧の違いが生じ、結果として出力ノードＯＵＴには、電圧（＋α）と同じプラス方向の入出力間オフセット電圧を持つ出力が現れる。
【００１９】
このような欠点を改善するための技術が、特開２００６−５０２９６号公報に示されている。この技術では、図３に示される増幅器５００の外部に、判断部と入力段制御部とが追加される。判断部は、入力もしくは出力の電圧値に基づいて、入力段を停止させるか否かを判断する。入力段制御部は、その判断部の結果を受けて入力段を動作させるか停止させるかを制御する。Ｎチャネル入力段だけを停止させるとき、電流源Ｉ５１、Ｉ５２両方を停止する。Ｐチャネル入力段だけを停止させるとき、電流源Ｉ５３、Ｉ５４両方を停止する。入力電圧が電源電圧ＶＳＳ付近のとき、Ｎチャネル入力段は、入力段制御部によって完全にオフにされているため、Ｐチャネル入力段の入出力間オフセット電圧が出力ノードＯＵＴに現れる。入力電圧が電源電圧の中間の電圧である時、ＮチャネルおよびＰチャネル入力段ともオン状態であるため、ＮチャネルおよびＰチャネル入力段がもつ入出力間オフセット電圧が出力ノードＯＵＴに現れる。入力電圧が電源電圧ＶＤＤ付近のとき、Ｐチャネル入力段は、入力段制御部によって完全にオフにされているため、Ｎチャネル入力段がもつ入出力間オフセット電圧が出力ノードＯＵＴに現れる。この入力段制御により、前述のＰチャネル入力段とＮチャネル入力段との間で収束電圧の違いが生じる状態が無くなるため、入出力間オフセット電圧の劣化は抑えられる。
【００２０】
入出力間オフセット電圧と入力電圧との関係が図４に示される。入力ノードＩＮ１に電圧ＶＩＮ１が印加され、入力ノードＩＮ２に電圧ＶＩＮ２が印加されるものとすると、入力電圧ＶＩＮは、電圧（ＶＩＮ１＋ＶＩＮ２）／２として示される。入力ノードＩＮ１の電圧ＶＩＮ１と、入力ノードＩＮ２の電圧ＶＩＮ２との差（ＶＩＮ１−ＶＩＮ２）を内挿電圧差と称する。図４では、内挿電圧差が０ボルト、０．３ボルト、０．５ボルトの時の入出力間オフセット電圧が示される。内挿電圧差を大きくしていくと入出力間オフセット電圧が大きくなり劣化することがわかる。すなわち、この技術では、電源電圧付近の入力電圧における入出力間オフセット電圧の低減には効果があるが、内挿電圧差が大きいときの入出力間オフセット電圧の低減効果はない。
【００２１】
内挿電圧差を０ボルトおよび０．５ボルトに固定した時の入力段の差動回路に流れる電流と入力電圧との関係が図５に示される。横軸に入力電圧ＶＩＮが示される。縦軸は、図５（ａ）ではＮチャネル差動回路の各経路に流れる電流を示し、図５（ｂ）ではＰチャネル差動回路の各経路に流れる電流を示し、図５（ｃ）では内挿電圧差０．５ボルトのときの入出力間オフセット電圧を示す。内挿電圧差が０ボルトのとき、図５（ａ）に示されるように、Ｎチャネル差動回路に流れる電流ＩｄｓＮ１−、ＩｄｓＮ１＋、ＩｄｓＮ２−、ＩｄｓＮ２＋は、全て同じ値になる。図５（ｂ）に示されるように、Ｐチャネル差動回路に流れる電流ＩｄｓＰ１−、ＩｄｓＰ１＋、ＩｄｓＰ２−、ＩｄｓＰ２＋も全て同じになる。内挿電圧差０．５ボルトのとき、Ｎチャネル差動回路の電流ＩｄｓＮ１＋と電流ＩｄｓＮ２−の経路には、電流源Ｉ５１、Ｉ５２の電流がそれぞれすべて流れ、電流ＩｄｓＮ１−と電流ＩｄｓＮ２＋の経路には、ほとんど電流が流れない。すなわち、トランジスタＭＮ５１、ＭＮ５４は、遮断された状態になっている。Ｐチャネル差動回路については、電流ＩｄｓＰ１−と電流ＩｄｓＰ２＋の経路には、それぞれ電流源Ｉ５３、Ｉ５４の電流がそれぞれすべて流れ、電流ＩｄｓＰ１＋と電流ＩｄｓＰ２−の経路には、ほとんど電流が流れない。すなわち、トランジスタＭＰ５２、ＭＰ５３が遮断された状態になっている。このように遮断された状態は、差動回路の入力電圧範囲を超えていることを示している。
【００２２】
フィードバック経路を切断し、入力電圧ＶＩＮと電圧（ＶＤＤ／２）とを比較するように、差動増幅器５００をコンパレータ動作させる場合、入力段５１０の差動回路に流れる電流と入力電圧との関係は、図６に示されるようになる。すなわち、出力ノードＯＵＴに接続されるトランジスタＭＮ５１、ＭＮ５３、ＭＰ５１、ＭＰ５３のゲートに電圧（ＶＤＤ／２）が印加される。入力ノードＩＮ１、ＩＮ２には、共通に、可変の入力電圧ＶＩＮが印加される。横軸は、入力電圧ＶＩＮを示し、縦軸は、図６（ａ）ではＮチャネル差動回路の各経路に流れる電流を示し、図６（ｂ）ではＰチャネル差動回路の各経路に流れる電流を示し、図６（ｃ）では出力電圧ＶＯＵＴを示す。
【００２３】
出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わるところ、すなわち、入力電圧ＶＩＮが電圧（ＶＤＤ／２）に等しい場合、差動回路の各トランジスタに流れる電流が交差する。交差するポイント（負帰還増幅器の収束点）では、各トランジスタの電流値がＩ５１／２、Ｉ５２／２、Ｉ５３／２、Ｉ５４／２となり、つまりテール電流の半分の電流が流れている。この交差するポイント（収束点）が入力段の差動回路の入力電圧範囲の中心になる。一般的に、ＭＯＳトランジスタで構成される差動回路の入力電圧範囲は、差動回路のテール電流をＩｓｓとすると、交差するポイントから±√（２×Ｉｓｓ／β）の範囲で示される。差動回路は、この入力電圧範囲内でのみ差動入力回路として機能する。
ここで、
β＝μ×Ｃｏｘ×Ｗ／Ｌ
μ：移動度
Ｃｏｘ：単位面積当たりのゲート酸化膜容量
Ｗ：トランジスタのチャネル幅
Ｌ：トランジスタのチャネル長
とする。
【００２４】
差動増幅器５００では、トランジスタＭＮ５１、ＭＮ５３、ＭＰ５１、ＭＰ５３のゲートは、負帰還するように出力ノードＯＵＴに接続されている。内挿動作をしない場合、すなわち、入力ノードＩＮ１、ＩＮ２に同じ電圧が印加される場合、交差するポイントで収束動作する。そのため、トランジスタＭＮ５１、ＭＮ５２に流れる電流、トランジスタＭＮ５３、ＭＮ５４に流れる電流、トランジスタＭＰ５１、ＭＰ５２に流れる電流、トランジスタＭＰ５３、ＭＰ５４に流れる電流は、それぞれ同じになる。
【００２５】
次に、内挿電圧差がある場合のコンパレータ動作について検討する。フィードバック経路を切断し、トランジスタＭＮ５１、ＭＮ５３、ＭＰ５１、ＭＰ５３のゲートに電圧（ＶＤＤ／２）が入力される。入力ノードＩＮ１と入力ノードＩＮ２との内挿電圧差を０．５ボルトに保ったまま、入力電圧ＶＩＮ１、ＶＩＮ２を変化させる。この時の差動回路に流れる電流と入力電圧との関係が、図７に示される。ここでは、入力ノードＩＮ１の電圧ＶＩＮ１が入力ノードＩＮ２の電圧ＶＩＮ２より０．５ボルト高いものとする。横軸は、入力電圧ＶＩＮ＝（ＶＩＮ１＋ＶＩＮ２）／２を示す。縦軸は、図７（ａ）ではＮチャネル差動回路の各経路に流れる電流を示し、図７（ｂ）ではＰチャネル差動回路の各経路に流れる電流を示し、図７（ｃ）では出力電圧ＶＯＵＴを示す。
【００２６】
この場合、交差するポイントは、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わるところから、±（内挿電圧差／２）だけずれる。図７（ａ）に示されるように、この付近ではトランジスタＭＮ５１、ＭＮ５２を含む差動回路の入力電圧範囲と、トランジスタＭＮ５３、ＭＮ５４を含む差動回路の入力電圧範囲とには、オーバーラップがほとんどない。Ｐチャネルについても図７（ｂ）に示されるように、トランジスタＭＰ５１、ＭＰ５２を含む差動回路の入力電圧範囲と、トランジスタＭＰ５３、ＭＰ５４を含む差動回路の入力電圧範囲とには、オーバーラップがほとんどない。言い換えると、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わるポイントにおいて、差動回路は、入力電圧範囲を超えている状態になっている。
【００２７】
差動増幅器５００が負帰還で使用される場合、図７（ｃ）に示されるように、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わるポイントにおいて収束動作することになる。トランジスタＭＮ５１、ＭＮ５２を含む差動回路を例に説明すると、このポイントにおいて、トランジスタＭＮ５１は、電流ＩｄｓＮ１−がほとんど流れず遮断している。定電流源Ｉ５１の電流は、全てトランジスタＭＮ５２を流れる電流ＩｄｓＮ１＋になっている。したがって、負帰還による収束動作点が入力段の差動回路の入力電圧範囲を超えているため、差動入力回路としての機能が低下し、期待通りの内挿動作が行われず入出力間オフセット電圧や出力偏差が劣化する。
【００２８】
一般的に、内挿機能は、出力設定電圧によって内挿機能の有無を選択して用いられるため、出力電圧全範囲において内挿する状態と内挿しない状態とが混じることになる。前述のように、内挿すると入出力間オフセット電圧が劣化するため、出力電圧の全範囲にわたり入出力間オフセット電圧差が顕著となり、画質劣化に至る可能性がある。
【００２９】
また、中間利得段を用いずに高利得を得られ、簡単・低廉な差動増幅器に関する技術が、特開平０６−３２６５２９号公報に開示されている。この差動増幅器は、正電圧供給線路と、負電圧給電線路と、増幅すべき信号を受入れる第１および第２増幅器入力端子と、差動増幅器手段と、電流加算回路と、駆動／出力段と、浮遊電流源とを備え、線路間共通モード領域を有する。差動増幅器手段は、第１および第２増幅器入力端子に結合する入力手段、出力手段、第１差動増幅器として第１電流源を介し正電圧給電線路に結合する第１トランジスタ対および第２差動増幅器として第２電流源を介し負電圧給電線路に結合する第２トランジスタ対を備える。電流加算回路は、差動増幅器手段の出力手段に結合する。駆動／出力段は、少なくとも１個の信号出力端子に結合する第１および第２の出力トランジスタを含むとともに電流加算回路に結合する入力手段を有する。浮遊電流源は、出力トランジスタにおける一定静止バイアス電流を制御するとともに維持するようにして電流加算回路に結合する。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開２００６−０５０２９６号公報
【特許文献２】特開平０６−３２６５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
本発明は、入出力間オフセット電圧を削減しつつ消費電流を削減することができる内挿機能を有する差動増幅器を提供する。
【課題を解決するための手段】
【００３２】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３３】
本発明の観点では、差動増幅器は、第１導電型（Ｎチャネル）の第１差動回路（ＭＮ１１／ＭＮ１２／ＭＮ１５／ＭＮ１６、ＭＮ２１／ＭＮ２２／ＭＮ２５／ＭＮ２６）と、第１導電型（Ｎチャネル）の第２差動回路（ＭＮ１３／ＭＮ１４／ＭＮ１７／ＭＮ１８、ＭＮ２３／ＭＮ２４／ＭＮ２７／ＭＮ２８）と、第２導電型（Ｐチャネル）の第３差動回路（ＭＰ１１／ＭＰ１２／ＭＰ１５／ＭＰ１６、ＭＰ２１／ＭＰ２２／ＭＰ２５／ＭＰ２６）と、第２導電型（Ｐチャネル）の第４差動回路（ＭＰ１３／ＭＰ１４／ＭＰ１７／ＭＰ１８、ＭＰ２３／ＭＰ２４／ＭＰ２７／ＭＰ２８）と、出力段回路（１３０）とを具備し、制御信号（ＣＴＲＬ）に基づいて、第１乃至第４差動回路を形成するトランジスタのチャネル長とチャネル幅との比を変更する。第１差動回路（ＭＮ１１／ＭＮ１２／ＭＮ１５／ＭＮ１６、ＭＮ２１／ＭＮ２２／ＭＮ２５／ＭＮ２６）は、第１入力信号（ＶＩＮ１）と出力信号（ＶＯＵＴ）とを差動入力信号とする。第２差動回路（ＭＮ１３／ＭＮ１４／ＭＮ１７／ＭＮ１８、ＭＮ２３／ＭＮ２４／ＭＮ２７／ＭＮ２８）は、第２入力信号（ＶＩＮ２）と出力信号（ＶＯＵＴ）とを差動入力信号とする。第３差動回路（ＭＰ１１／ＭＰ１２／ＭＰ１５／ＭＰ１６、ＭＰ２１／ＭＰ２２／ＭＰ２５／ＭＰ２６）は、第１入力信号（ＶＩＮ１）と出力信号（ＶＯＵＴ）とを差動入力信号とする。第４差動回路（ＭＰ１３／ＭＰ１４／ＭＰ１７／ＭＰ１８、ＭＰ２３／ＭＰ２４／ＭＰ２７／ＭＰ２８）は、第２入力信号（ＶＩＮ２）と出力信号（ＶＯＵＴ）とを差動入力信号とする。出力段回路（１３０）は、第１乃至第４差動回路の出力に基づいて出力信号（ＶＯＵＴ）を出力する。
【００３４】
本発明の他の観点では、液晶表示装置の駆動回路は、上記の差動増幅器を搭載し、第１入力信号として第１階調電圧を印加し、第２入力信号として第２階調電圧を印加する。
【発明の効果】
【００３５】
本発明によれば、入出力間オフセット電圧を削減しつつ消費電流を削減することができる内挿機能を有する差動増幅器を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】図１は、一般的な差動増幅器の構成を示す図である。
【図２】図２は、一般的な差動増幅器の構成を簡略化して示す図である。
【図３】図３は、内挿機能を有する差動増幅器の構成を示す図である。
【図４】図４は、内挿機能を有する差動増幅器における入出力間オフセット電圧と入力電圧との関係を示す図である。
【図５】図５は、内挿電圧差を０ボルトおよび０．５ボルトに固定した時の入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図６】図６は、コンパレータ動作させる差動増幅器の入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図７】図７は、内挿電圧差が０．５ボルトのときの差動回路に流れる電流と入力電圧との関係を示す図である。
【図８】図８は、本発明の第１の実施の形態に係る差動増幅器の構成を示す図である。
【図９】図９は、１／２内挿用ＤＡＣ回路の構成を簡略化して示す図である。
【図１０】図１０は、本発明の第１の実施の形態に係るＳＷ制御回路の構成を示す図である。
【図１１】図１１は、本発明の第１の実施の形態に係るＳＷ制御回路の動作を説明するための図である。
【図１２】図１２は、本発明の第１の実施の形態に係るＳＷ制御回路の別の構成を示す図である。
【図１３】図１３は、本発明の第１の実施の形態に係るＳＷ制御回路の動作を説明するための図である。
【図１４】図１４は、本発明の第１の実施の形態に係る差動増幅器をコンパレータ動作させるときの入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図１５】図１５は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトのときの入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図１６】図１６は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０ボルトおよび０．５ボルトの時の入力段の差動回路に流れる電流と入力電圧との関係を示す図である。
【図１７】図１７は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトの時の入出力間オフセット電圧と入力電圧との関係を示す図である。
【図１８】図１８は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトの時の出力偏差波形を示す図である。
【図１９】図１９は、本発明の第１の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトの時の振幅差偏差波形を示す図である。
【図２０】図２０は、本発明の第２の実施の形態に係る差動増幅器の構成を示す図である。
【図２１】図２１は、本発明の第２の実施の形態に係る差動増幅器において、内挿電圧差が０．５ボルトの時の入出力間オフセット電圧と入力電圧との関係を示す図である。
【図２２】図２２は、直並列接続を切り替えてディメンションを変更するトランジスタ回路の例を示す図である。
【発明を実施するための形態】
【００３７】
図面を参照して、本発明の実施の形態を説明する。
【００３８】
（第１の実施の形態）
図８に、第１の実施の形態に係る差動増幅器の構成が示される。第１の実施の形態に係る差動増幅器１００は、入力段１１０、中間段１２０、出力段１３０を備える。中間段１２０および出力段１３０は、図１に示される中間段３２０、出力段３３０と同じ構成であり、詳細な説明は省略する。入力段１１０は、図３に示される入力段３１０と比べると、トランジスタＭＮ５１〜ＭＮ５４、ＭＰ５１〜ＭＰ５４が２分割され、スイッチＳＷ１１〜ＳＷ１８が追加されている。また、スイッチＳＷ１１〜ＳＷ１８を制御するＳＷ制御回路１４０が設けられる。したがって、入力段１１０は、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１８と、ＰチャネルＭＯＳトランジスタＭＰ１１〜ＭＰ１８と、定電流源Ｉ１１〜Ｉ１４と、スイッチＳＷ１１〜ＳＷ１８とを備え、４つの差動回路に分けられる。スイッチＳＷ１１〜ＳＷ１８は、ＳＷ制御回路１４０から出力される制御信号ＣＴＲＬに基づいて回路を開閉する。スイッチＳＷ１１〜ＳＷ１８は、制御信号ＣＴＲＬが“Ｈ”を示すときオン（閉成）となり、“Ｌ”を示すときオフ（開放）となる。
【００３９】
第１の差動回路は、Ｎチャネル差動回路であり、トランジスタＭＮ１１、ＭＮ１２、ＭＮ１５、ＭＮ１６と、定電流源Ｉ１１と、スイッチＳＷ１１、ＳＷ１２とを備える。トランジスタＭＮ１１、ＭＮ１２、ＭＮ１５、ＭＮ１６のソースは、共通に接続され、定電流源Ｉ１１を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ１１、ＭＮ１５のドレインは、差動回路の負荷回路となる中間段１２０のノードａに接続され、ノードａから電流ＩｄｓＮ１−が流れる。トランジスタＭＮ１１、ＭＮ１５のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。スイッチＳＷ１１は、トランジスタＭＮ１５のドレインと中間段１２０のノードａとの間に設けられる。トランジスタＭＮ１２、ＭＮ１６のドレインは、中間段１２０のノードｂに接続され、ノードｂから電流ＩｄｓＮ１＋が流れる。トランジスタＭＮ１２、ＭＮ１６のゲートは、入力ノードＩＮ１に接続されて入力電圧ＶＩＮ１が印加される。スイッチＳＷ１２は、トランジスタＭＮ１６のドレインと中間段１２０のノードｂとの間に設けられる。
【００４０】
第２の差動回路は、Ｎチャネル差動回路であり、トランジスタＭＮ１３、ＭＮ１４、ＭＮ１７、ＭＮ１８と、定電流源Ｉ１２と、スイッチＳＷ１３、ＳＷ１４とを備える。トランジスタＭＮ１３、ＭＮ１４、ＭＮ１７、ＭＮ１８のソースは、共通に接続され、定電流源Ｉ１２を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ１３、ＭＮ１７のドレインは、差動回路の負荷回路となる中間段１２０のノードａに接続され、ノードａから電流ＩｄｓＮ２−が流れる。トランジスタＭＮ１３、ＭＮ１７のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。スイッチＳＷ１３は、トランジスタＭＮ１７のドレインと中間段１２０のノードａとの間に設けられる。トランジスタＭＮ１４、ＭＮ１８のドレインは、中間段１２０のノードｂに接続され、ノードｂから電流ＩｄｓＮ２＋が流れる。トランジスタＭＮ１４、ＭＮ１８のゲートは、入力ノードＩＮ２に接続されて入力電圧ＶＩＮ２が印加される。スイッチＳＷ１４は、トランジスタＭＮ１８のドレインと中間段１２０のノードｂとの間に設けられる。
【００４１】
第３の差動回路は、Ｐチャネル差動回路であり、トランジスタＭＰ１１、ＭＰ１２、ＭＰ１５、ＭＰ１６と、定電流源Ｉ１３と、スイッチＳＷ１５、ＳＷ１６とを備える。トランジスタＭＰ１１、ＭＰ１２、ＭＰ１５、ＭＰ１６のソースは、共通に接続され、定電流源Ｉ１３を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ１１、ＭＰ１５のドレインは、差動回路の負荷回路となる中間段１２０のノードｄに接続され、ノードｄへ電流ＩｄｓＰ１−が流れる。トランジスタＭＰ１１、ＭＰ１５のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。スイッチＳＷ１５は、トランジスタＭＰ１５のドレインと中間段１２０のノードｄとの間に設けられる。トランジスタＭＰ１２、ＭＰ１６のドレインは、中間段１２０のノードｃに接続され、ノードｃへ電流ＩｄｓＰ１＋が流れる。トランジスタＭＰ１２、ＭＰ１６のゲートは、入力ノードＩＮ１に接続されて入力電圧ＶＩＮ１が印加される。スイッチＳＷ１６は、トランジスタＭＰ１６のドレインと中間段１２０のノードｃとの間に設けられる。
【００４２】
第４の差動回路は、Ｐチャネル差動回路であり、トランジスタＭＰ１３、ＭＰ１４、ＭＰ１７、ＭＰ１８と、定電流源Ｉ１４と、スイッチＳＷ１７、ＳＷ１８とを備える。トランジスタＭＰ１３、ＭＰ１４、ＭＰ１７、ＭＰ１８のソースは、共通に接続され、定電流源Ｉ１４を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ１３、ＭＰ１７のドレインは、差動回路の負荷回路となる中間段１２０のノードｄに接続され、ノードｄへ電流ＩｄｓＰ２−が流れる。トランジスタＭＰ１３、ＭＰ１７のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。スイッチＳＷ１７は、トランジスタＭＰ１７のドレインと中間段１２０のノードｄとの間に設けられる。トランジスタＭＰ１４、ＭＰ１８のドレインは、中間段１２０のノードｃに接続され、ノードｃへ電流ＩｄｓＰ２＋が流れる。トランジスタＭＰ１４、ＭＰ１８のゲートは、入力ノードＩＮ２に接続されて入力電圧ＶＩＮ２が印加される。スイッチＳＷ１８は、トランジスタＭＰ１８のドレインと中間段１２０のノードｃとの間に設けられる。
【００４３】
トランジスタＭＮ１１、ＭＮ１５のＷ寸法（チャネル幅）は等しく、例えば、図３に示されるトランジスタＭＮ５１のＷ寸法（チャネル幅）を２等分した寸法になっている。したがって、スイッチＳＷ１１がオン状態のとき（閉成されているとき）、トランジスタＭＮ１１、ＭＮ１５は、トランジスタＭＮ５１と同等の動作をする。同様に、トランジスタＭＮ１６〜ＭＮ１８、ＭＰ１５〜ＭＰ１８のＷ寸法（チャネル幅）は、トランジスタＭＮ１２〜ＭＮ１４、ＭＰ１１〜ＭＰ１４のＷ寸法（チャネル幅）と等しく、トランジスタＭＮ５２〜ＭＮ５４、ＭＰ５１〜ＭＰ５４のＷ寸法（チャネル幅）を２等分した寸法になっている。したがって、スイッチＳＷ１２〜ＳＷ１８がオン状態のとき（閉成されているとき）、トランジスタＭＮ１２〜ＭＮ１４、ＭＰ１１〜ＭＰ１４と、トランジスタＭＮ１６〜ＭＮ１８、ＭＰ１５〜ＭＰ１８との組のそれぞれは、トランジスタＭＮ５２〜ＭＮ５４、ＭＰ５１〜ＭＰ５４と同等の動作をする。ここでは、説明を簡単にするため、トランジスタＭＮ１１〜ＭＮ１４、ＭＰ１１〜ＭＰ１４のＷ寸法と、トランジスタＭＮ１５〜ＭＮ１８、ＭＰ１５〜ＭＰ１８のＷ寸法とが等しいとして説明するが、異なるＷ寸法でもよい。すなわち、実効的にＷ寸法が変わるトランジスタであればよい。
【００４４】
１／２内挿用ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路の構成を抜粋して図９に示す。図９に示される各スイッチは、階調データＤ０、Ｄ１、Ｄ２が０（＝Ｌレベル）の時の状態（ＮＣ側を選択）を示し、階調データＤ０、Ｄ１、Ｄ２が１（＝Ｈレベル）の時は、切り替わって反対側（ＮＯ側）を選択するように動作する。出力ノードＤＡＯ１は、差動増幅器１００の入力ノードＩＮ１に接続され、出力ノードＤＡＯ２は、入力ノードＩＮ２に接続される。一例として、このＤＡＣ回路の下位３ビット（Ｄ２：Ｄ０）が“０００”〜“０１１”のときの動作を抜粋すると以下の様になる。
【表１】
【００４５】
このように、１／２内挿の有無は、階調データＤ０によって定まるため、交互に現れる。図９に示される１／２内挿用ＤＡＣ回路では、階調データＤ０が“０”のとき、１／２内挿が行われるように出力ノードＤＡＯ１、ＤＡＯ２に異なる電圧が出力され、階調データＤ０が“１”の時には同じ電圧が出力される。
【００４６】
内挿が階調データの範囲全体にわたって行われる場合、階調データＤ０がＤＡＣ制御信号ＤＡＣＣとしてＳＷ制御回路１４０に入力される。ＳＷ制御回路１４０は、ＤＡＣ制御信号ＤＡＣＣに基づいて生成される制御信号ＣＴＲＬを出力し、スイッチＳＷ１１〜ＳＷ１８を制御する。ここでは、階調データＤ０に基づいて制御信号ＣＴＲＬを生成するため、ＳＷ制御回路１４０は、図１０に示されるように、スイッチＳＷ１１〜ＳＷ１８を駆動するレベルシフト回路１４１を備える。
【００４７】
ＳＷ制御回路１４０は、図１１に示されるように、階調データＤ０に基づいて（図１１（ｃ））、制御信号ＣＴＲＬを生成し（図１１（ｄ））、スイッチＳＷ１１〜ＳＷ１８を制御する。差動増幅器１００は、入力電圧ＶＩＮを入力して（図１１（ａ））、出力電圧ＶＯＵＴを出力する（図１１（ｂ））。階調データＤ０が“１”のとき（図１１（ｃ））、ＤＡＣ回路の出力ノードＤＡＯ１、ＤＡＯ２に同じ電圧が出力される。したがって、入力ノードＩＮ１、ＩＮ２に同じ入力電圧ＶＩＮ１、ＶＩＮ２が印加され（図１１（ａ））、制御信号ＣＴＲＬは“Ｈ”を示し（図１１（ｄ））、スイッチＳＷ１１〜ＳＷ１８はオン（閉成）状態になる。このとき、入力段１１０は、図３に示される入力段５１０と同じように動作する。
【００４８】
階調データＤ０が“０”のとき（図１１（ｃ））、ＤＡＣ回路の出力ノードＤＡＯ１、ＤＡＯ２に異なる電圧が出力される。したがって、入力ノードＩＮ１、ＩＮ２に異なる入力電圧ＶＩＮ１、ＶＩＮ２が印加され（図１１（ａ））、制御信号ＣＴＲＬは“Ｌ”を示し（図１１（ｄ））、スイッチＳＷ１１〜ＳＷ１８はオフ（開放）状態になる。このとき、入力段１１０のトランジスタＭＮ１１〜ＭＮ１４、ＭＰ１１〜ＭＰ１４には、トランジスタＭＮ１５〜ＭＮ１８、ＭＰ１５〜ＭＰ１８に流れていた電流も流れるため、２倍の電流が流れることになる。このように、スイッチＳＷ１１〜ＳＷ１８がオン・オフすることにより、入力段１１０の特性が切り替わる。特性については後述する。
【００４９】
また、内挿が階調データの特定の範囲内で行われる場合、ＳＷ制御回路１４０は、限定された範囲内において階調データＤ０に基づいて、スイッチＳＷ１１〜ＳＷ１８を制御する制御信号ＣＴＲＬを生成する。階調データがγ電圧の電源電圧付近を示すとき、γ電圧の変化量は大きく、傾きが一定ではない。階調データが中間のデータを示すとき、γ電圧は傾きがほぼ一定となる。したがって、例えば、電源電圧付近の８階調において１／２内挿を行わず、中心付近の階調において１／２内挿を行うようにして内挿誤差を抑制することが行われる。このように、所定の階調範囲内で内挿が行われる場合、ＳＷ制御回路１４０は、内挿が行われる階調範囲を判定する内挿判定回路を含む。階調データが８ビットで与えられるとすると、上位５ビットの階調データＤ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３が全て“１”または全て“０”となる階調データは電源電圧付近の８階調を示し、内挿が行われない。また、最下位ビットの階調データＤ０が“１”のときは、内挿が行われない。
【００５０】
このような階調データＤ７〜Ｄ３、Ｄ０をＤＡＣ制御信号ＤＡＣＣとして入力するＳＷ制御回路１４０は、図１２に示されるように、排他的ＮＯＲ回路（ＥＸＮＯＲ）１４６と、ＯＲ回路１４４と、レベルシフト回路１４２とを備える。排他的ＮＯＲ回路１４６が内挿範囲を判定する回路であり、階調データがその範囲内であってかつ階調データＤ０が“０”のときにだけ内挿が行われる。すなわち、動作は以下のようになる。
【表２】
【００５１】
このようなＳＷ制御回路１４０は、図１３に示されるように、階調データＤ７〜Ｄ３、Ｄ０に基づいて（図１３（ｃ）（ｄ））、制御信号ＣＴＲＬを生成する（図１３（ｆ））。階調データＤ７〜Ｄ３（図１３（ｃ））によって示される内挿を行う範囲は、排他的ＮＯＲ回路１４６の出力（内挿を行う範囲：“０”）によって示される（図１３（ｅ））。排他的ＮＯＲ回路１４６の出力が“０”を示す期間のうちの階調データＤ０が“０”を示す期間（図１３（ｄ））が、内挿を行う期間として制御信号ＣＴＲＬが“０”となる（図１３（ｆ））。この制御信号ＣＴＲＬによりスイッチＳＷ１１〜ＳＷ１８が制御され、差動増幅器１００は入力電圧ＶＩＮを入力して（図１３（ａ））、出力電圧ＶＯＵＴを出力する（図１３（ｂ））。
【００５２】
階調データＤ７〜Ｄ３が“０００００”または“１１１１１”（図１３（ｃ））、階調データＤ０が“１”のとき（図１３（ｄ））、出力ノードＤＡＯ１、ＤＡＯ２に同じ電圧が出力される。すなわち、入力ノードＩＮ１、ＩＮ２に同じ入力電圧ＶＩＮ１、ＶＩＮ２が印加されるとき（図１３（ａ））、制御信号ＣＴＲＬは“Ｈ”を示し（図１３（ｆ））、スイッチＳＷ１１〜ＳＷ１８は、オン（閉成）状態になる。このとき、入力段１１０は、図３に示される入力段５１０と同じように動作する。
【００５３】
階調データＤ７〜Ｄ３が“００００１”〜“１１１１０”（図１３（ｃ））、かつ、階調データＤ０が“０”（図１３（ｄ））のとき、出力ノードＤＡＯ１、ＤＡＯ２に異なる電圧が出力される。すなわち、入力ノードＩＮ１、ＩＮ２に異なる入力電圧ＶＩＮ１、ＶＩＮ２が印加されるとき（図１３（ａ））、制御信号ＣＴＲＬは“Ｌ”を示し（図１３（ｆ））、スイッチＳＷ１１〜ＳＷ１８は、オフ（開放）状態になる。このとき、入力段１１０のトランジスタＭＮ１１〜ＭＮ１４、ＭＰ１１〜ＭＰ１４には、トランジスタＭＮ１５〜ＭＮ１８、ＭＰ１５〜ＭＰ１８に流れていた電流も流れるため、２倍の電流が流れることになる。
【００５４】
このように、スイッチＳＷ１１〜ＳＷ１８がオン・オフすることにより、入力段１１０の特性が切り替わる。前述の通り、本実施の形態では、差動増幅器１００のトランジスタＭＮ１１、ＭＮ１５のＷ寸法（チャネル幅）は等しく、図３に示される差動増幅器５００のトランジスタＭＮ５１のＷ寸法（チャネル幅）を２等分した寸法になっている。スイッチＳＷ１１がオフしている時はトランジスタＭＮ１５の経路が遮断されてトランジスタＭＮ１１だけが動作し、トランジスタのＷ寸法（チャネル幅）は、トランジスタＭＮ５１のＷ寸法の１／２相当になる。スイッチＳＷ１１がオンしているときは、トランジスタＭＮ１１、ＭＮ１５が動作し、トランジスタのＷ寸法（チャネル幅）は、元のトランジスタＭＮ５１のＷ寸法と同等になる。同様に、トランジスタＭＮ１２〜ＭＮ１４、ＭＰ１１〜ＭＰ１４のＷ寸法（チャネル幅）と、トランジスタＭＮ１６〜ＭＮ１８、ＭＰ１５〜ＭＰ１８のＷ寸法（チャネル幅）とは等しく、トランジスタＭＮ５２〜ＭＮ５４、ＭＰ５１〜ＭＰ５４のＷ寸法（チャネル幅）を２等分した寸法となっている。したがって、スイッチＳＷ１２〜ＳＷ１８のオン・オフによってトランジスタのＷ寸法（チャネル幅）が切り替わることになる。
【００５５】
スイッチＳＷ１１〜ＳＷ１８がオン状態、オフ状態における、入力段の差動回路に流れる電流と入力電圧との関係を図６と同じ条件で測定して比較すると、図１４に示されるようになる。すなわち、図１４には、差動増幅器１００をコンパレータとして、入力電圧ＶＩＮと電圧（ＶＤＤ／２）とを比較動作させるときの各差動回路に流れる電流が示される。Ｎチャネル差動回路に流れる電流ＩｄｓＮ１±、ＩｄｓＮ２±について、図１４（ａ）には、スイッチＳＷ１１〜ＳＷ１４がオン状態のときの電流が、図１４（ｂ）には、スイッチＳＷ１１〜ＳＷ１４がオフ状態のときの電流が示される。Ｐチャネル差動回路に流れる電流ＩｄｓＰ１±、ＩｄｓＰ２±について、図１４（ｃ）には、スイッチＳＷ１５〜ＳＷ１８がオン状態のときの電流が、図１４（ｄ）には、スイッチＳＷ１５〜ＳＷ１８がオフ状態のときの電流が示される。図１４（ｅ）には、入力電圧と出力電圧との関係が示される。
【００５６】
図１４（ａ）〜（ｄ）に示されるように、スイッチＳＷ１１〜ＳＷ１８がオフ状態である方が、入力電圧に対する差動電流の傾きが緩くなり、結果として入力電圧範囲が広がる。トランジスタＭＮ１１、ＭＮ１５を１つのトランジスタとみると、スイッチＳＷ１１がオフのときのトランジスタのＷ寸法（チャネル幅）は半分となるため、β（＝μ×Ｃｏｘ×Ｗ／Ｌ）が小さくなる。したがって、入力電圧範囲を示す±√（２Ｉｓｓ／β）が大きくなると考えることができる。また、トランジスタＭＮ１１単体で考えると、トランジスタＭＮ１１に流れる電流Ｉｓｓが、遮断されたトランジスタＭＮ１５の分も流れて２倍になり、±√（２Ｉｓｓ／β）が大きくなるともいえる。
【００５７】
スイッチＳＷ１１〜ＳＷ１８がオン状態とオフ状態において、入力段の差動回路に流れる電流と入力電圧との関係を図７と同じ条件で測定して比較すると、図１５に示されるようになる。すなわち、図１５には、内挿電圧差を０．５ボルトに保ってコンパレータ動作をさせる場合の各差動回路に流れる電流が示される。Ｎチャネル差動回路に流れる電流ＩｄｓＮ１±、ＩｄｓＮ２±について、図１５（ａ）には、スイッチＳＷ１１〜ＳＷ１４がオン状態のときの電流が、図１５（ｂ）には、スイッチＳＷ１１〜ＳＷ１４がオフ状態のときの電流が示される。Ｐチャネル差動回路に流れる電流ＩｄｓＰ１±、ＩｄｓＰ２±について、図１５（ｃ）には、スイッチＳＷ１５〜ＳＷ１８がオン状態のときの電流が、図１５（ｄ）には、スイッチＳＷ１５〜ＳＷ１８がオフ状態のときの電流が示される。図１５（ｅ）には、入力電圧と出力電圧との関係が示される。
【００５８】
スイッチＳＷ１１〜ＳＷ１８がオフの場合、入力電圧範囲が広がり、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わる付近の入力電圧範囲のオーバーラップ量が、スイッチＳＷ１１〜ＳＷ１８がオンのときと比べて多くなる。負帰還で使用する場合、図１５に示されるように、出力電圧ＶＯＵＴが電圧ＶＳＳから電圧ＶＤＤに切り替わる入力電圧付近で収束動作する。スイッチＳＷ１１〜ＳＷ１８がオフ状態の回路では、上述のように入力電圧範囲がオーバーラップし、入力段１１０は入力電圧範囲内で動作する。その結果、差動入力回路として機能することになり、期待通りの内挿動作が行われて入出力間オフセット電圧の劣化が改善できる。
【００５９】
スイッチＳＷ１１〜ＳＷ１８がオン状態とオフ状態において、入力段の差動回路に流れる電流と入力電圧との関係を図５と同じ条件で測定して比較すると、図１６に示されるようになる。すなわち、図１６には、内挿電圧差を０ボルトおよび０．５ボルトに固定した時の各差動回路に流れる電流が示される。図１６（ａ）には、スイッチＳＷ１１〜ＳＷ１４がオン状態のときの、図１６（ｂ）には、スイッチＳＷ１１〜ＳＷ１４がオフのときのＮチャネル差動回路に流れる電流ＩｄｓＮ１±、ＩｄｓＮ２±が示される。図１６（ｃ）には、スイッチＳＷ１５〜ＳＷ１８がオン状態のときの、図１６（ｄ）には、スイッチＳＷ１５〜ＳＷ１８がオフ状態のときのＰチャネル差動回路に流れる電流ＩｄｓＰ１±、ＩｄｓＰ２±が示される。
【００６０】
図１６（ａ）に示されるように、スイッチＳＷ１１〜ＳＷ１４がオン状態のとき、Ｎチャネル差動回路に流れる電流ＩｄｓＮ１−、ＩｄｓＮ２＋は、遮断されているが、スイッチＳＷ１１〜ＳＷ１４がオフ状態のときは、図１６（ｂ）に示されるように、Ｎチャネル差動回路に流れる電流ＩｄｓＮ１−、ＩｄｓＮ２＋は、流れている。Ｐチャネル差動回路に流れる電流ＩｄｓＰ１＋、ＩｄｓＰ２−も同様に、図１６（ｃ）に示されるように、スイッチＳＷ１５〜ＳＷ１８がオン状態では遮断されているのに対し、図１６（ｄ）に示されるようにスイッチＳＷ１５〜ＳＷ１８がオフ状態では電流が流れる。これは差動回路の入力電圧範囲内で動作していることを示している。すなわち、スイッチＳＷ１１〜ＳＷ１８がオフされることにより入力電圧範囲が広がり、同じドレイン電流でも差動回路が機能する。
【００６１】
入出力間オフセット電圧と入力電圧との関係は、内挿電圧差を０．５ボルトにして、スイッチＳＷ１１〜ＳＷ１８がオン状態のときとオフ状態のときを比較すると、図１７に示されるようになる。スイッチがオフ状態のときは、オン状態のときに比べて、入出力間オフセット電圧の劣化が抑えられている。
【００６２】
また、出力偏差波形は、内挿電圧差を０．５ボルトにして、スイッチＳＷ１１〜ＳＷ１８がオン状態のときとオフ状態のときを比較すると、図１８に示されるようになる。オフ状態のときは、オン状態のときに比べて、出力偏差の劣化が抑えられている。
【００６３】
さらに、振幅差偏差波形は、内挿電圧差を０．５ボルトにして、スイッチＳＷ１１〜ＳＷ１８がオン状態のときとオフ状態のときを比較すると、図１９に示されるようになる。オフ状態のときは、オン状態の回路に比べて、振幅差偏差の劣化が抑えられている。このように、内挿動作をするときには、スイッチＳＷ１１〜ＳＷ１８をオフにして入力電圧範囲を広げて性能の劣化を抑制し、内挿動作をしないときはスイッチＳＷ１１〜ＳＷ１８をオンにしてトランジスタの特性の相対ばらつきを小さくして安定化することができる。
【００６４】
（第２の実施の形態）
第２の実施の形態に係る差動増幅器の構成が図２０に示される。第１の実施の形態では、トランジスタがスイッチ制御によって並列に接続されるが、第２の実施の形態では、トランジスタがスイッチ制御によって直列に接続される。ＳＷ制御回路２４０は、図１０または図１２に示されるように、第１の実施の形態におけるＳＷ制御回路１４０と同じであり、説明を省略する。
【００６５】
第２の実施の形態に係る差動増幅器２００は、入力段２１０、中間段２２０、出力段２３０を備える。中間段２２０および出力段２３０は、第１の実施の形態と同様に、図１に示される中間段３２０、出力段３３０と同じ構成であり、詳細な説明は省略する。入力段２１０は、図３に示される入力段３１０と比べると、トランジスタＭＮ５１〜ＭＮ５４、ＭＰ５１〜ＭＰ５４がそれぞれ２個の直列接続されるトランジスタを含み、スイッチＳＷ２１〜ＳＷ２８が追加されている。したがって、入力段２１０は、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２８と、ＰチャネルＭＯＳトランジスタＭＰ２１〜ＭＰ２８と、定電流源Ｉ２１〜Ｉ２４と、スイッチＳＷ２１〜ＳＷ２８とを備え、４つの差動回路に分けられる。また、スイッチＳＷ２１〜ＳＷ２８を制御するＳＷ制御回路２４０が設けられる。スイッチＳＷ２１〜２８は、ＳＷ制御回路２４０から出力される制御信号ＣＴＲＬに基づいて回路の開閉が制御され、制御信号ＣＴＲＬが“Ｈ”を示すときにオン（閉成）、“Ｌ”を示すときにオフ（開放）となる。
【００６６】
第１の差動回路は、Ｎチャネル差動回路であり、トランジスタＭＮ２１、ＭＮ２２、ＭＮ２５、ＭＮ２６と、定電流源Ｉ２１と、スイッチＳＷ２１、ＳＷ２２とを備える。トランジスタＭＮ２１、ＭＮ２５は、定電流源Ｉ２１と中間段２２０のノードａとの間に直列に接続される。トランジスタＭＮ２１のソースは、定電流源Ｉ２１を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ２５のドレインは、中間段２２０のノードａに接続される。トランジスタＭＮ２５のソースと中間段２２０のノードａとの間にスイッチＳＷ２１が、トランジスタＭＮ２５と並列に接続される。スイッチＳＷ２１は、回路を閉成すると、トランジスタＭＮ２５をバイパスする。トランジスタＭＮ２１、ＭＮ２５のゲートは、出力ノードＯＵＴに接続され、出力電圧ＶＯＵＴが印加される。トランジスタＭＮ２２、ＭＮ２６は、定電流源Ｉ２１と中間段２２０のノードｂとの間に直列に接続される。トランジスタＭＮ２２のソースは、定電流源Ｉ２１を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ２６のドレインは、中間段２２０のノードｂに接続される。トランジスタＭＮ２６のソースと中間段２２０のノードｂとの間にスイッチＳＷ２２が、トランジスタＭＮ２６と並列に接続される。スイッチＳＷ２２は、回路を閉成すると、トランジスタＭＮ２６をバイパスする。トランジスタＭＮ２２、ＭＮ２６のゲートは、入力ノードＩＮ１に接続され、入力電圧ＶＩＮ１が印加される。
【００６７】
第２の差動回路は、Ｎチャネル差動回路であり、トランジスタＭＮ２３、ＭＮ２４、ＭＮ２７、ＭＮ２８と、定電流源Ｉ２２と、スイッチＳＷ２３、ＳＷ２４とを備える。トランジスタＭＮ２３、ＭＮ２７は、定電流源Ｉ２２と中間段２２０のノードａとの間に直列に接続される。トランジスタＭＮ２３のソースは、定電流源Ｉ２２を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ２７のドレインは、中間段２２０のノードａに接続される。トランジスタＭＮ２７のソースと中間段２２０のノードａとの間にスイッチＳＷ２２が、トランジスタＭＮ２７と並列に接続される。スイッチＳＷ２２は、回路を閉成すると、トランジスタＭＮ２７をバイパスする。トランジスタＭＮ２３、ＭＮ２７のゲートは、出力ノードＯＵＴに接続され、出力電圧ＶＯＵＴが印加される。トランジスタＭＮ２４、ＭＮ２８は、定電流源Ｉ２２と中間段２２０のノードｂとの間に直列に接続される。トランジスタＭＮ２４のソースは、定電流源Ｉ２２を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ２８のドレインは、中間段２２０のノードｂに接続される。トランジスタＭＮ２８のソースと中間段２２０のノードｂとの間にスイッチＳＷ２４が、トランジスタＭＮ２８と並列に接続される。スイッチＳＷ２４は、回路を閉成すると、トランジスタＭＮ２８をバイパスする。トランジスタＭＮ２４、ＭＮ２８のゲートは、入力ノードＩＮ２に接続され、入力電圧ＶＩＮ２が印加される。
【００６８】
第３の差動回路は、Ｐチャネル差動回路であり、トランジスタＭＰ２１、ＭＰ２２、ＭＰ２５、ＭＰ２６と、定電流源Ｉ２３と、スイッチＳＷ２５、ＳＷ２６とを備える。トランジスタＭＰ２１、ＭＰ２５は、定電流源Ｉ２３と中間段２２０のノードｄとの間に直列に接続される。トランジスタＭＰ２１のソースは、定電流源Ｉ２３を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ２５のドレインは、中間段２２０のノードｄに接続される。トランジスタＭＰ２５のソースと中間段２２０のノードｄとの間にスイッチＳＷ２５が、トランジスタＭＰ２５と並列に接続される。スイッチＳＷ２５は、回路を閉成すると、トランジスタＭＰ２５をバイパスする。トランジスタＭＰ２１、ＭＰ２５のゲートは、出力ノードＯＵＴに接続され、出力電圧ＶＯＵＴが印加される。トランジスタＭＰ２２、ＭＰ２６は、定電流源Ｉ２３と中間段２２０のノードｃとの間に直列に接続される。トランジスタＭＰ２２のソースは、定電流源Ｉ２３を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ２６のドレインは、中間段２２０のノードｃに接続される。トランジスタＭＰ２６のソースと中間段２２０のノードｃとの間にスイッチＳＷ２６が、トランジスタＭＰ２６と並列に接続される。スイッチＳＷ２６は、回路を閉成すると、トランジスタＭＰ２６をバイパスする。トランジスタＭＰ２２、ＭＰ２６のゲートは、入力ノードＩＮ１に接続され、入力電圧ＶＩＮ１が印加される。
【００６９】
第４の差動回路は、Ｐチャネル差動回路であり、トランジスタＭＰ２３、ＭＰ２４、ＭＰ２７、ＭＰ２８と、定電流源Ｉ２４と、スイッチＳＷ２７、ＳＷ２８とを備える。トランジスタＭＰ２３、ＭＰ２７は、定電流源Ｉ２４と中間段２２０のノードｄとの間に直列に接続される。トランジスタＭＰ２３のソースは、定電流源Ｉ２４を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ２７のドレインは、中間段２２０のノードｄに接続される。トランジスタＭＰ２７のソースと中間段２２０のノードｄとの間にスイッチＳＷ２７が、トランジスタＭＰ２７と並列に接続される。スイッチＳＷ２７は、回路を閉成すると、トランジスタＭＰ２７をバイパスする。トランジスタＭＰ２３、ＭＰ２７のゲートは、出力ノードＯＵＴに接続されて出力電圧ＶＯＵＴが印加される。トランジスタＭＰ２４、ＭＰ２８は、定電流源Ｉ２４と中間段２２０のノードｃとの間に直列に接続される。トランジスタＭＰ２４のソースは、定電流源Ｉ２４を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ２８のドレインは、中間段２２０のノードｃに接続される。トランジスタＭＰ２８のソースと中間段２２０のノードｃとの間にスイッチＳＷ２８が、トランジスタＭＰ２８と並列に接続される。スイッチＳＷ２８は、回路を閉成すると、トランジスタＭＰ２８をバイパスする。トランジスタＭＰ２４、ＭＰ２８のゲートは、入力ノードＩＮ２に接続され、入力電圧ＶＩＮ２が印加される。
【００７０】
直列に接続されるトランジスタのサイズは等しく、例えば、トランジスタＭＮ２１、ＭＮ２５は、図３に示されるトランジスタＭＮ５１と同一のサイズのトランジスタを２個直列接続した回路になる。スイッチＳＷ２１がオン状態のとき（閉成されているとき）、トランジスタＭＮ１５はバイパスされ、トランジスタＭＮ１１だけ動作し、トランジスタＭＮ５１と同等の動作をする。スイッチＳＷ２１がオフ状態のとき（開放されているとき）、トランジスタＭＮ２１、ＭＮ２５は直列に接続される。これは、トランジスタＭＮ５１のＬ寸法（チャネル長）が２倍になったのと同じ状態である。同様に、トランジスタＭＮ２２〜２４、トランジスタＭＰ２１〜２４にも、それぞれ同じサイズのトランジスタＭＮ２６〜ＭＮ２８、トランジスタＭＰ２５〜ＭＰ２８が直列に接続される。これにより、直列接続される２個のトランジスタを１トランジスタとしてみると、スイッチＳＷ２１〜２８がオフ状態のときは、差動回路の各トランジスタのＬ寸法（チャネル長）は、スイッチＳＷ２１〜ＳＷ２８がオンのときと比べて２倍になる。このとき、β＝μ×Ｃｏｘ×Ｗ／Ｌが小さくなり、√（２Ｉｓｓ／β）が大きくなる。前述の通り、入力電圧範囲は、±√（２Ｉｓｓ／β）で示されるため、スイッチＳＷ２１〜ＳＷ２８がオフ状態のときの入力電圧範囲は、スイッチＳＷ２１〜ＳＷ２８がオン状態のときより広くなる。
【００７１】
内挿電圧差を０．５ボルトにして、入出力間オフセット電圧と入力電圧との関係を、スイッチＳＷ２１〜ＳＷ２８がオン状態とオフ状態において比較すると、図２１に示されるようになる。スイッチＳＷ２１〜ＳＷ２８がオフ状態のときは、スイッチＳＷ２１〜ＳＷ２８がオン状態のときに比べ入出力間オフセット電圧の劣化が抑えられる。
【００７２】
また、図２２に示されるように、例えば、トランジスタＭＮ５１をトランジスタＭＮ６５、ＭＮ６６に２分割して直並列接続させることにより、上記同様に入力電圧範囲を拡大することができる。この場合、トランジスタＭＮ５１は、トランジスタＭＮ６５、ＭＮ６６と、スイッチＳＷ６３、ＳＷ６４、ＳＷ６５とを含む実効的トランジスタ回路に置き換えられる。トランジスタＭＮ６５、ＭＮ６６のドレインはスイッチＳＷ６３を介して接続され、トランジスタＭＮ６５、ＭＮ６６のソースはスイッチＳＷ６４を介して接続される。トランジスタＭＮ６５のソースと、トランジスタＭＮ６６のドレインはスイッチＳＷ６５を介して接続される。トランジスタＭＮ６５のドレインがトランジスタＭＮ５１のドレインに相当し、トランジスタＭＮ６６のソースがトランジスタＭＮ５１のソースに相当する。トランジスタＭＮ６５、ＭＮ６６のゲートは接続されて、トランジスタＭＮ５１のゲートに相当する。
【００７３】
制御信号ＣＴＲＬが“Ｈ”のとき、スイッチＳＷ６３、ＳＷ６４は回路を閉成し、スイッチＳＷ６５は回路を開放し、トランジスタＭＮ６５、ＭＮ６６は並列に接続される。制御信号ＣＴＲＬが“Ｌ”のとき、スイッチＳＷ６３、ＳＷ６４は回路を開放し、スイッチＳＷ６５は回路を閉成し、トランジスタＭＮ６５、ＭＮ６６は直列接続される。このように接続を切り替えることにより、β（＝μ×Ｃｏｘ×Ｗ／Ｌ）を小さく、入力電圧範囲を示す±√（２Ｉｓｓ／β）を大きくすることができ、同じトランジスタのサイズ、同じテール電流であっても、入力電圧範囲を広げることができる。Ｐチャネルのトランジスタについても同様である。すなわち、広い入力電圧範囲を必要とする内挿機能を有する差動増幅器を、内挿を使用しない差動増幅器と同様のテール電流で動作させることができ、消費電流を削減することができる。入力電圧範囲を広げる必要のある時だけβを小さくするようにスイッチを切り替えることにより、より少ないテール電流で安定した差動増幅器を得ることができる。ここでは、Ｒａｉｌ−ｔｏ−Ｒａｉｌ増幅器について説明したが、入力段としてＮチャネルまたはＰチャネルの差動回路のみを有する差動増幅器に適用することも可能である。
【００７４】
このように、内挿機能を有する差動増幅器において、内挿機能使用時に入力段を構成するトランジスタのディメンション（Ｗ／Ｌ）を小さくするように制御し、許容入力電圧範囲を拡張することにより、出力電圧全範囲での入出力間オフセット電圧差の絶対値（内挿機能使用／不使用を含めた場合の平均）、相対値（内挿機能使用と不使用との場合の平均の差）を改善することができる。入出力間オフセット電圧差の改善により、パネル画質を向上させることができる。また、上記実施の形態では、Ｎチャネル差動回路とＰチャネル差動回路とを有するＲａｉｌ−ｔｏ−Ｒａｉｌ増幅器について説明したが、Ｎチャネル差動回路あるいはＰチャネル差動回路の一方を有する差動増幅器に適用することも可能である。
【００７５】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００７６】
１００、２００、３００、４００、５００ 差動増幅器
１１０、２１０、３１０、４１０、５１０ 入力段
１２０、２２０、３２０、４２０、５２０ 中間段
１３０、２３０、３３０、４３０、５３０ 出力段
１４０、２４０ ＳＷ制御回路
１４１、１４２ レベルシフト回路
１４４ ＯＲ回路
１４６ 排他的ＮＯＲ回路
Ｃ１、Ｃ２ 位相補償容量
Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４、Ｉ４１、Ｉ４２ 定電流源
ＭＮ１１〜ＭＮ１８、ＭＮ２１〜ＭＮ２８、ＭＮ３０〜ＭＮ３９、ＭＮ４１、ＭＮ４２、ＭＮ５１〜ＭＮ５４、ＭＮ６５、ＭＮ６６ トランジスタ
ＭＰ１１〜ＭＰ１８、ＭＰ２１〜ＭＰ２８、ＭＰ３０〜ＭＰ３９、ＭＰ４１、ＭＰ４２、ＭＰ５１〜ＭＰ５４ トランジスタ
ＳＷ１１〜ＳＷ１８、ＳＷ２１〜ＳＷ２８、ＳＷ６３〜ＳＷ６５ スイッチ
【特許請求の範囲】
【請求項１】
第１入力信号と出力信号とを差動入力信号とする第１導電型の第１差動回路と、
第２入力信号と前記出力信号とを差動入力信号とする前記第１導電型の第２差動回路と、
前記第１入力信号と前記出力信号とを差動入力信号とする第２導電型の第３差動回路と、
前記第２入力信号と前記出力信号とを差動入力信号とする前記第２導電型の第４差動回路と、
前記第１乃至第４差動回路の出力に基づいて前記出力信号を出力する出力段回路と
を具備し、制御信号に基づいて、前記第１乃至第４差動回路を形成するトランジスタのチャネル長とチャネル幅との比を変更する
差動増幅器。
【請求項２】
前記第１入力信号と前記第２入力信号とが同電圧か異電圧かを示す前記制御信号を生成するＳＷ制御回路をさらに具備する
請求項１に記載の差動増幅器。
【請求項３】
前記第１差動回路および前記第２差動回路は、
前記第１導電型の差動対を形成する第１および第２トランジスタと、
ソースを前記第１トランジスタのソースに接続され、ドレインを前記第１トランジスタのドレインに第１スイッチを介して接続され、ゲートを前記第１トランジスタのゲートに接続される第３トランジスタと、
ソースを前記第２トランジスタのソースに接続され、ドレインを前記第２トランジスタのドレインに第２スイッチを介して接続され、ゲートを前記第２トランジスタのゲートに接続される第４トランジスタと
をそれぞれ備え、
前記第３差動回路および前記第４差動回路は、
前記第２導電型の差動対を形成する第５および第６トランジスタと、
ソースを前記第５トランジスタのソースに接続され、ドレインを前記第５トランジスタのドレインに第３スイッチを介して接続され、ゲートを前記第５トランジスタのゲートに接続される第７トランジスタと、
ソースを前記第６トランジスタのソースに接続され、ドレインを前記第６トランジスタのドレインに第４スイッチを介して接続され、ゲートを前記第６トランジスタのゲートに接続される第８トランジスタと
をそれぞれ備え、
前記第１乃至第４スイッチにより回路を開閉して前記比を変更する
請求項１または請求項２に記載の差動増幅器。
【請求項４】
前記第１差動回路および前記第２差動回路は、
前記第１導電型の差動対を形成する第９および第１０トランジスタと、
前記第９トランジスタのドレインと中間段回路との間に直列に接続される第１１トランジスタと、
前記第１１トランジスタと並列に接続され、回路を閉成して前記第１１トランジスタをバイパスする第５スイッチと、
前記第１０トランジスタのドレインと前記中間段回路との間に直列に接続される第１２トランジスタと、
前記第１２トランジスタと並列に接続され、回路を閉成して前記第１２トランジスタをバイパスする第６スイッチと
をそれぞれ備え、
前記第３差動回路および前記第４差動回路は、
前記第２導電型の差動対を形成する第１３および第１４トランジスタと、
前記第１３トランジスタのドレインと前記中間段回路との間に直列に接続される第１５トランジスタと、
前記第１５トランジスタと並列に接続され、回路を閉成して前記第１５トランジスタをバイパスする第７スイッチと、
前記第１４トランジスタのドレインと前記中間段回路との間に直列に接続される第１６トランジスタと、
前記第１６トランジスタと並列に接続され、回路を閉成して前記第１６トランジスタをバイパスする第８スイッチと
をそれぞれ備え、
前記第５乃至第８スイッチにより回路を開閉して前記比を変更する
請求項１または請求項２に記載の差動増幅器。
【請求項５】
前記第１差動回路および前記第２差動回路は、前記第１導電型の差動対を形成する第１トランジスタ回路と、第２トランジスタ回路とをそれぞれ備え、
前記第１および第２トランジスタ回路は、
直列接続される前記第１導電型の第１７および第１８トランジスタと、
前記第１７トランジスタのソースと前記第１８トランジスタのドレインとの間に直列に接続される第９スイッチと、
前記第１７トランジスタのドレインと前記第１８トランジスタのドレインとの間に接続される第１０スイッチと、
前記第１７トランジスタのソースと前記第８トランジスタのソースとの間に接続される第１１スイッチと
をそれぞれ含み、
前記第３および第４差動回路は、前記第２導電型の差動対を形成する第３トランジスタ回路と、第４トランジスタ回路とをそれぞれ備え、
前記第３および第４トランジスタ回路は、
直列接続される前記第２導電型の第１９および第２０トランジスタと、
前記第１９トランジスタのソースと前記第２０トランジスタのドレインとの間に直列に接続される第１２スイッチと、
前記第１９トランジスタのドレインと前記第２０トランジスタのドレインとの間に接続される第１３スイッチと、
前記第１９トランジスタのソースと前記第２０トランジスタのソースとの間に接続される第１４スイッチと
をそれぞれ含み、
前記第９乃至第１４スイッチにより回路を開閉して前記比を変更する
請求項１または請求項２に記載の差動増幅器。
【請求項６】
前記第１差動回路および前記第２差動回路に含まれる前記第１導電型のトランジスタは同じチャネル長、同じチャネル幅を有し、
前記第３差動回路および前記第４差動回路に含まれる前記第２導電型のトランジスタは同じチャネル長、同じチャネル幅を有する
請求項１から請求項５のいずれかに記載の差動増幅器。
【請求項７】
第１入力信号と出力信号とを差動入力信号とする第１導電型の第１差動回路と、
第２入力信号と前記出力信号とを差動入力信号とする前記第１導電型の第２差動回路と、
前記第１差動回路および第２差動回路の出力に基づいて前記出力信号を出力する出力段回路と
を具備し、前記第１入力信号と前記第２入力信号とが同電圧のときと異電圧のときとにおいて、前記第１および第２差動回路に含まれるトランジスタのチャネル長とチャネル幅との比を変える
差動増幅器。
【請求項８】
請求項１〜請求項７のいずれかに記載の差動増幅器を搭載し、
前記第１入力信号として第１階調電圧を印加し、前記第２入力信号として第２階調電圧を印加する
液晶表示装置の駆動回路。
【請求項９】
第１入力信号をゲートに印加される第１トランジスタ群回路と、出力信号をゲートに印加される第２トランジスタ群回路とを備える第１差動回路と、
第２入力信号をゲートに印加される第３トランジスタ群回路と、前記出力信号をゲートに印加される第４トランジスタ群回路とを備える第２差動回路と、
前記第１差動回路の出力と前記第２差動回路の出力とに基づいて、前記出力信号を出力する出力段回路と
を具備し、
前記第１乃至第４トランジスタ群回路は、制御信号に基づいてそれぞれ接続を切り替えて実効的なチャネル長とチャネル幅との比を変更する
差動増幅器。
【請求項１０】
前記制御信号は、前記第１入力信号と前記第２入力信号とが同電圧か異電圧かを示し、
前記第１乃至第４トランジスタ群は、前記第１入力信号の電圧と前記第２入力信号の電圧との同異に基づいてそれぞれ接続を切り替える
請求項９に記載の差動増幅器。
【請求項１１】
前記第１乃至第４トランジスタ群回路の各々は、
並列に接続される第１および第２トランジスタと、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとの間に接続される第１スイッチと
を備え、
前記第１スイッチは、回路を開放して前記第２トランジスタを遮断する
請求項９または請求項１０に記載の差動増幅器。
【請求項１２】
前記第１乃至第４トランジスタ群回路の各々は、
ゲートが共通に接続される第３および第４トランジスタと、
前記第３トランジスタのドレインと前記第４トランジスタのドレインとの間に設けられる第２スイッチと、
前記第３トランジスタのソースと前記第４トランジスタのソースとの間に設けられる第３スイッチと、
前記第３トランジスタのソースと前記第４トランジスタのドレインとの間に設けられる第４スイッチと
を備え、
前記第２乃至第４スイッチが回路を開閉することにより、前記第３トランジスタのドレインと前記第４トランジスタのソースとの間に、前記第３トランジスタと前記第４トランジスタとの接続が直列接続と並列接続とに切り替わる
請求項９または請求項１０に記載の差動増幅器。
【請求項１】
第１入力信号と出力信号とを差動入力信号とする第１導電型の第１差動回路と、
第２入力信号と前記出力信号とを差動入力信号とする前記第１導電型の第２差動回路と、
前記第１入力信号と前記出力信号とを差動入力信号とする第２導電型の第３差動回路と、
前記第２入力信号と前記出力信号とを差動入力信号とする前記第２導電型の第４差動回路と、
前記第１乃至第４差動回路の出力に基づいて前記出力信号を出力する出力段回路と
を具備し、制御信号に基づいて、前記第１乃至第４差動回路を形成するトランジスタのチャネル長とチャネル幅との比を変更する
差動増幅器。
【請求項２】
前記第１入力信号と前記第２入力信号とが同電圧か異電圧かを示す前記制御信号を生成するＳＷ制御回路をさらに具備する
請求項１に記載の差動増幅器。
【請求項３】
前記第１差動回路および前記第２差動回路は、
前記第１導電型の差動対を形成する第１および第２トランジスタと、
ソースを前記第１トランジスタのソースに接続され、ドレインを前記第１トランジスタのドレインに第１スイッチを介して接続され、ゲートを前記第１トランジスタのゲートに接続される第３トランジスタと、
ソースを前記第２トランジスタのソースに接続され、ドレインを前記第２トランジスタのドレインに第２スイッチを介して接続され、ゲートを前記第２トランジスタのゲートに接続される第４トランジスタと
をそれぞれ備え、
前記第３差動回路および前記第４差動回路は、
前記第２導電型の差動対を形成する第５および第６トランジスタと、
ソースを前記第５トランジスタのソースに接続され、ドレインを前記第５トランジスタのドレインに第３スイッチを介して接続され、ゲートを前記第５トランジスタのゲートに接続される第７トランジスタと、
ソースを前記第６トランジスタのソースに接続され、ドレインを前記第６トランジスタのドレインに第４スイッチを介して接続され、ゲートを前記第６トランジスタのゲートに接続される第８トランジスタと
をそれぞれ備え、
前記第１乃至第４スイッチにより回路を開閉して前記比を変更する
請求項１または請求項２に記載の差動増幅器。
【請求項４】
前記第１差動回路および前記第２差動回路は、
前記第１導電型の差動対を形成する第９および第１０トランジスタと、
前記第９トランジスタのドレインと中間段回路との間に直列に接続される第１１トランジスタと、
前記第１１トランジスタと並列に接続され、回路を閉成して前記第１１トランジスタをバイパスする第５スイッチと、
前記第１０トランジスタのドレインと前記中間段回路との間に直列に接続される第１２トランジスタと、
前記第１２トランジスタと並列に接続され、回路を閉成して前記第１２トランジスタをバイパスする第６スイッチと
をそれぞれ備え、
前記第３差動回路および前記第４差動回路は、
前記第２導電型の差動対を形成する第１３および第１４トランジスタと、
前記第１３トランジスタのドレインと前記中間段回路との間に直列に接続される第１５トランジスタと、
前記第１５トランジスタと並列に接続され、回路を閉成して前記第１５トランジスタをバイパスする第７スイッチと、
前記第１４トランジスタのドレインと前記中間段回路との間に直列に接続される第１６トランジスタと、
前記第１６トランジスタと並列に接続され、回路を閉成して前記第１６トランジスタをバイパスする第８スイッチと
をそれぞれ備え、
前記第５乃至第８スイッチにより回路を開閉して前記比を変更する
請求項１または請求項２に記載の差動増幅器。
【請求項５】
前記第１差動回路および前記第２差動回路は、前記第１導電型の差動対を形成する第１トランジスタ回路と、第２トランジスタ回路とをそれぞれ備え、
前記第１および第２トランジスタ回路は、
直列接続される前記第１導電型の第１７および第１８トランジスタと、
前記第１７トランジスタのソースと前記第１８トランジスタのドレインとの間に直列に接続される第９スイッチと、
前記第１７トランジスタのドレインと前記第１８トランジスタのドレインとの間に接続される第１０スイッチと、
前記第１７トランジスタのソースと前記第８トランジスタのソースとの間に接続される第１１スイッチと
をそれぞれ含み、
前記第３および第４差動回路は、前記第２導電型の差動対を形成する第３トランジスタ回路と、第４トランジスタ回路とをそれぞれ備え、
前記第３および第４トランジスタ回路は、
直列接続される前記第２導電型の第１９および第２０トランジスタと、
前記第１９トランジスタのソースと前記第２０トランジスタのドレインとの間に直列に接続される第１２スイッチと、
前記第１９トランジスタのドレインと前記第２０トランジスタのドレインとの間に接続される第１３スイッチと、
前記第１９トランジスタのソースと前記第２０トランジスタのソースとの間に接続される第１４スイッチと
をそれぞれ含み、
前記第９乃至第１４スイッチにより回路を開閉して前記比を変更する
請求項１または請求項２に記載の差動増幅器。
【請求項６】
前記第１差動回路および前記第２差動回路に含まれる前記第１導電型のトランジスタは同じチャネル長、同じチャネル幅を有し、
前記第３差動回路および前記第４差動回路に含まれる前記第２導電型のトランジスタは同じチャネル長、同じチャネル幅を有する
請求項１から請求項５のいずれかに記載の差動増幅器。
【請求項７】
第１入力信号と出力信号とを差動入力信号とする第１導電型の第１差動回路と、
第２入力信号と前記出力信号とを差動入力信号とする前記第１導電型の第２差動回路と、
前記第１差動回路および第２差動回路の出力に基づいて前記出力信号を出力する出力段回路と
を具備し、前記第１入力信号と前記第２入力信号とが同電圧のときと異電圧のときとにおいて、前記第１および第２差動回路に含まれるトランジスタのチャネル長とチャネル幅との比を変える
差動増幅器。
【請求項８】
請求項１〜請求項７のいずれかに記載の差動増幅器を搭載し、
前記第１入力信号として第１階調電圧を印加し、前記第２入力信号として第２階調電圧を印加する
液晶表示装置の駆動回路。
【請求項９】
第１入力信号をゲートに印加される第１トランジスタ群回路と、出力信号をゲートに印加される第２トランジスタ群回路とを備える第１差動回路と、
第２入力信号をゲートに印加される第３トランジスタ群回路と、前記出力信号をゲートに印加される第４トランジスタ群回路とを備える第２差動回路と、
前記第１差動回路の出力と前記第２差動回路の出力とに基づいて、前記出力信号を出力する出力段回路と
を具備し、
前記第１乃至第４トランジスタ群回路は、制御信号に基づいてそれぞれ接続を切り替えて実効的なチャネル長とチャネル幅との比を変更する
差動増幅器。
【請求項１０】
前記制御信号は、前記第１入力信号と前記第２入力信号とが同電圧か異電圧かを示し、
前記第１乃至第４トランジスタ群は、前記第１入力信号の電圧と前記第２入力信号の電圧との同異に基づいてそれぞれ接続を切り替える
請求項９に記載の差動増幅器。
【請求項１１】
前記第１乃至第４トランジスタ群回路の各々は、
並列に接続される第１および第２トランジスタと、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとの間に接続される第１スイッチと
を備え、
前記第１スイッチは、回路を開放して前記第２トランジスタを遮断する
請求項９または請求項１０に記載の差動増幅器。
【請求項１２】
前記第１乃至第４トランジスタ群回路の各々は、
ゲートが共通に接続される第３および第４トランジスタと、
前記第３トランジスタのドレインと前記第４トランジスタのドレインとの間に設けられる第２スイッチと、
前記第３トランジスタのソースと前記第４トランジスタのソースとの間に設けられる第３スイッチと、
前記第３トランジスタのソースと前記第４トランジスタのドレインとの間に設けられる第４スイッチと
を備え、
前記第２乃至第４スイッチが回路を開閉することにより、前記第３トランジスタのドレインと前記第４トランジスタのソースとの間に、前記第３トランジスタと前記第４トランジスタとの接続が直列接続と並列接続とに切り替わる
請求項９または請求項１０に記載の差動増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−７７９５９（Ｐ２０１３−７７９５９Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１６３８１（Ｐ２０１１−２１６３８１）
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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