パイプラインアーキテクチャを有するディジタルプロセッサにおいて、命令を整列するための命令整列ユニットは、パイプライン段階ｎにおける命令キュー、現命令バッファおよび次命令バッファと、パイプライン段階ｎ＋１における整列命令バッファと、命令キャッシュまたは前記次命令バッファから前記現命令バッファに命令をロードするとともに、前記命令キャッシュまたは前記命令キューから前記次命令バッファに命令をロードするための命令フェッチ論理と、前記命令に包含される命令長情報に応答して前記現命令バッファおよび前記次命令バッファから前記整列命令バッファへの命令の転送を制御するための整列制御論理とを含む。整列制御論理は、命令をプリデコードして命令長情報を提供するためのプリデコーダと、前記命令長情報に応答して整列命令バッファへの命令の転送を制御するための現命令ポインタを生成するポインタ生成論理とを含む。

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