【課題】移動体通信網のシステム情報を従来技術よりも効率的に伝送する。
【解決手段】システム情報-ＭＡＣ-メッセージを形成するために、どのシステム情報データパケットが少なくとも１つの論理チャネルによって割り当てられているかという優先順位情報が考慮される。 （もっと読む）

【課題】テストインターフェース装置を有する新規の半導体デバイス、および、半導体デバイスを動作させるための新規の方法を提供する。
【解決手段】テスト動作モードでは、半導体デバイス（１）に、第１ピン（２）を介して、テストベッドに同期した作業クロック信号が導入されるとともに、少なくとも１つの第２ピン（３）を介して、テストデータが導入される。第１観点によれば、ピン（２，３）の数を減らすために、作業クロック信号をテストデータクロック信号としても使用する。第２観点によれば、通常動作モードでは、半導体デバイスの２つのピン（２，３）が、クロック信号を生成する特に水晶の発振器（４）を接続するための発振器ピンとして備えられており、テスト動作モードでは、上記発振器ピンの１つを介して、半導体デバイス（１）にテストデータが導入される。 （もっと読む）

【課題】制御チップから、異なるバスを介してメモリチップへ送信された信号が、当該メモリチップへほぼ同時に到着するメモリモジュールを特定する。
【解決手段】メモリチップは、ループ・フライ・バイ・トポロジーによって、制御クロックバス（ＣＬＫＢ１）を介して制御チップ（ＳＣ）に接続されている。メモリチップは、異なるランク（Ｇ１、Ｇ２）のメモリチップ（Ｕ１、Ｕ８）がそれぞれ、互いに並んで制御クロックバス（ＣＬＫＢ１）に接続されるように、モジュール回路基板上に配置されている。データクロックバス（ＤＢ１）は、ポイント・ツー・ポイント・トポロジーに従って、異なるランクのメモリチップを制御チップ（ＳＣ）へそれぞれ接続している。メモリモジュールによって、制御クロック信号（ＣＬＫ１）の伝播時間を、データクロック信号（ＤＱＳ１）の伝播時間に合わせることが可能になる。 （もっと読む）

【課題】電気回路中にて静電気放電保護を確実化しながら小型化を実現する。
【解決手段】電気回路において静電気放電保護素子として使用するためのゲート制御されたフィン型抵抗素子は、第１端子領域、第２端子領域、および、第１端子領域と第２端子領域との間に形成されたチャネル領域を有するフィン構造体を備えている。さらに、フィン型抵抗素子は、チャネル領域の上面の一部上に少なくとも形成されたゲート領域を備えている。ゲート領域は、ゲート制御部に電気的に結合されており、ゲート制御部は、ゲート領域に印加される電気的な電位を制御することにより、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子の電気抵抗を高くし、静電気放電現象の開始によって特徴付けられている第２動作状態では、電気抵抗をより低くする。 （もっと読む）

【課題】第１チャネル切換通知が行われた時点で活動中の端末または装置に対して高速チャネル切換を行う一方で、ビーコンの受信に失敗した装置の安定した動作の維持を提供する。
【解決手段】中央制御ユニットは、第１チャンネル上に存在することをデータ・トラヒックに加えて定期的ビーコンを送信することで示し、レーダー信号を第１チャンネル上に検出すると第２チャンネルに切り換えてデータ・トラヒックを第２チャンネル上に回復し、その後チャンネル切換メッセージを第１チャンネル上に、そしてビーコンを第２チャンネル上に、第２チャンネル切換メッセージを送信するために第１チャンネルに戻って切り替わることで繰り返し送信し、そして第２チャンネルに切り替わり戻って各々の許可されたビーコン送信時間スロットに対して定期的ビーコンの送信を、中央制御ユニットに結びつけられた、出来るだけ多数の装置が第２チャンネルに従うまで行う。 （もっと読む）

【課題】所用面積の小さな、バイアスを調節できる増幅回路を形成する。
【解決手段】増幅回路が、電源電圧端子（９）と基準電位端子（８）との間に接続された第１、２直列回路（１、２）を含んでいる。第１直列回路は、電流源（２５）と、第１タップ（３３）と、ダイオードとして接続されている第１素子（２０）と、第１インピーダンス（３２）とを含んでいる。第２直列回路は、第１トランジスタ（４０）の、第１端子（４１）と第２端子（４３）との間の被制御経路と、第２インピーダンス（５１）と、第２タップ（４９）とを含んでいる。第１トランジスタ（４０）の被制御経路は、第１タップ（３３）に連結されている。第２タップ（４９）は、バイアス電圧（Ｕ−Ｂ）の出力に用いられる。増幅回路は、さらに、第２タップ（４９）に連結された増幅器段（３）を含んでいる。この第２タップ（４９）は、増幅器段（３）の動作点を調節するためのものである。 （もっと読む）

【課題】静電ブロッキング性能が高く、かつ動的な作用に対する耐性が高いチャネル阻止ゾーンを有する半導体部品を提供する。
【解決手段】第１面（１０１）、及び第２面（１０２）を有し、第１面と第２面との間に内部領域（１０３）とエッジ領域（１０４）が配され、半導体基板（１００）を備え、上記第１面（１０１）の領域における内部領域（１０３）には、基本ドーピングと相補的にドープされた能動部品ゾーン（１２）が、少なくとも１つ配され、第１面（１０１）の領域におけるエッジ領域（１０４）には、上記基本ドーピングと同一の導電型であり、かつ基本ドーピングよりも強くドープされたチャネル阻止ゾーン（２０）が配され、少なくとも上記能動部品ゾーン（１２）へ向かって、ラテラル方向の断面において、チャネル阻止ゾーン（２０）におけるドーピング濃度が、少なくとも１０μｍを超える距離（ｄ１）で減少する構成の半導体部品とする。 （もっと読む）

【課題】線形性の良いＤ／Ａの実現。
【解決手段】デジタル／アナログ変換器は、第１ワード長を有する第１デジタルワードを供給するための入力部１１を備えこれと連結されたノイズシェイパ１は、第１デジタルワードを、第２ワード長を有する第２デジタルワードに変換し、出力する。ノイズシェイパ１の上記出力部は、第２デジタルワードにおける信号成分を除去するために備えられたフィルタ部２に連結されている。最後に、デジタル／アナログ変換部３は、フィルタ部２の出力部２４、２５および２６に接続され第２デジタルワードをアナログ信号に変換し、該アナログ信号を出力部４０に供給するために備えられている。ノイズシェイパによって出力された信号をフィルタ処理することによって、ノイズ形成された第２デジタルワードが有するノイズ成分が除去される。 （もっと読む）

【課題】プロセス変動による時間遅延の問題を低減または解決する。
【解決手段】第１遅延回路と第２遅延回路とを備える集積回路チップである。第１遅延回路は、信号を第１遅延時間遅延するように形成されている第１遅延回路接続形態を有している。第２遅延回路は、回路ループにおいて第２遅延時間を供給するように構成されている第２遅延回路接続形態を有している。回路ループは、モニターされるように形成されており、発振信号を供給する。第２遅延回路接続形態は、第１遅延回路接続形態と実質的に同じであり、第１遅延回路は、第２遅延時間と発振信号とに基づいて第１遅延時間を調節するためにトリミングされるように形成されている。 （もっと読む）

【課題】移動度の向上したＭＯＳトランジスタを提供する。
【解決手段】半導体装置に伸張性のチャネル領域を形成する工程を包含する。一形態において、製造の中間段階において半導体装置のアモルファス部分を覆う応力層を歪ませる工程を包含する。上記半導体装置はマスクされており、応力層の一部における歪みは緩和される。製造途中の半導体装置のアモルファス部分を再結晶化することによって、応力層からの歪みを基板に伝達する。歪みの少なくとも一部は、装置の製造工程の間、基板に残存する。その結果、完成した装置の性能を向上させることができる。他の形態において、伸張性の応力層は、上記装置の第１部分を覆うよう形成され、圧縮性の応力層は、上記装置の第２部分を覆うよう形成される。伸張性の応力層は、ＰＭＯＳ装置において圧縮性のチャネルを形成し、圧縮性の応力層は、ＮＭＯＳ装置において伸張性のチャネルを形成する。 （もっと読む）