【課題】電力消費を低減するヒューズメモリ素子の提供。
【解決手段】不揮発性メモリ素子（２１１、２２１、２３１）と、このメモリ素子（２１１、２２１、２３１）内に記憶されたメモリ情報アイテムを読み出すための読み出し回路（２１２、２２２、２３２）と、供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を上記読み出し回路（２１２、２２２、２３２）へ印加するスイッチングユニット（２４０）と、上記メモリ素子（２１１、２２１、２３１）内に記憶された上記メモリ情報に応じた方法によって上記スイッチングユニット（２４０）を制御する機能を有する制御ユニット（２４１）と、を備えたメモリデバイス（２００）に関する。 （もっと読む）

【課題】チップカードのコンタクト層を簡素な方法で製造する。
【解決手段】互いに対向している第１表面および第２表面を有する薄板を設ける工程と、該薄板に、該第１表面から該第２表面へ達する絶縁溝を少なくとも１つ形成する工程と、クラスター層を該第１表面へ設ける工程と、該クラスター層を該第１表面へ設ける工程後、該第２表面を担体へ接続させる工程とを有する。 （もっと読む）

【課題】アナログデジタル変換器とコンポーネントとの大きさが小さい場合でも、変換器に高精度と直線性とを達成させる方法を提供すること。
【解決手段】本発明は、複数の比較器（３０３）と１つの基準回路網とを有するアナログデジタル変換器（３０１）に関する。ここで、基準回路網は、複数の基準素子（３０２）を備える。アナログデジタル変換器（３０１）の基準回路網における各基準素子（３０２）間に、少なくとも１つの比較器（３０３）の少なくとも１つの入力（３０４）が接続される。アナログデジタル変換器（３０１）の比較器（３０３）の出力（３０９）において、デジタル評価回路（３１１）が結合され、この評価器を用いて、比較器（３０３）によって生成された出力信号の統計的処理が行われ得る。本発明は、さらに、アナログ信号（Ｕ_ａ）を対応してデジタル信号（Ｄ）に変換する方法に関する。 （もっと読む）

【課題】縦型パワーＩＧＢＴのラッチアップ動作を改善する素子構造を提供する。
【解決手段】第１の伝導型のエミッタ区域１１およびエミッタ区域１１に隣接する第２の伝導型のドリフト区域１２を有する半導体基板と、多数のトランジスタセルを有するセルアレイとを備える。トランジスタセルは、それぞれ、ソース区域１５と、ソース区域１５と上記ドリフト区域１２との間に配置されるボディ区域１４と、ソース区域１５およびボディ区域１４から絶縁して配置されるゲート電極１６とを有する。ソース区域１５およびボディ区域１４は短絡されている。エミッタ区域１１のエミッタ効率を、第１のセルアレイ部分１０１の領域内よりも第２のセルアレイ部分１０２の領域内において低くするため、セルアレイは、第１のセル密度を有する第１のセルアレイ部分１０１と、第１のセル密度より低い第２のセル密度を有する第２のセルアレイ部分１０２とする。 （もっと読む）

【課題】長い長方形の半導体メモリチップでも上下に２列に配置することができる半導体メモリモジュールを提供する。
【解決手段】プリント回路基板２の中央と、各第２エッジ９との間には、複数の同型の半導体メモリチップ３を含む、２つの隣接する横列が形成されている。その横列において、半導体メモリチップ３は、ｙ軸方向に沿って互いに上下に配置されているとともに、隣接する横列のそれぞれにおいて、ｘ軸方向に沿って互いに隣接するように実装されている。隣接する横列の一方および他方における、半導体メモリチップ３は、異なる長さの辺を交互に配列させているとともに、コンタクトストリップ１１に平行な辺を有している。ｙ軸方向において向かい合う位置に配置されている、２つの半導体メモリチップ３のうちの一方は、その短い辺がコンタクトストリップ１１に平行であり、他方は、その長い辺がコンタクトストリップ１１に平行である。 （もっと読む）

【課題】仕事関数の調整された複数ゲート電極を形成するための製造方法を提供する。
【解決手段】相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、第１のパラメータを有する少なくとも２つの第１のゲート電極１２０を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極１２０を備えたＮＭＯＳトランジスタと、を有している。上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料の厚さ、またはドーパントプロファイルを含んでいる。上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。 （もっと読む）

【課題】伝導路抵抗の低減、電流要件の増大への適合等の電気特性の向上、特に、良好な電気特性を有する受動部品の製造と言った新たな応用の可能性を開く、金属配線を有する集積回路構造及びその製造方法の提供。
【解決手段】それぞれ細長い導電路３４、４８が配置された少なくとも３つの導電構造レベル２８、４２、５２を含む集積回路構造１０をシングルダマシンによって製作する。これにより、慣用的に使用されるビアレベルが省略され、種々の技術的効果と新規な適用可能性が生じる。 （もっと読む）

【課題】キャパシタの絶縁耐力の弱さを検出する。
【解決手段】
回路１１は、入力端子１９、出力端子１７、電源電圧端子１５、グランド端子２１、および有用な回路を有している。この有用な回路は、第１の容量端子および第２の容量端子を有する容量素子を有している。この容量素子は、内部容量ノードにおいて互いに接続された２つの直列キャパシタ２９ａ、２９ｂを有している。上記回路はまた、上記内部容量ノードに結合された追加的な試験端子１３を有している。 （もっと読む）

本発明の１つ以上の形態によると、無線センサシステムが開示されている。当該無線センサシステムは、例えば車両の車輪の速度を感知する特定のアプリケーションに応用することができる。車輪の速度を感知するために、センサ部が磁束の変化を感知し、そして当該磁束の変化を示す信号を、基地局または制御部に無線で伝送して戻す。
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【課題】ＣＭＯＳデバイス設計に適した仕事関数をもつメタルゲート電極を提供する。
【解決手段】
トランジスタおよびその製造工程が開示されている。相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、第１の厚さを有する第１ゲート電極を含むＰＭＯＳトランジスタと、第２の厚さを有する第２ゲート電極を含むＮＭＯＳトランジスタとを含み、第１の厚さは、第２の厚さよりも大きい。第１ゲート電極および第２ゲート電極は、同じ材料を含んでいることが好ましく、例として、ＴｉＳｉＮ、ＴａＮまたはＴｉＮを含んでいるとよい。第１ゲート電極および第２ゲート電極の厚さによって、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの仕事関数が設定される。 （もっと読む）