【課題】絶縁体に電荷を蓄える不揮発性メモリにおいて、データ保持特性を向上させることのできる技術を提供する。
【解決手段】メモリゲート電極ＭＧと半導体基板１との間に介在する電荷蓄積層ＣＳＬをメモリゲート電極ＭＧのゲート長または絶縁膜６ｔ，６ｂの長さよりも短く形成して、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量（Ｌｏｎｏ）を４０ｎｍ未満とする。これにより、書込み状態では、書き換えを繰り返すことによって生じるソース領域Ｓｒｍ上の電荷蓄積層ＣＳＬに蓄積される正孔が少なくなり、電荷蓄積層ＣＳＬ中に局在する電子と正孔との横方向の移動が少なくなるので、高温保持した場合のしきい値電圧の変動を小さくすることができる。また、実効チャネル長を３０ｎｍ以下にすると、しきい値電圧を決定する見かけ上の正孔が少なくなり、電荷蓄積層ＣＳＬ中での電子と正孔との結合が少なくなるので、室温保持した場合のしきい値電圧の変動を小さくすることができる。 （もっと読む）

【課題】薄仕上げした半導体ウエハの反り量を低減しつつ、半導体ウエハに対して各種ウエハ処理を行うことのできる技術を提供する。
【解決手段】ウエハ１の主面１Ａからウエハ１の内部に不純物を導入および拡散させることによって素子を形成し、ウエハ１の主面１Ａ上に絶縁膜および導電膜の形成およびパターニングを行った後に、基材２Ａおよび紫外線硬化型粘着剤層２Ｂから形成された紫外線硬化型粘着テープ２をウエハ１の主面１Ａに貼付する。その後、ウエハ１の裏面を研削し、ウエハ１を薄型化した後に、主面１Ａが凸形状となる反りがウエハ１に生じている場合には、紫外線硬化型粘着テープ２に加熱処理を施し、紫外線硬化型粘着テープ２を熱収縮させてウエハ１の反りを矯正する。 （もっと読む）

【課題】ダイシング領域の面積を大きくすることなく、ショットローテーションやショット倍率の誤差による重ね合せ精度の劣化を防止できるレチクルおよびそれを用いた露光装置ならびに露光方法を提供する。
【解決手段】素子形成領域１Ａ、１Ｂとその間に挟まれるダイシング領域３Ｂとから構成される四角形の所定領域２の外形の対辺の一方に配置されるダイシング領域の凹凸は対辺の他方に配置されるダイシング領域の凹凸に嵌まり合うような形状を有している。またダイシング領域３Ａの凸部には、所定領域２の４つの角部のすべてに対応してモニタマーク領域５、７が配置されている。 （もっと読む）

【課題】基板電位コンタクトを工程数の増加を抑えつつ容易に形成可能な半導体装置およびその製造方法を提供する。
【解決手段】支持基板１、ＢＯＸ（Buried Oxide）層２およびＳＯＩ（Silicon-On-Insulator）層３がこの順に積層して成るＳＯＩ基板に形成される半導体装置において、ＳＯＩ層３およびＢＯＸ層２を貫通して支持基板１に接続する基板電位コンタクト１２を設ける。基板電位コンタクト１２のためのホールは次の手順で形成される。まずＳＯＩ層３を貫通するホールを形成し、一旦それに酸化膜３５を埋め込む。そしてウェットエッチングによりホール内の酸化膜３５およびその下のＢＯＸ層２を除去し、当該ホールを支持基板１にまで到達させる。 （もっと読む）

【課題】ビア底の銅拡散バリア絶縁膜をドライエッチングで除去した後、ビア底にたまったポリマーをウエット・エッチングで除去すると、ロット内の一部のウエハで下層の銅配線が消滅する現象が起こる。
【解決手段】ビア底の銅拡散バリア絶縁膜をドライエッチングで除去した後、ビア底にたまったポリマーをウエット・エッチングで除去する間、非酸化性乾燥ガス雰囲気で保管することにより、ポリマーが雰囲気中の酸素や水分を取り込むことを防止するものである。 （もっと読む）

【課題】小面積、低消費電流且つ安定動作可能な差動増幅回路を提供する。
【解決手段】この差動増幅回路１は、トランジスタＭＮ１，ＭＮ２のゲートの間に直列接続された抵抗ＲＢ３，ＲＢ４と、トランジスタＭＰ１，ＭＰ２のゲートの間に直列接続された抵抗ＲＢ１，ＲＢ２と、各トランジスタＭＰ１，ＭＮ１のゲートにコンデンサＣ１，Ｃ２を介して接続された入力端子ＲＦと、各トランジスタＭＰ２，ＭＮ２のゲートにコンデンサＣ３，Ｃ４を介して接続された入力端子ＲＦＢと、各トランジスタＭＰ１，ＭＮ１のドレイン間に接続された出力端子ＲＢＯＵＴＢと、トランジスタＭＰ２，ＭＮ２のドレイン間に接続された出力端子ＲＢＯＵＴと、各出力端子ＲＢＯＵＴＢ，ＲＢＯＵＴの間に直列接続され、それらの中間点が抵抗ＲＢ３，ＲＢ４の中間点に接続された抵抗ＲＣＭ５，ＲＣＭ６とを備える。 （もっと読む）

【課題】簡易な回路構成で書込データレベルに応じたデータ書込電流を供給可能な薄膜磁性体記憶装置の構成を提供する。
【解決手段】各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。選択列のビット線において、選択メモリセルと中間ノードとの位置関係に応じて、中間ノードの駆動スイッチと、一端側および他端側の一方の駆動スイッチとがオンすることによって、データ書込電流が流される。 （もっと読む）

【課題】高速化および高集積化の双方を両立可能な半導体装置を提供する。
【解決手段】ＣＭＯＳインバータＮＴ１、ＰＴ１がスタンダードセル５１ａに含まれている。電源線は、ＣＭＯＳインバータＮＴ１、ＰＴ１に電気的に接続され、かつ下層配線３２ａ、３２ｂおよび上層配線３４ｃ、３４ｄを有している。下層配線３２ａ、３２ｂは互いに隣り合うスタンダードセル５１ａの境界に沿って境界上に延在している。上層配線３４ｃ、３４ｄは平面視において下層配線３２ａ、３２ｂよりもスタンダードセル５１ａの内側に位置している。ＣＭＯＳインバータＮＴ１、ＰＴ１は上層配線３４ｃ、３４ｄを介して下層配線３２ａ、３２ｂに電気的に接続されている。 （もっと読む）

【課題】設計期間の短縮を実現可能な半導体装置の設計方法を提供する。
【解決手段】例えば、２ステージＣＭＯＳオペアンプ回路の電気的特性を算出する回路シミュレータ部ＳＩＭと、オペアンプ回路内の回路定数を変更しながらＳＩＭを動作させ、予め定めた設計仕様ＳＰＥＣを満足する回路定数を自動探索する最適化制御部ＯＰＴを設ける。ＯＰＴでは、予め定めた複数のパラメータの関数となる制約式に基づいて、各パラメータ値を逐次変更しながら各トランジスタおよび位相補償容量の回路定数を算出し、それをＳＩＭに反映させる。位相補償容量の制約式は、オペアンプ回路の１ステージ目および２ステージ目の出力容量と、予め定めた位相余裕と、パラメータｋ_ｂ’の関数で規定され、この出力容量は各トランジスタの回路定数で定められる。このような制約式を用いることで、回路定数の探索範囲を狭めることが可能となる。 （もっと読む）

【課題】テストコストの低減に資することができる半導体装置を提供する。
【解決手段】半導体装置（１）の外部端子を相対的に径とピッチが大きなバンプ（Ｐｕ，Ｐｓ，Ｐｕｓ）と小さなバンプ（Ｐ）に分け、前者よりも後者を半導体装置の中央寄りに配置する。大きなバンプの一部（Ｐｕ，Ｐｕｓ）は実装基板との接続に用いられ、大きなバンプの残り（Ｐｓ）は実装基板への接続に用いないがスクリーニングテスタへの接続に用いられる。小さなバンプ（Ｐ）は実装基板との接続にもスクリーニングテスタとの接続に用いられない。小さなバンプがアンダーフィル樹脂で覆われていても、表面を削ることによって容易に露出させることができる。スクリーニングテスタと接続される外部端子はピッチと径が共に大きくされているのでスクリーニングテストに特別なピンピッチ変換アダプタ等を必要とせず、プローブに対する位置決めにも特に高精度を要しない。 （もっと読む）