【課題】メモリセルの電気特性が良好で、高集積化に適した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】まずメモリゲート電極ＭＧの一方の側壁側に犠牲層ＩＬのパターンが位置する配置状態が形成される。その配置状態から、メモリゲート電極ＭＧの他方の側壁による段差部を覆うようにコントロールゲート用導電層ＣＧが形成される。コントロールゲート用導電層ＣＧに異方性エッチングを施してメモリゲート電極ＭＧの他方の側壁に沿ってコントロールゲート用導電層ＣＧを残存させることにより、コントロールゲート用導電層ＣＧからコントロールゲート電極ＣＧが形成される。 （もっと読む）

【課題】使い勝手が良くて高速動作及び高速応答性を実現した半導体装置を提供する。
【解決手段】メモリアレイを複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルで構成する。データ入出力回路は、上記スタティック型メモリセルに対するデータ入力及びデータ出力を行う。アドレス選択回路は、上記メモリアレイにおける上記スタティック型メモリセルの選択及び上記メモリアレイと上記データ入出力回路との間の信号伝達経路の選択を行う。アドレス入力回路は、上記アドレス入力回路は、第１タイミングでロウ系アドレス信号を取り込み、第２タイミングでカラム系アドレス信号を取り込む入力回路と、上記アドレス選択回路に供給される上記ロウ系アドレスを保持するロウ系レジスタと、上記アドレス選択回路に供給される上記カラム系アドレス信号を保持するカラム系レジスタとを有する。 （もっと読む）

【課題】ビア底の銅拡散バリア絶縁膜をドライエッチングで除去した後、ビア底にたまったポリマーをウエット・エッチングで除去すると、ロット内の一部のウエハで下層の銅配線が消滅する現象が起こる。
【解決手段】ビア底の銅拡散バリア絶縁膜をドライエッチングで除去した後、ビア底にたまったポリマーをウエット・エッチングで除去する間、非酸化性乾燥ガス雰囲気で保管することにより、ポリマーが雰囲気中の酸素や水分を取り込むことを防止するものである。 （もっと読む）

【課題】メモリセルのサイズをより小さくして、小型化に寄与する磁気記憶装置を提供する。
【解決手段】１つのメモリセル１は、アクセストランジスタ２と磁気抵抗効果素子３とから構成される。一方向に沿って位置するメモリセル１では、各磁気抵抗効果素子３の一端側はビット線４ａに接続され、他端側はアクセストランジスタ２のドレインに接続されている。そのアクセストランジスタ２のソース側はソース線５に接続されている。磁気抵抗効果素子３のフリー層のスピンの向きを磁場のアシストによって反転させるためのデータアシスト線７が形成されている。データアシスト線７は、２つの磁気抵抗効果素子３で一本のデータアシスト線を共有する態様で、一方向に互いに隣接する２つの磁気抵抗効果素子３，３ａ，３ｂの間に平面的に位置するように形成されている。 （もっと読む）

【課題】外部接続端子と各層に設けられる信号用配線導体との間の縦方向信号伝達経路とその周囲を囲むグランドとの間のインピーダンス整合を図る構造を備えた多層基板を得ること。
【解決手段】外部接続端子である信号用ハンダボール１Ｓ３と、前記外部接続端子１Ｓ３が配置される層以外の層に配置される信号用配線導体１Ｓ５１と、の間における縦方向信号伝達経路中の寄生容量発生箇所付近に、発生する寄生容量の影響を相殺ないしは緩和するインダクタンスを有するコイル構造体１１０が配置されている。コイル構造体１１０は、例えば隣接２層間を接続する複数のビア１１２〜１１９と、それぞれの層に配置され前記のビアにビアランド１Ｓ２３，１Ｓ２４を介して接続される信号用配線導体１Ｓ５３，１Ｓ５４との組み合わせで構成されている。 （もっと読む）

【課題】高い電源電圧と低い電源電圧の両方の電源電圧で動作するセキュアＩＣチップ（第１の半導体チップ）と、低い電源電圧で動作する不揮発性半導体記憶チップを搭載し、１つの電源端子から電圧を供給させるカードで、高い電源電圧が供給されたときに不揮発性半導体記憶チップに悪影響を与えることなくカードを動作させる手段を実現する。
【解決手段】第１の電源電圧とこの第１の電源電圧より高い第２の電源電圧とが供給される電源端子Ｖｃｃと、接地電圧が供給される接地端子ＧＮＤとに接続され、第１の電源電圧が供給されると不揮発性半導体記憶チップＭｅｍへ電圧を供給し、第２の電源電圧が供給されると不揮発性半導体記憶チップＭｅｍへの電圧の供給を停止する電圧供給遮断部ＢｌｋＩＣを有する。これにより、不揮発性半導体記憶チップＭｅｍに第２の電源電圧が与えられることなくカードを動作させることができる。 （もっと読む）

【課題】ドライバＩＣチップ上にマイコンＩＣチップ８を実装したスタック型実装方式のＳｉＰ（半導体装置）の動作安定性を向上させる。
【解決手段】ドライバＩＣチップ７上にマイコンＩＣチップ８を実装したスタック型実装方式のＳｉＰにおいて、マイコンＩＣチップ８のアナログデジタル変換回路ＡＤ、デジタルアナログ変換回路、メモリ（ＲＡＭＭ１やＲＯＭＭ２）のセンスアンプ回路および電源回路ＰＳ２等のような熱やノイズに弱い回路が、下段のドライバＩＣチップ７のドライバ回路ＤＲＣに対して平面的に重ならないようにした。これにより、動作時において、マイコンＩＣチップ８の熱やノイズに弱い回路が、下段のドライバＩＣチップ７のドライバ回路ＤＲＣから受ける熱やノイズの影響を低減できるので、スタック型実装方式のＳｉＰ（半導体装置１）の動作安定性を向上させることができる。 （もっと読む）

【課題】歩留まり低下要因を回避するようにレイアウトパターンを分配する、半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、ダブルパターニングを用いた半導体装置の製造方法であって、ダブルパターニングで用いる複数枚のマスクを準備する工程を備える。また、上記複数枚のマスクを用いてダブルパターニングを行なう工程を備える。複数枚のマスクを準備する工程は、複数枚のマスクのそれぞれを用いる露光工程の特性に応じて、レイアウトパターンＬＰ１〜ＬＰ４のサイズを考慮して、レイアウトパターン群ＬＰＧ１を複数枚のマスクに分配する工程を含む。 （もっと読む）

【課題】レイアウト面積のさらなる削減を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置は、主表面Ｓ１を有する基板ＳＵＢと、基板ＳＵＢの主表面Ｓ１から離間して配置され、データを記憶する記憶素子Ｍ１と、書き込み電流線ＤＬ＜０＞と、記憶素子Ｍ１にデータを書き込むためのデータ書き込み電流を書き込み電流線ＤＬ＜０＞に流し、基板ＳＵＢの主表面Ｓ１において形成される導通電極を有し、かつ記憶素子Ｍ１の下方に配置されるドライブトランジスタＤＬＤＴＲ０とを備える。 （もっと読む）

【課題】スプリットゲート型ＭＯＮＯＳメモリセルにおいて、ＳＳＩ方式による書込み時のディスターブ耐性を向上させることのできる技術を提供する。
【解決手段】選択用ｎＭＩＳＱｎｃと、選択用ｎＭＩＳＱｎｃの側面に絶縁膜６ｂ、６ｔおよび電荷蓄積層ＣＳＬを介して形成されたメモリ用ｎＭＩＳＱｎｍとを含むメモリセルＭＣ１において、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さが、ゲート長方向中央部下のゲート絶縁膜４の厚さよりも厚く形成され、選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さが、半導体基板１と電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂの厚さの１．５倍以下に形成される。 （もっと読む）