【課題】 モジュラージャックによる複数本のケーブルの一括接続、接続解除を行う。
【解決手段】 モジュラージャック用アダプタ１０では、押さえバー２０ａ、支持バー２０ｂでモジュラージャック挟持部材２０を構成し、かかる押さえバー２０ａ、支持バー２０ｂを、間隔調節手段３０を介して連結する。押さえバー２０ａには、位置可変に複数のストッパ押さえ部材４０を設ける。相対する押さえバー２０ａと支持バー２０ｂとの間に、ハブ等に接続した複数本のケーブルのモジュラージャックを介在させ、個々のモジュラージャックにストッパ押さえ部材４０を対応させる。この状態で間隔調節手段３０により両バー間の間隔を狭め、複数個のモジュラージャックのストッパをコネクタ部への係合状態が解除できるように押さえた状態でモジュラージャックを引き抜き、複数本のケーブルの一括接続解除を行う。 （もっと読む）

【課題】 回路面積と低消費電力化を図れると共に、可変利得増幅回路ＰＧＡの利得切替え時に発生する過渡応答を緩和する無線通信受信装置を提供する。
【解決手段】 ミキサ５，６を介してダウンコンバートされた受信信号の利得を調整してベースバンド１３へ送るＰＧＡ１０，１１内に、信号ラインに直列に配置したキャパシタと並列に配置したラダー抵抗と複数の切換スイッチとで構成されるＨＰＦＡＴＴ回路３０，３２，３５を設ける。ＨＰＦＡＴＴ回路は、ハイパスフィルタとアッテネータによる利得切替え装置を兼ねる回路で、制御部１２からの制御信号ｓｇにより切換スイッチが制御される。ＨＰＦＡＴＴ回路の後段に接続する増幅器はＭＯＳトランジスタで構成する。 （もっと読む）

【課題】 ゲート酸化膜を作り分ける際に半導体装置に施されるエッチング回数を削減することで、エッチング処理による半導体装置や半導体基板自体に与える悪影響を低減できる半導体装置の製造方法を提供する。
【解決手段】 フラッシュメモリ部、低電圧高駆動性能トランジスタ部及び高耐圧性能トランジスタ部を形成する領域Ａ，Ｂ，ＣにＳｉ基板１を区分けし、領域Ａに酸化膜４及びこれを被覆するフローティングゲート５を形成し、領域Ａ，Ｂ，Ｃを被覆するようにＯＮＯ膜６を形成し、領域Ａ，Ｂにフォトレジスト７を施して領域Ｃを被覆するＯＮＯ膜６をエッチングし、この領域Ｃにゲート酸化膜８を形成し、領域Ａ，Ｃにフォトレジスト７ａを施して領域Ｂを被覆するＯＮＯ膜をエッチングし、この領域Ｂにゲート酸化膜９を形成する。 （もっと読む）

【課題】
本発明の目的は、4個のＭＯＳトランジスタ（２個の選択ＭＯＳトランジスタと２個の負荷ＭＯＳトランジスタ）と、２個の容量素子とで構成されるメモリセルを有する半導体記憶装置において、読出し時における、前記メモリセルの出力信号を確保する技術を提供することである。
【解決手段】
負荷ＭＯＳトランジスタ（Ｔ０、Ｔ１）のソース（ＮＭ）の電圧を制御するスイッチ回路（ＳＷＣ０、ＳＷＣ１）を設け、スイッチ回路（ＳＷＣ０、ＳＷＣ１）を、それぞれワード線（ＷＬ０、ＷＬ１）の電圧で制御する。これにより、読出し時に問題となる負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑えることができ、メモリセル（ＭＣ）の出力信号を確保することができる。 （もっと読む）

【課題】ＱＦＮ(Quad Flat Non-leaded package)の多ピン化を推進する。
【解決手段】半導体チップ２は、ダイパッド部４上に搭載された状態で封止体３の中央部に配置されている。ダイパッド部４の周囲には、ダイパッド部４および吊りリード５ｂと同一の金属からなる複数本のリード５がダイパッド部４を囲むように配置されている。これらのリード５の一端部側５ａは、Ａｕワイヤ６を介して半導体チップ２の主面のボンディングパッドと電気的に接続されており、他端部側５ｃは、封止体３の側面で終端している。リード５のそれぞれは、半導体チップ２との距離を短くするために、一端部側５ａがダイパッド部４の近傍まで引き回されており、隣接するリード５とのピッチは、一端部側５ａの方が他端部側５ｃよりも小さい。 （もっと読む）

【課題】 配線間の絶縁膜を可能な限り除去して十分に低誘電率化を図り、エアギャップ形成時に配線にダメージを与えない構造を設けることで信頼性を向上させた半導体装置を提供する。
【解決手段】 複数の配線を内部に形成した絶縁膜６の上下層に当該絶縁膜６よりウェットエッチング耐性が高い絶縁膜５，９を形成してなる配線層部と、絶縁膜６よりウェットエッチング耐性が高い材料からなり、配線を被覆するようにその周囲に形成された絶縁膜７と、上下層の絶縁膜５，９及び絶縁膜７と配線が内部に形成された絶縁膜４とのエッチング耐性の違いに基づいて、上下層の絶縁膜５，９及び絶縁膜７で囲まれた配線間の絶縁膜４を選択的にエッチング除去してなるエアギャップ部１２とを備える。 （もっと読む）

【課題】 多値による情報記憶に代えて２値による情報記憶を行うとき記憶情報の書き換えに要する時間を短縮する。
【解決手段】 不揮発性メモリセルの閾値電圧を低くする制御と高くする制御とを行って前記不揮発性メモリセルに２値の情報記憶又は４値以上の多値の情報記憶を行う制御回路（１０）を有する。制御回路は２値で情報記憶を行うとき閾値電圧を高くする不揮発性メモリセルに対する読出し判定レベルが多値の情報記憶における最も高い閾値電圧分布とその次に高い閾値電圧分布との間のレベルになるように制御する。２値記憶において、閾値電圧の低い方の分布の幅は閾値電圧分布全体の大凡３／４以上になるから、消去処理過程でその閾値電圧が低い方の閾値電圧分布よりも低くなるような過消去状態になる可能性は少ない。消去処理過程で過消去状態になる不揮発性メモリセルの数が少なくなればメモリセル単位に書き戻し処理に要する時間も格段に短縮され。 （もっと読む）

【課題】 熱処理装置において、基板を支持する支持機構とウェハとの接触により生じるウェハの温度変化を抑える。
【解決手段】 処理室と、処理室内において基板を支持する支持機構と、処理室内に支持された基板を加熱する加熱手段とを有する熱処理装置において、支持機構は、基板の外周縁部において基板を支持するようにする。また、支持機構は、基板表面に対して垂直な面で切った断面形状において、基板と接する面が、基板表面に対して斜めの方向に形成されたものとする。 （もっと読む）

【課題】 ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の高性能化を推進する。
【解決手段】 ＭＯＮＯＳ型不揮発性メモリのメモリセル（ＭＣ₁）は、コントロールトランジスタ（Ｃ₁）とメモリトランジスタ（Ｍ₁）とで構成されている。コントロールトランジスタ（Ｃ₁）のコントロールゲート８はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタ（Ｍ₁）のメモリゲート９はｎ型多結晶シリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。メモリゲート９はドープド多結晶シリコン膜からなり、アンドープドシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなるコントロールゲート８よりもシート抵抗が低い。 （もっと読む）

【課題】 従来の表示制御装置に内蔵されている表示ＲＡＭは、１ワードずつ順番に書き込んで行く方式であるため、マイクロプロセッサからの表示データの伝送速度に応じて書込み速度を速くしようとすると、伝送速度に比例して消費電力が増大してしまうという課題があった。
【解決手段】 表示制御装置（１００）内部の表示ＲＡＭ（１４０）への書込みデータ幅（ビット数）を、外部のマイクロプロセッサ（５３）などから供給される書込みデータ幅の整数倍とするとともに、表示ＲＡＭ１行分の書込みデータを保持するラッチ回路（１６０）と動作モードを設定するレジスタとを設けて、所定のモードが設定されるとマイクロプロセッサなどから供給される書込みデータを数サイクル分ラッチ回路に取り込んで、１行分のデータが揃ったところでラッチ回路に保持しているデータを伝送ゲートにより一括して表示ＲＡＭに伝送して書き込むようにした。 （もっと読む）