【課題】不揮発性半導体記憶装置を安定に動作させるための動作方式を提供する。
【解決手段】スプリットゲート構造の不揮発性半導体記憶装置において、ホットホール注入を行う場合、時間変化しない交点を用いて、ホットホール注入動作のベリファイを行う。これにより、経時変化を考えずに消去状態の検証をすることができる。
また、複数回のパルス電圧または多段ステップ電圧をゲート部に印加することにより書き込みまたは書き込み／消去を行う。 （もっと読む）

【課題】 搬送容器内で膜厚制御可能に酸化膜を形成する。
【解決手段】 搬送容器内酸化装置１０を、密閉式の搬送容器として使用するフープ１０ａに構成する。フープ１０ａには、フープ１０ａ内の環境を、酸化環境と非酸化環境とに適宜切り替える環境切換手段２０を設ける。環境切換手段２０は、フープ１０ａ内に開管したガス供給管２１と、ガス供給管２１に設けたフィルタ２２、ガス切換弁２３とから構成する。かかるフープ１０ａ内に半導体ウエハを収納して搬送する途中で、環境切換手段２０で、フープ１０ａ内を酸化環境に設定することで、所望膜厚の酸化膜を形成する。 （もっと読む）

【課題】 半導体装置の性能や信頼性を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。 （もっと読む）

【課題】 使い勝手のよいシングル・チップ・データ処理装置とデータ処理システムを提供する。
【解決手段】 外部インターフェイス回路により、データ処理装置がモード端子を介して受けたバス使用権制御信号にしたがってスレーブ・モードで動作するとき、第１端子をバス使用権要求信号を出力する為の端子とし、第２端子をバス使用許可信号を受けるための端子として利用できるように設定する。上記外部インターフェイス回路は、上記データ処理装置が上記モード端子を介して受けたバス使用権制御信号にしたがってマスター・モードで動作するとき、上記第１端子をバス使用許可信号を出力する為の端子とし、上第２端子をバス解放要求を受ける為の端子として利用できるように設定する。 （もっと読む）

【課題】 完全空乏型ＭＩＳＦＥＴでは、単結晶ＳＯＩ層が数十ｎｍ程度と薄くなると、不純物濃度によるしきい値電圧Ｖｔｈの制御には原理的に限界があり、相補型ＭＩＳＦＥＴにおいてｐ型とｎ型の双方の所期のＶｔｈを同時に実現することは困難であった。
【解決手段】ＭＩＳＦＥＴのゲート絶縁膜を金属酸化物４と酸窒化膜３の積層とし、ゲート電極５はソース・ドレイン６と同じ導電型の多結晶Ｓｉ半導体膜を用いて形成する。ゲート絶縁膜と半導体膜のゲート電極に発生するフラットバンド電圧のシフトにより、エンハンスメントの所期のＶｔｈが同時に達成される。不純物濃度によりＶｔｈを制御する場合に較べ、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるＶｔｈのばらつきを低減できるため、Ｖｔｈ、電源電圧ともに低く設定することが可能となる。 （もっと読む）

SRAMメモリセルをFD-SOIトランジスタで構成し、駆動トランジスタを構成するSOIトランジスタの埋め込み酸化膜の下の層の電位を制御して、メモリセルの性能を向上させる。
【課題】
低電源電圧状態でのSRAM回路の性能を向上させる。
【解決手段】
FD-SOIトランジスタを用いて構成されたSRAMメモリセルにおいて、駆動トランジスタのBOX層下のウエル電位を制御することでVthを制御して電流を増加させて、メモリセルの安定動作を可能とする。 （もっと読む）

【課題】 ブロウしていないヒューズを正常動作させ、救済率の向上を図ることができる半導体装置を得る。
【解決手段】 ガードリングと、ガードリングの内側に設けられた複数のヒューズを有する半導体装置において、複数のヒューズ同士の間にエッチング溝を設ける。そして、エッチング溝内に耐湿性の高い材料を埋め込むことが好ましい。または、ガードリングの下方に、複数のヒューズとガードリングの外側にある内部回路をそれぞれ接続する下層配線を設け、ガードリングの上方に、複数のヒューズと内部回路をそれぞれ接続する上層配線を設ける。 （もっと読む）

【課題】 データベースシステムにおいて、データの検索時間を短縮することができる技術を提供する。
【解決手段】 データベースにおけるデータ検索時間はレコード数に比例し、レコードは縦方向に増えるので、従来、縦方向へ格納していたデータを、本発明では横方向に格納してレコード数を削減し、データ検索の高速化を図る。さらに、１フィールド（検査データフィールド３４）内に複数のデータを格納してレコード数を削減し、データ検索の高速化を図る。 （もっと読む）

【課題】半導体装置、例えばＳＲＡＭのメモリセルのα線によるソフトエラーを低減する。
【解決手段】基板１ａをエッチングして第１配線溝ＨＭ１を形成し、第１配線溝ＨＭ１下の素子分離２（または素子分離溝２および絶縁層１ｃ）をエッチングして第２配線溝ＨＭ２を形成し、第１配線溝ＨＭ１および第２配線溝ＨＭ２の内壁に沿って局所配線１６ａ，１６ｂを形成し、一方の局所配線１６ａを下部電極ＥＬとして、その下部電極ＥＬ上に容量絶縁膜となる窒化シリコン膜１７、さらに上部電極ＥＵを形成することにより、容量ＣＡ１の面積を増加させて、メモリセルの記憶ノードに相対的に大きな静電容量を付加する。 （もっと読む）

本発明に係る半導体集積回路のテスト方法は、半導体集積回路のテスト工程を規定する所要のテストライブラリを選択する処理（Ｓ１）と、選択されたテストライブラリが規定するテスト工程に対してテスト対象の半導体集積回路の動作形態に応ずるテストの個別条件を指定する処理（Ｓ３、Ｓ５）と、前記個別条件が指定されたテスト工程をテスタで実現するためのテストプログラムを生成する処理（Ｓ６）と、生成されたテストプログラムを用いて半導体集積回路のテストを行なう処理（Ｓ７）と、を含む。テストライブラリは、半導体集積回路のテスト動作毎のテスト工程を指示するテンプレートとして機能する。これに個別条件が組み込まれることによって具体的なテスト実行手順が規定される。
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