半導体装置およびその製造方法
【課題】 半導体装置の性能や信頼性を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、金属ゲート電極を有するＭＩＳＦＥＴを備えた半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
【０００３】
また、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ 型不純物を導入することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００４】
しかしながら、近年、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００５】
米国特許第６５９９８３１ Ｂ１号明細書には、ドーパントをドープしたポリシリコン膜を、その上のニッケル層と反応させて、ニッケルシリサイドからなるゲート電極を形成する技術が記載されている（特許文献１参照）。
【特許文献１】米国特許第６５９９８３１ Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のような問題があることを見出した。
【０００７】
ＭＩＳＦＥＴのゲート電極としてポリシリコン膜を用いた場合、ポリシリコンからなるゲート電極中の空乏化の影響が生じ得るが、ゲート電極をニッケルシリサイドのような金属材料により形成することで、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができる。このため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０００８】
しかしながら、ゲート電極材料としてニッケルシリサイドのような金属膜を使用する場合においても、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方で低しきい値電圧化を図って半導体装置の性能を向上することが望まれ、そのためには、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数を制御することが必要になる。
【０００９】
ドーパントをドープしたポリシリコン膜を、その上のニッケル層と反応させて、ニッケルシリサイドからなるゲート電極を形成する技術では、ドーパントによってゲート電極の仕事関数を制御できるが、ｎチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数に比べて、ｐチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数の変動幅が小さい。また、不純物の活性化アニールなどの熱処理工程において、ｐチャネル型ＭＩＳＦＥＴのゲート電極形成用のポリシリコン膜にドープしたホウ素（Ｂ）が、ゲート絶縁膜を突き抜けてゲート絶縁膜下のチャネル領域に拡散し、形成されたＣＭＩＳＦＥＴの特性や信頼性に影響を与える可能性がある。
【００１０】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１１】
本発明の他の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、ｎチャネル型の第１ＭＩＳＦＥＴと、ｐチャネル型の第２ＭＩＳＦＥＴとを備え、第１ＭＩＳＦＥＴの第１ゲート電極はＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする第１の導電体膜（金属膜、金属化合物膜）からなり、第２ＭＩＳＦＥＴの第２ゲート電極は、ＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする第２の導電体膜（金属膜、金属化合物膜）からなり、記第１ＭＩＳＦＥＴの第１ゲート電極を構成する第１の導電体膜よりも、第２ＭＩＳＦＥＴの第２ゲート電極を構成する第２の導電体膜が、Ｇｅ濃度が高いものである。
【００１５】
また、本発明は、ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、（ｃ）第１絶縁膜上にパターニングされたシリコン膜からなる第１ＭＩＳＦＥＴの第１ダミー電極を形成し、第１絶縁膜上にパターニングされたシリコンゲルマニウム膜からなる第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、（ｄ）第１ダミー電極および第２ダミー電極上に、ニッケルを主成分とする金属膜を形成する工程と、（ｅ）第１ダミー電極を構成するシリコン膜と金属膜とを反応させて、ニッケルシリサイドからなる第１ＭＩＳＦＥＴの第１ゲート電極を形成し、第２ダミー電極を構成するシリコンゲルマニウム膜と金属膜とを反応させてＮｉyＳｉ1-xＧｅxからなる第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程とを有するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体装置の性能を向上させることができる。
【００１８】
また、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図１１は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部断面図である。
【００２２】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
【００２３】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域にｎ型ウエル４を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。
【００２４】
次に、図２に示されるように、ｐ型ウエル３およびｎ型ウエル４の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜５が酸化シリコン膜の場合、膜厚は例えば２〜４ｎｍ程度にすることができる。また、ゲート絶縁膜５として、酸窒化シリコン膜を用いることもできる。また、ゲート絶縁膜５として、例えば、酸化ハフニウム（ＨｆＯ2）、ハフニウムアルミネ−ト（ＨｆＡｌＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニア（酸化ジルコニウム）、ジルコニウムアルミネ−ト（ＺｒＡｌＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、酸化ランタン（Ｌａ2Ｏ3）、ランタンシリケート（ＬａＳｉＯx）などのいわゆるＨｉｇｈ−ｋ膜（高誘電率膜）などを用いることもできる。この時に、最表面層は、シリコン膜と反応しずらいＳｉＯＮ系を含むＨｉｇｈ−ｋ膜をスタックした構造でも良い。
【００２５】
次に、ゲート絶縁膜５上にシリコン膜６ａを形成する。シリコン膜６ａは、例えば多結晶シリコン膜であり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜６ａの成膜法としてＣＶＤ法を用いれば、ゲート絶縁膜５などにダメージを与えることなくシリコン膜６ａを形成することができる。シリコン膜６ａの膜厚は、例えば５０ｎｍ程度にすることができる。また、シリコン膜６ａとして、アモルファスシリコン（非晶質シリコン）膜を用いることも可能である。シリコン膜６ａの成膜後、イオン注入を行い、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなシリコン膜に対してｎ型の不純物として機能する不純物（ドーパント）をシリコン膜６ａに導入（ドープ）する。従って、シリコン膜６ａは、不純物を導入したシリコン膜（ドープトポリシリコン膜またはドープトアモルファスシリコン膜）となる。
【００２６】
次に、シリコン膜６ａ上に酸化シリコンなどからなる絶縁膜（ハードマスク層）７ａを形成する。絶縁膜７ａの膜厚は、例えば５０〜１００ｎｍ程度にすることができる。
【００２７】
次に、図３に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、シリコン膜６ａおよび絶縁膜７ａからなる積層膜をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いてパターニングすることができる。パターニングされたシリコン膜６ａにより、擬似的なゲート電極（ダミー電極、ダミーゲート電極）１１ａがｐ型ウエル３上にゲート絶縁膜５を介して形成される。すなわち、ｐ型ウエル３のゲート絶縁膜５上のシリコン膜６ａにより、ｎチャネル型ＭＩＳＦＥＴ用の擬似的なゲート電極１１ａが形成される。このゲート電極１１ａは、後述する金属膜２５との反応工程を経て、ｎチャネル型ＭＩＳＦＥＴの金属ゲート電極（ゲート電極３１ａ）となる。
【００２８】
次に、図４に示されるように、ｎ型ウエル４の表面のゲート絶縁膜５上を含む半導体基板１上にシリコンゲルマニウム（ＳｉＧｅ：Silicon-Germanium）膜６ｂを形成する。上記シリコン膜６ａおよび絶縁膜７ａのパターニング工程（ドライエッチング工程）でｎ型ウエル４の表面のゲート絶縁膜５がダメージを受けた場合は、ｎ型ウエル４の表面にゲート絶縁膜５を再形成してから、シリコンゲルマニウム膜６ｂを形成することもできる。
【００２９】
シリコンゲルマニウム膜６ｂは、例えばＣＶＤ法などを用いて形成することができる。例えば、成膜ガスとして、モノシラン（ＳｉＨ4）ガスと、Ｈ2で希釈されたモノゲルマン（ＧｅＨ4）ガスとを用いたＣＶＤ法により、シリコンゲルマニウム膜６ｂを成膜することができる。シリコンゲルマニウム膜６ｂの成膜法としてＣＶＤ法を用いれば、ゲート絶縁膜５などにダメージを与えることなくシリコンゲルマニウム膜６ｂを形成することができる。シリコンゲルマニウム膜６ｂの膜厚は、例えば５０ｎｍ程度にすることができる。また、シリコンゲルマニウム膜６ｂとして、多結晶膜またはアモルファス（非晶質）膜を用いることができる。シリコンゲルマニウム膜６ｂにおけるシリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の比率は、ＣＶＤ成膜工程におけるシリコンソースガス（例えばモノシラン（ＳｉＨ4）のようなシラン系ガス）とゲルマニウムソースガス（例えばモノゲルマン（ＧｅＨ4）ガスのようなゲルマン系ガス）とのガス比を調節することなどにより、制御することができる。また、シリコンゲルマニウム膜６は、不純物（ドーパント）を導入しないノンドープのシリコンゲルマニウム膜（ノンドープポリシリコンゲルマニウム膜またはノンドープアモルファスシリコンゲルマニウム膜）であることが、より好ましい。
【００３０】
次に、シリコン膜６ｂ上に酸化シリコンなどからなる絶縁膜（ハードマスク層）７ｂを形成する。絶縁膜７ｂの膜厚は、例えば５０〜１００ｎｍ程度にすることができる。
【００３１】
次に、図５に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、シリコンゲルマニウム膜６ｂおよび絶縁膜７ｂからなる積層膜をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ）などを用いてパターニングすることができる。パターニングされたシリコンゲルマニウム膜６ｂにより、擬似的なゲート電極（ダミー電極、ダミーゲート電極）１１ｂがｎ型ウエル４上にゲート絶縁膜５を介して形成される。すなわち、ｎ型ウエル４のゲート絶縁膜５上のシリコンゲルマニウム膜６ｂにより、ｐチャネル型ＭＩＳＦＥＴ用の擬似的なゲート電極１１ｂが形成される。このゲート電極１１ｂは、後述する金属膜２５との反応工程を経て、ｐチャネル型ＭＩＳＦＥＴの金属ゲート電極（ゲート電極３１ｂ）となる。また、シリコンゲルマニウム膜６ｂのドライエッチング工程においては、絶縁膜７ａもエッチングマスクとして機能できるので、ゲート電極１１ａを構成するシリコン膜６がエッチングされるのを防止することができる。
【００３２】
次に、図６に示されるように、ｐ型ウエル３のゲート電極１１ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１ａに整合して（一対の）ｎ-型半導体領域１２を形成し、ｎ型ウエル４のゲート電極１１ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１ｂに整合して（一対の）ｐ-型半導体領域１３を形成する。
【００３３】
次に、ゲート電極１１ａ，１１ｂの側壁上に、例えば窒化シリコンなどの絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１４を形成する。サイドウォール１４は、例えば、半導体基板１上に窒化シリコン膜を堆積し、この窒化シリコン膜を異方性エッチングすることによって形成することができる。
【００３４】
サイドウォール１４の形成後、（一対の）ｎ+型半導体領域１５（ソース、ドレイン）が、例えば、ｐ型ウエル３のゲート電極１１ａおよびサイドウォール１４の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１ａのサイドウォール１４に整合して形成され、（一対の）ｐ+型半導体領域１６（ソース、ドレイン）が、例えば、ｎ型ウエル４のゲート電極１１ｂおよびサイドウォール１４の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１ｂのサイドウォール１４に整合して形成される。
【００３５】
イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９５０℃程度のアニール処理を行うことで、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入された不純物を活性化することができる。シリコン膜６ａやシリコンゲルマニウム膜６ｂが成膜時にアモルファス（非晶質）膜であった場合には、このアニール処理などにより、多結晶膜になり得る。
【００３６】
また、ゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂが不純物を導入したシリコンゲルマニウム膜の場合、特に、ホウ素（Ｂ、ボロン）を導入したシリコンゲルマニウム膜の場合、このアニール工程でホウ素（Ｂ）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散する可能性があるが、本実施の形態では、上記のように、ゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂとして、不純物を導入していないノンドープのシリコンゲルマニウム膜を用いることで、このアニール工程で、ホウ素（Ｂ）などの不純物がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散するのを防止することができる。
【００３７】
上記アニール処理により、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入された不純物が活性化される。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ+型半導体領域１５およびｎ-型半導体領域１２により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ+型半導体領域１６およびｐ-型半導体領域１３により形成される。ｎ+型半導体領域１５は、ｎ-型半導体領域１２よりも不純物濃度が高く、ｐ+型半導体領域１６は、ｐ-型半導体領域１３よりも不純物濃度が高い。
【００３８】
次に、図７に示されるように、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行ってｎ+型半導体領域１５およびｐ+型半導体領域１６の表面を露出させた後（この際、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂは残存させ、ゲート電極１１ａ，１１ｂの表面は露出させない）、ｎ+型半導体領域１５およびｐ+型半導体領域１６上を含む半導体基板１上に例えばコバルト（Ｃｏ）膜などの金属膜を堆積して熱処理することによって、ｎ+型半導体領域１５およびｐ+型半導体領域１６の表面に、それぞれ金属シリサイド膜（コバルトシリサイド膜）２１を形成する。これにより、ソース、ドレインの拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応の金属膜（コバルト膜）は除去する。この際、ゲート電極１１ａ，１１ｂ上には絶縁膜７ａ，７ｂが存在しているので、ゲート電極１１ａ，１１ｂの表面には金属シリサイド膜は形成されない。また、ｎ+型半導体領域１５およびｐ+型半導体領域１６の表面に金属シリサイド膜２１を形成することにより、拡散抵抗やコンタクト抵抗を低抵抗化することができるが、不要であれば金属シリサイド膜２１の形成を省略することもできる。
【００３９】
次に、半導体基板１上に絶縁膜２２を形成する。すなわち、ゲート電極１１ａ，１１ｂを覆うように、半導体基板１上に絶縁膜２２を形成する。絶縁膜２２は、例えば酸化シリコン膜（例えばＴＥＯＳ（Tetraethoxysilane）酸化膜）からなる。絶縁膜２２の成膜工程が比較的高温の場合は、上記金属シリサイド膜２１はコバルトシリサイド膜であることが好ましいが、絶縁膜２２の成膜工程があまり高くない場合は、上記金属シリサイド膜２１をニッケルシリサイド膜とすることもできる。
【００４０】
次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などによる絶縁膜２２の上面の平坦化処理を行い、絶縁膜７ａ，７ｂの表面を露出させる。これにより、図７の構造が得られる。
【００４１】
次に、図８に示されるように、エッチングを行ってゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂを除去し、ゲート電極１１ａ，１１ｂの表面（上面）を露出させる。例えばフッ酸などを用いたウェットエッチングにより、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂを除去することができる。また、絶縁膜７ａ，７ｂの膜厚よりも絶縁膜２２の膜厚の方が厚いので、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂをエッチングにより除去しても、絶縁膜２２は残存している。また、サイドウォール１４を絶縁膜７ａ，７ｂと異なる材料により形成することで、例えば、絶縁膜７ａ，７ｂを酸化シリコン膜により形成し、サイドウォール１４を窒化シリコン膜により形成することで、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂをエッチングにより除去した際に、サイドウォール１４を残存させることができる。
【００４２】
次に、図９に示されるように、半導体基板１上に金属膜（Ｎｉ膜）２５を形成する。すなわち、ゲート電極１１ａ，１１ｂの上面上を含む半導体基板１上に金属膜２５を形成する。金属膜２５は、ニッケル（Ｎｉ）を主成分とする金属膜、すなわちＮｉ（ニッケル）膜である。金属膜２５は、例えばスパッタリング法などを用いて形成することができる。上記のように、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂを除去してゲート電極１１ａ，１１ｂの表面を露出させた後に金属膜２５を形成しているので、ゲート電極１１ａ，１１ｂの上面は金属膜２５に接触している。
【００４３】
次に、図１０に示されるように、熱処理を行うことにより、金属膜２５とゲート電極１１ａ，１１ｂとを反応させて、導電体膜（金属膜、金属化合物膜）２６ａ，２６ｂを形成する。すなわち、熱処理を行うことにより、ゲート電極１１ａを構成するシリコン膜６ａを金属膜２５と反応させて導電体膜２６ａを形成し、ゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂを金属膜２５と反応させて導電体膜２６ｂを形成する。例えば窒素ガス雰囲気中で４００℃程度の熱処理を行うことにより、金属膜２５とゲート電極１１ａ，１１ｂとを反応させて、導電体膜２６ａ，２６ｂを形成することができる。この際、ゲート電極１１ａ，１１ｂを構成するシリコン膜６ａおよびシリコンゲルマニウム膜６ｂの全部が金属膜２５と反応して導電体膜２６ａ，２６ｂになるようにする。上記のように金属膜２５はＮｉ膜（ニッケル膜）であるので、導電体膜２６ａは、ニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなり、導電体膜２６ｂは、ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる。その後、未反応の金属膜２５は除去する。例えば、ＳＰＭ処理（硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2／Ｈ2Ｏ）を用いた処理）などにより、未反応の金属膜２５を除去することができる。
【００４４】
上記のように、金属膜２５（すなわちＮｉ膜）とゲート電極１１ａを構成するシリコン膜６ａとが反応することにより、ニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなる導電体膜（ニッケルシリサイド膜）２６ａが形成される。シリコン膜６ａには、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなシリコン膜に対してｎ型の不純物として機能する不純物（ドーパント）を導入（ドープ）していたので、導電体膜２６ａ中にも、シリコン膜６ａに導入していた上記不純物が存在することになる。従って、導電体膜２６ａは、シリコン膜に対してｎ型の不純物として機能する不純物、すなわちリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のうちの少なくとも一種の不純物が導入（ドープ）されたニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなる。この導電体膜２６ａは、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａとなる。ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、（金属伝導を示す）ニッケルシリサイド膜である導電体膜２６ａからなるので、金属ゲート電極（メタルゲート電極）である。
【００４５】
また、上記のように、金属膜２５（すなわちＮｉ膜）とゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂとが反応することにより、ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる導電体膜（ニッケルシリコンゲルマニウム膜）２６ｂが形成される。シリコンゲルマニウム膜６ｂには、不純物（ドーパント）を導入（ドープ）していなかったので、導電体膜２６ｂ中には不純物が導入されていないことになる。特に、ホウ素（Ｂ）は導電体膜２６ｂ中に導入されていない（含まれていない）ことになる。従って、導電体膜２６ｂは、ホウ素（Ｂ）のような不純物が導入（ドープ）されていないニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる。この導電体膜２６ｂは、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂとなる。ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、（金属伝導を示す）ニッケルシリコンゲルマニウム膜である導電体膜２６ｂからなるので、金属ゲート電極（メタルゲート電極）である。
【００４６】
次に、図１１に示されるように、半導体基板１上に絶縁膜４１を形成する。すなわち、ゲート電極３１ａ，３１ｂを覆うように、半導体基板１上（絶縁膜２２上）に絶縁膜４１を形成する。絶縁膜４１は、例えば酸化シリコン膜（例えばＴＥＯＳ酸化膜）などからなる。それから、必要に応じてＣＭＰ法などを用いて絶縁膜４１の上面を平坦化する。
【００４７】
次に、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１および絶縁膜２２をドライエッチングすることにより、ｎ+型半導体領域１５（ソース、ドレイン）、ｐ+型半導体領域１６（ソース、ドレイン）およびゲート電極３１ａ，３１ｂの上部などにコンタクトホール（開口部）４２を形成する。コンタクトホール４２の底部では、半導体基板１の主面の一部、例えばｎ+型半導体領域１５（の表面上の金属シリサイド膜２１）の一部、ｐ+型半導体領域１６（の表面上の金属シリサイド膜２１）の一部またはゲート電極３１ａ，３１ｂの一部などが露出される。なお、図１０の断面図においては、ｎ+型半導体領域１５（の表面上の金属シリサイド膜２１）の一部とｐ+型半導体領域１６（の表面上の金属シリサイド膜２１）の一部とがコンタクトホール４２の底部で露出しているが、図示しない領域（断面）において、ゲート電極３１ａ，３１ｂ上にもコンタクトホール４２が形成され、ゲート電極３１ａ，３１ｂの一部がそのコンタクトホール４２の底部で露出する。
【００４８】
次に、コンタクトホール４２内に、タングステン（Ｗ）などからなるプラグ４３を形成する。プラグ４３は、例えば、コンタクトホール４２の内部を含む絶縁膜４１上にバリア膜（例えば窒化チタン膜）４３ａを形成した後、タングステン膜をＣＶＤ法などによってバリア膜４３ａ上にコンタクトホール４２を埋めるように形成し、絶縁膜４１上の不要なタングステン膜およびバリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
【００４９】
次に、プラグ４３が埋め込まれた絶縁膜４１上に、配線（第１配線層）４４を形成する。例えば、チタン膜４４ａ、窒化チタン膜４４ｂ、アルミニウム膜４４ｃ、チタン膜４４ｄおよび窒化チタン膜４４ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線４４を形成することができる。アルミニウム膜４４ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線４４はプラグ４３を介して、ｎチャネル型ＭＩＳＦＥＴ３０ａのソースまたはドレイン用のｎ+型半導体領域１５、ｐチャネル型ＭＩＳＦＥＴ３０ｂのソースまたはドレイン用のｐ+型半導体領域１６、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａまたはｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂなどと電気的に接続される。配線４４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【００５０】
上記のようにして製造された本実施の形態の半導体装置は、半導体基板１の主面に形成されたｎチャネル型ＭＩＳＦＥＴ３０ａおよびｐチャネル型ＭＩＳＦＥＴ３０ｂを備えたＣＭＩＳＦＥＴを有しており、それらＭＩＳＦＥＴ３０ａ，３０ｂのゲート電極３１ａ，３１ｂは、導電体膜２６ａ，２６ｂからなる金属ゲート電極である。
【００５１】
ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（すなわち導電体膜２６ａ）は、上記のように、Ｎｉ膜（金属膜２５）とシリコン膜６ａ（ゲート電極１１ａ）とを反応させることにより形成されており、ニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなる。また、シリコン膜６ａには、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなシリコン膜に対してｎ型の不純物として機能する不純物（ドーパント）を導入（ドープ）していたので、導電体膜２６ａ中にも、シリコン膜６ａに導入していたリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のような不純物が存在することになる。従って、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（すなわち導電体膜２６ａ）は、シリコン膜に対してｎ型の不純物として機能する不純物、すなわちリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のうちの少なくとも一種の不純物が導入（ドープ）されたニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなる。
【００５２】
一方、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち導電体膜２６ｂ）は、上記のように、Ｎｉ膜（金属膜２５）とシリコンゲルマニウム膜６ｂ（ゲート電極１１ｂ）とを反応させることにより形成されており、ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる。また、シリコンゲルマニウム膜６ｂには、ホウ素（Ｂ）のような不純物（ドーパント）を導入（ドープ）していなかったので、導電体膜２６ｂ中にはホウ素（Ｂ）のような不純物が導入されていない。従って、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち導電体膜２６ｂ）は、ホウ素（Ｂ）のような不純物が導入されていない（含まれていない）ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる。
【００５３】
図１２は、ＮｉyＳｉ1-xＧｅxの仕事関数を示すグラフである。図１２のグラフの横軸は、ＮｉyＳｉ1-xＧｅx（ニッケルシリコンゲルマニウム）におけるｘ（Ｇｅの比率）に対応し、図１２のグラフの縦軸は、仕事関数に対応する。ＮｉyＳｉ1-xＧｅxにおけるｘ＝０がニッケルシリサイド（ＮｉyＳｉ）に対応し、ＮｉyＳｉ1-xＧｅxにおけるｘ＝１がニッケルゲルマニウム（ＮｉyＧｅ）に対応する。また、図１２のグラフには、不純物（Ｂ（ホウ素），Ｐ（リン），Ａｓ（ヒ素），Ｓｂ（アンチモン））を導入したニッケルシリサイド（ＮｉyＳｉ）の仕事関数についてもプロットしてある。
【００５４】
図１２のグラフからも分かるように、ニッケルシリサイド（ＮｉyＳｉ）の仕事関数は約４．６５ｅＶであり、ニッケルゲルマニウム（ＮｉyＧｅ）の仕事関数は約５．２ｅＶであり、ＮｉyＳｉ1-xＧｅxの仕事関数は、ｘの値に依存して、約４．６５〜５．２ｅＶの間の値となる。ニッケルシリコンゲルマニウムにおけるＧｅの比率（ＮｉyＳｉ1-xＧｅxにおけるｘ）を増加させることで、仕事関数を上昇させることができる。従って、ＮｉyＳｉ1-xＧｅx（ニッケルシリコンゲルマニウム）におけるｘ（Ｇｅの比率）を調節することによって、ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）の仕事関数を所望の値に制御することができる。
【００５５】
本実施の形態では、ｐチャネル型ＭＩＳＦＥＴ３０ｂのニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）からなるゲート電極３１ｂのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘ）を調節することによって、ゲート電極３１ｂの仕事関数を所望の値に調整でき、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧を制御することができる。また、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧（の絶対値）を低下させること（低しきい値電圧化）が可能になる。
【００５６】
例えば、ＮｉyＳｉ1-xＧｅx（ニッケルシリコンゲルマニウム）におけるｘが０．２以上（ｘ≧０．２）になるようにすることで、すなわちＮｉyＳｉ1-xＧｅx（１≧ｘ≧０．２，ｙ＞０）によりｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを構成することで、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数を、ニッケルシリサイド（ＮｉyＳｉ）の仕事関数よりも約０．１ｅＶ以上高い値（例えば４．７５ｅＶ以上）にすることができ、ニッケルシリサイド（ＮｉyＳｉ）にＢ（ホウ素）をドープした場合以上にゲート電極３１ｂの仕事関数を上昇させることができる。このように、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂをニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）により形成することで、ノンドープのニッケルシリサイド（ＮｉyＳｉ）によりゲート電極３１ｂを形成した場合に比較して、ゲート電極３１ｂの仕事関数を高めることができ、特にゲート電極３１ｂを構成するＮｉyＳｉ1-xＧｅxにおけるｘを０．２以上にすることで、Ｂ（ホウ素）をドープしたニッケルシリサイド（ＮｉyＳｉ）によりゲート電極３１ｂを形成した場合以上にゲート電極３１ｂの仕事関数を高めることができ、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧（の絶対値）を低下させること（低しきい値電圧化）ができる。なお、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘに対応）は、シリコンゲルマニウム膜６ｂにおけるＧｅの比率（濃度）を調節することにより、調整（制御）することができる。
【００５７】
また、図１２のグラフにも示されるように、ニッケルシリサイド（ＮｉyＳｉ）にｎ型不純物を導入すれば、仕事関数を低下させることができる。例えば、ニッケルシリサイド（ＮｉyＳｉ）にＰ（リン）、Ａｓ（ヒ素）またはＳｂ（アンチモン）をドープすることで、ノンドープのニッケルシリサイド（ＮｉyＳｉ）に比べて仕事関数を０．１〜０．３ｅＶ程度低下させることができる。仕事関数を低下させる効果は、Ｓｂ（アンチモン）をドープした場合が最も大きく、ノンドープのニッケルシリサイド（ＮｉyＳｉ）に比べて仕事関数を約０．３ｅＶ低下させることができる。一方、ニッケルシリサイド（ＮｉyＳｉ）にｐ型不純物を導入すれば仕事関数を上昇させることができ、例えば、ニッケルシリサイド（ＮｉyＳｉ）にＢ（ホウ素、ボロン）をドープすることで、ノンドープのニッケルシリサイド（ＮｉyＳｉ）に比べて仕事関数を０．１ｅＶ程度上昇させることができる。
【００５８】
本実施の形態では、上記のように、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、ニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなり、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のような不純物を導入している。このため、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数は、ノンドープのニッケルシリサイド（ＮｉyＳｉ）の仕事関数よりも０．１〜０．３ｅＶ程度低い値にすることができる。従って、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数よりも低くなる。本実施の形態では、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなｎ型不純物を導入することによってゲート電極３１ａの仕事関数を調整でき、ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧を制御することができる。また、ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧（の絶対値）を低下させること（低しきい値電圧化）が可能になる。
【００５９】
このように、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ３０ａについては、ゲート電極３１ａにリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のような不純物を導入することでゲート電極３１ａの仕事関数を調節して（ノンドープのニッケルシリサイドよりも低下させて）ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧を制御（低しきい値電圧化）し、ｐチャネル型ＭＩＳＦＥＴ３０ｂについては、ゲート電極３１ｂをニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）により形成してＧｅの比率を調節することでゲート電極３１ｂの仕事関数を調節して（ニッケルシリサイドよりも高くして）ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧を制御（低しきい値電圧化）している。これにより、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になり、ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。
【００６０】
また、ドーパント（Ｐ，Ａｓ，Ｓｂ，Ｂなど）だけでゲート電極の仕事関数を調節する場合、ｎチャネル型ＭＩＳＦＥＴのゲート電極（Ｐ，ＡｓまたはＳｂをドープしたゲート電極）の仕事関数に比べて、ｐチャネル型ＭＩＳＦＥＴのゲート電極（Ｂをドープしたゲート電極）の仕事関数の変動幅が小さい。すなわち、ｎチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数は、Ｓｂ（アンチモン）などをドープすることでノンドープのニッケルシリサイドに比べて０．３ｅＶ程度低くすることが可能であるが、ｐチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数は、Ｂ（ホウ素）などをドープしてもノンドープのニッケルシリサイドに比べて０．１（〜０．２）ｅＶ程度しか高くすることができない。それに対して本実施の形態では、Ｇｅ濃度の調節によりｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数を制御するので、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数の変動幅を相対的に大きくすることが可能である。例えば、ゲート電極３１ｂを構成するＮｉyＳｉ1-xＧｅxにおけるｘを０．２以上にすることで、Ｂ（ホウ素）をドープしたニッケルシリサイド（ＮｉyＳｉ）によりゲート電極を形成した場合以上にゲート電極３１ｂの仕事関数を高めることができ、更にゲート電極３１ｂのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘ）を高めれば、ノンドープのニッケルシリサイドに比べて約０．３ｅＶ以上仕事関数を高めることも可能である。このため、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂを形成でき、優れた特性のＣＭＩＳＦＥＴを得ることができる。
【００６１】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ３０ａについては、シリコン膜６ａ（ゲート電極１１ａ）を金属膜２５（Ｎｉ膜）と反応させることでニッケルシリサイド（ＮｉyＳｉ）からなるゲート電極３０ａを形成しているが、他の形態として、シリコン膜６ａの代わりにシリコンゲルマニウム膜６よりもＧｅ濃度が低いシリコンゲルマニウム膜（このシリコンゲルマニウム膜にはリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなｎ型不純物をドープしておく）を用い、この低Ｇｅ濃度のシリコンゲルマニウム膜を金属膜２５（Ｎｉ膜）と反応させてニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）からなるｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを形成することもできる。この場合、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘに対応）は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘに対応）よりも低くなる。ゲート電極３１ａとゲート電極３１ｂのＧｅ濃度の差により、ゲート電極３１ａの仕事関数とゲート電極３１ｂの仕事関数とに差を設ける（すなわちｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数をｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数よりも高くする）ことができ、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂを形成でき、優れた特性のＣＭＩＳＦＥＴを得ることができる。また、しきい値電圧も低くすることができる。但し、本実施の形態のように、シリコン膜６ａ（ゲート電極１１ａ）を金属膜２５（Ｎｉ膜）と反応させることでニッケルシリサイド（ＮｉyＳｉ）からなるゲート電極３０ａを形成した場合（すなわちゲート電極３０ａがＧｅを含まない場合）が、ゲート電極３１ａの仕事関数とゲート電極３１ｂの仕事関数との差を最も大きくすることができ、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂをより的確に形成でき、また、低しきい値電圧化にも有利となるので、より好ましい。
【００６２】
従って、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａとｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂとは、ＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする導電体膜（金属膜、金属化合物膜）からなり、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを構成する導電体膜（金属膜、金属化合物膜）よりも、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを構成する導電体膜（金属膜、金属化合物膜）の方がＧｅ濃度が高い。そして、本実施の形態のように、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａがＧｅを含有しないニッケルシリサイドからなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂがＧｅを含有するＮｉyＳｉ1-xＧｅxからなれば、より好ましい。
【００６３】
また、ｐチャネル型ＭＩＳＦＥＴのゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂがｐ型不純物、特にＢ（ホウ素、ボロン）を導入したシリコンゲルマニウム膜（例えばＢドープトポリシリコンゲルマニウム膜）の場合、このシリコンゲルマニウム膜６ｂやｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入した不純物を活性化するためのアニール（活性化アニール）工程において、ｐチャネル型ＭＩＳＦＥＴのゲート電極１１ｂを構成するシリコンゲルマニウム膜中のｐ型不純物（ホウ素）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散する可能性がある。これは、半導体装置の性能や信頼性を低下させる可能性がある。
【００６４】
それに対して、本実施の形態では、ゲート電極１１ａを構成するシリコンゲルマニウム膜６ｂを、不純物を導入していないノンドープのシリコンゲルマニウム膜により形成しているので、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入した不純物を活性化するためのアニール工程などにおいて、ｐ型不純物（ホウ素）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散するのを防止することができる。従って、半導体装置の性能や信頼性を向上させることができる。
【００６５】
また、本実施の形態とは異なり、ゲート絶縁膜５上にスパッタリング法などを用いて金属膜を直接形成する場合、ゲート絶縁膜５にダメージが与えられる可能性があるが、本実施の形態では、ゲート絶縁膜５上にＣＶＤ法などを用いてシリコン膜６ａやシリコンゲルマニウム膜６ｂを形成し、このシリコン膜６およびシリコンゲルマニウム膜６ｂ（ゲート電極１１ａ，１１ｂ）をその上に形成した金属膜２５ｂと反応させて金属ゲート電極としてのゲート電極３１ａ，３１ｂを形成しているので、ゲート絶縁膜５にダメージが与えられるのを防止することができる。
【００６６】
また、本実施の形態では、金属膜２５にＮｉを主成分とする金属膜（Ｎｉ膜）を用いているので、比較的低い熱処理温度でのフルシリサイド化反応が可能になる。すなわち、シリコン膜６ａおよびシリコンゲルマニウム膜６ｂ（ゲート電極１１ａ，１１ｂ）と金属膜２５とを反応させて導電体膜２６ａ，２６ｂ（ゲート電極３１ａ，３１ｂ）を形成するための熱処理工程の熱処理温度を比較的低くすることができ、また、ゲート電極１１ａ，１１ｂを構成するシリコン膜６ａおよびシリコンゲルマニウム膜６ｂの全部を金属膜２５と反応させて導電体膜２６ａ，２６ｂ（ゲート電極３１ａ，３１ｂ）を形成でき、ゲート絶縁膜５上に未反応のシリコン膜６ａやシリコンゲルマニウム膜６ｂが残存するのを防止できる。また、熱処理工程におけるゲート絶縁膜５と半導体基板１との反応やゲート絶縁膜５とシリコン膜６ａまたはシリコンゲルマニウム膜６ｂとの反応を抑制または防止できる。従って、半導体装置の性能や信頼性をより向上することができる。
【００６７】
また、本実施の形態とは異なり、金属ゲート電極形成後にソース・ドレイン領域を形成した場合、ソース・ドレイン領域にイオン注入法で導入した不純物を活性化させるための高温のアニール（活性化アニール）工程によって、ゲート電極を構成している金属とゲート絶縁膜が反応したり、ゲート電極がゲート絶縁膜から剥離したり、あるいはゲート絶縁膜さらにはシリコン基板へゲート電極の金属原子が拡散するなどして、ＭＩＳＦＥＴの電気的特性が劣化してしまう可能性がある。本実施の形態では、ＭＩＳＦＥＴのソース・ドレイン領域（ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６）に導入（イオン注入）した不純物を活性化させるためのアニール処理を行った後に、シリコン膜６およびシリコンゲルマニウム膜６ｂ（ゲート電極１１ａ，１１ｂ）をその上に形成した金属膜２５と反応させてゲート電極３１ａ，３１ｂを形成しているので、不純物の活性化アニール工程でゲート電極とゲート絶縁膜が反応したり、ゲート電極がゲート絶縁膜から剥離したり、あるいはゲート電極の金属原子がゲート絶縁膜やシリコン基板へ拡散したりするのを防止でき、ＭＩＳＦＥＴの電気的特性が劣化するのを防止することができる。
【００６８】
また、本実施の形態では、シリコン膜６ａおよびシリコンゲルマニウム膜６ｂからなるゲート電極１１ａ，１１ｂを形成した後、これを金属膜２５と反応させてゲート電極３１ａ，３１ｂを形成しているので、従来のポリシリコンゲート電極構造の半導体装置の製造ラインや製造装置を踏襲でき、容易かつ安価に金属ゲート電極構造の半導体装置を製造することができる。
【００６９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００７０】
本発明は、金属ゲート電極を有するＭＩＳＦＥＴを備えた半導体装置およびその製造技術に適用して有効である。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】ＮｉyＳｉ1-xＧｅxの仕事関数を示すグラフである。
【符号の説明】
【００７２】
１ 半導体基板
２ 素子分離領域
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
６ａ シリコン膜
６ｂ シリコンゲルマニウム膜
７ａ 絶縁膜
７ｂ 絶縁膜
１１ａ ゲート電極
１１ｂ ゲート電極
１２ ｎ-型半導体領域
１３ ｐ-型半導体領域
１４ サイドウォール
１５ ｎ+型半導体領域
１６ ｐ+型半導体領域
２１ 金属シリサイド膜
２２ 絶縁膜
２５ 金属膜
２６ａ 導電体膜
２６ｂ 導電体膜
３０ａ ｎチャネル型ＭＩＳＦＥＴ
３０ｂ ｐチャネル型ＭＩＳＦＥＴ
３１ａ ゲート電極
３１ｂ ゲート電極
４１ 絶縁膜
４２ コンタクトホール
４３ プラグ
４３ａ バリア膜
４４ 配線
４４ａ チタン膜
４４ｂ 窒化チタン膜
４４ｃ アルミニウム膜
４４ｄ チタン膜
４４ｅ 窒化チタン膜
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、金属ゲート電極を有するＭＩＳＦＥＴを備えた半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
【０００３】
また、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ 型不純物を導入することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００４】
しかしながら、近年、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００５】
米国特許第６５９９８３１ Ｂ１号明細書には、ドーパントをドープしたポリシリコン膜を、その上のニッケル層と反応させて、ニッケルシリサイドからなるゲート電極を形成する技術が記載されている（特許文献１参照）。
【特許文献１】米国特許第６５９９８３１ Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のような問題があることを見出した。
【０００７】
ＭＩＳＦＥＴのゲート電極としてポリシリコン膜を用いた場合、ポリシリコンからなるゲート電極中の空乏化の影響が生じ得るが、ゲート電極をニッケルシリサイドのような金属材料により形成することで、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができる。このため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０００８】
しかしながら、ゲート電極材料としてニッケルシリサイドのような金属膜を使用する場合においても、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方で低しきい値電圧化を図って半導体装置の性能を向上することが望まれ、そのためには、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数を制御することが必要になる。
【０００９】
ドーパントをドープしたポリシリコン膜を、その上のニッケル層と反応させて、ニッケルシリサイドからなるゲート電極を形成する技術では、ドーパントによってゲート電極の仕事関数を制御できるが、ｎチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数に比べて、ｐチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数の変動幅が小さい。また、不純物の活性化アニールなどの熱処理工程において、ｐチャネル型ＭＩＳＦＥＴのゲート電極形成用のポリシリコン膜にドープしたホウ素（Ｂ）が、ゲート絶縁膜を突き抜けてゲート絶縁膜下のチャネル領域に拡散し、形成されたＣＭＩＳＦＥＴの特性や信頼性に影響を与える可能性がある。
【００１０】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１１】
本発明の他の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、ｎチャネル型の第１ＭＩＳＦＥＴと、ｐチャネル型の第２ＭＩＳＦＥＴとを備え、第１ＭＩＳＦＥＴの第１ゲート電極はＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする第１の導電体膜（金属膜、金属化合物膜）からなり、第２ＭＩＳＦＥＴの第２ゲート電極は、ＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする第２の導電体膜（金属膜、金属化合物膜）からなり、記第１ＭＩＳＦＥＴの第１ゲート電極を構成する第１の導電体膜よりも、第２ＭＩＳＦＥＴの第２ゲート電極を構成する第２の導電体膜が、Ｇｅ濃度が高いものである。
【００１５】
また、本発明は、ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、（ｃ）第１絶縁膜上にパターニングされたシリコン膜からなる第１ＭＩＳＦＥＴの第１ダミー電極を形成し、第１絶縁膜上にパターニングされたシリコンゲルマニウム膜からなる第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、（ｄ）第１ダミー電極および第２ダミー電極上に、ニッケルを主成分とする金属膜を形成する工程と、（ｅ）第１ダミー電極を構成するシリコン膜と金属膜とを反応させて、ニッケルシリサイドからなる第１ＭＩＳＦＥＴの第１ゲート電極を形成し、第２ダミー電極を構成するシリコンゲルマニウム膜と金属膜とを反応させてＮｉyＳｉ1-xＧｅxからなる第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程とを有するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体装置の性能を向上させることができる。
【００１８】
また、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図１１は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部断面図である。
【００２２】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
【００２３】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域にｎ型ウエル４を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。
【００２４】
次に、図２に示されるように、ｐ型ウエル３およびｎ型ウエル４の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜５が酸化シリコン膜の場合、膜厚は例えば２〜４ｎｍ程度にすることができる。また、ゲート絶縁膜５として、酸窒化シリコン膜を用いることもできる。また、ゲート絶縁膜５として、例えば、酸化ハフニウム（ＨｆＯ2）、ハフニウムアルミネ−ト（ＨｆＡｌＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニア（酸化ジルコニウム）、ジルコニウムアルミネ−ト（ＺｒＡｌＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、酸化ランタン（Ｌａ2Ｏ3）、ランタンシリケート（ＬａＳｉＯx）などのいわゆるＨｉｇｈ−ｋ膜（高誘電率膜）などを用いることもできる。この時に、最表面層は、シリコン膜と反応しずらいＳｉＯＮ系を含むＨｉｇｈ−ｋ膜をスタックした構造でも良い。
【００２５】
次に、ゲート絶縁膜５上にシリコン膜６ａを形成する。シリコン膜６ａは、例えば多結晶シリコン膜であり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜６ａの成膜法としてＣＶＤ法を用いれば、ゲート絶縁膜５などにダメージを与えることなくシリコン膜６ａを形成することができる。シリコン膜６ａの膜厚は、例えば５０ｎｍ程度にすることができる。また、シリコン膜６ａとして、アモルファスシリコン（非晶質シリコン）膜を用いることも可能である。シリコン膜６ａの成膜後、イオン注入を行い、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなシリコン膜に対してｎ型の不純物として機能する不純物（ドーパント）をシリコン膜６ａに導入（ドープ）する。従って、シリコン膜６ａは、不純物を導入したシリコン膜（ドープトポリシリコン膜またはドープトアモルファスシリコン膜）となる。
【００２６】
次に、シリコン膜６ａ上に酸化シリコンなどからなる絶縁膜（ハードマスク層）７ａを形成する。絶縁膜７ａの膜厚は、例えば５０〜１００ｎｍ程度にすることができる。
【００２７】
次に、図３に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、シリコン膜６ａおよび絶縁膜７ａからなる積層膜をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いてパターニングすることができる。パターニングされたシリコン膜６ａにより、擬似的なゲート電極（ダミー電極、ダミーゲート電極）１１ａがｐ型ウエル３上にゲート絶縁膜５を介して形成される。すなわち、ｐ型ウエル３のゲート絶縁膜５上のシリコン膜６ａにより、ｎチャネル型ＭＩＳＦＥＴ用の擬似的なゲート電極１１ａが形成される。このゲート電極１１ａは、後述する金属膜２５との反応工程を経て、ｎチャネル型ＭＩＳＦＥＴの金属ゲート電極（ゲート電極３１ａ）となる。
【００２８】
次に、図４に示されるように、ｎ型ウエル４の表面のゲート絶縁膜５上を含む半導体基板１上にシリコンゲルマニウム（ＳｉＧｅ：Silicon-Germanium）膜６ｂを形成する。上記シリコン膜６ａおよび絶縁膜７ａのパターニング工程（ドライエッチング工程）でｎ型ウエル４の表面のゲート絶縁膜５がダメージを受けた場合は、ｎ型ウエル４の表面にゲート絶縁膜５を再形成してから、シリコンゲルマニウム膜６ｂを形成することもできる。
【００２９】
シリコンゲルマニウム膜６ｂは、例えばＣＶＤ法などを用いて形成することができる。例えば、成膜ガスとして、モノシラン（ＳｉＨ4）ガスと、Ｈ2で希釈されたモノゲルマン（ＧｅＨ4）ガスとを用いたＣＶＤ法により、シリコンゲルマニウム膜６ｂを成膜することができる。シリコンゲルマニウム膜６ｂの成膜法としてＣＶＤ法を用いれば、ゲート絶縁膜５などにダメージを与えることなくシリコンゲルマニウム膜６ｂを形成することができる。シリコンゲルマニウム膜６ｂの膜厚は、例えば５０ｎｍ程度にすることができる。また、シリコンゲルマニウム膜６ｂとして、多結晶膜またはアモルファス（非晶質）膜を用いることができる。シリコンゲルマニウム膜６ｂにおけるシリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の比率は、ＣＶＤ成膜工程におけるシリコンソースガス（例えばモノシラン（ＳｉＨ4）のようなシラン系ガス）とゲルマニウムソースガス（例えばモノゲルマン（ＧｅＨ4）ガスのようなゲルマン系ガス）とのガス比を調節することなどにより、制御することができる。また、シリコンゲルマニウム膜６は、不純物（ドーパント）を導入しないノンドープのシリコンゲルマニウム膜（ノンドープポリシリコンゲルマニウム膜またはノンドープアモルファスシリコンゲルマニウム膜）であることが、より好ましい。
【００３０】
次に、シリコン膜６ｂ上に酸化シリコンなどからなる絶縁膜（ハードマスク層）７ｂを形成する。絶縁膜７ｂの膜厚は、例えば５０〜１００ｎｍ程度にすることができる。
【００３１】
次に、図５に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、シリコンゲルマニウム膜６ｂおよび絶縁膜７ｂからなる積層膜をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ）などを用いてパターニングすることができる。パターニングされたシリコンゲルマニウム膜６ｂにより、擬似的なゲート電極（ダミー電極、ダミーゲート電極）１１ｂがｎ型ウエル４上にゲート絶縁膜５を介して形成される。すなわち、ｎ型ウエル４のゲート絶縁膜５上のシリコンゲルマニウム膜６ｂにより、ｐチャネル型ＭＩＳＦＥＴ用の擬似的なゲート電極１１ｂが形成される。このゲート電極１１ｂは、後述する金属膜２５との反応工程を経て、ｐチャネル型ＭＩＳＦＥＴの金属ゲート電極（ゲート電極３１ｂ）となる。また、シリコンゲルマニウム膜６ｂのドライエッチング工程においては、絶縁膜７ａもエッチングマスクとして機能できるので、ゲート電極１１ａを構成するシリコン膜６がエッチングされるのを防止することができる。
【００３２】
次に、図６に示されるように、ｐ型ウエル３のゲート電極１１ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１ａに整合して（一対の）ｎ-型半導体領域１２を形成し、ｎ型ウエル４のゲート電極１１ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１ｂに整合して（一対の）ｐ-型半導体領域１３を形成する。
【００３３】
次に、ゲート電極１１ａ，１１ｂの側壁上に、例えば窒化シリコンなどの絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１４を形成する。サイドウォール１４は、例えば、半導体基板１上に窒化シリコン膜を堆積し、この窒化シリコン膜を異方性エッチングすることによって形成することができる。
【００３４】
サイドウォール１４の形成後、（一対の）ｎ+型半導体領域１５（ソース、ドレイン）が、例えば、ｐ型ウエル３のゲート電極１１ａおよびサイドウォール１４の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１ａのサイドウォール１４に整合して形成され、（一対の）ｐ+型半導体領域１６（ソース、ドレイン）が、例えば、ｎ型ウエル４のゲート電極１１ｂおよびサイドウォール１４の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１ｂのサイドウォール１４に整合して形成される。
【００３５】
イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９５０℃程度のアニール処理を行うことで、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入された不純物を活性化することができる。シリコン膜６ａやシリコンゲルマニウム膜６ｂが成膜時にアモルファス（非晶質）膜であった場合には、このアニール処理などにより、多結晶膜になり得る。
【００３６】
また、ゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂが不純物を導入したシリコンゲルマニウム膜の場合、特に、ホウ素（Ｂ、ボロン）を導入したシリコンゲルマニウム膜の場合、このアニール工程でホウ素（Ｂ）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散する可能性があるが、本実施の形態では、上記のように、ゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂとして、不純物を導入していないノンドープのシリコンゲルマニウム膜を用いることで、このアニール工程で、ホウ素（Ｂ）などの不純物がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散するのを防止することができる。
【００３７】
上記アニール処理により、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入された不純物が活性化される。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ+型半導体領域１５およびｎ-型半導体領域１２により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ+型半導体領域１６およびｐ-型半導体領域１３により形成される。ｎ+型半導体領域１５は、ｎ-型半導体領域１２よりも不純物濃度が高く、ｐ+型半導体領域１６は、ｐ-型半導体領域１３よりも不純物濃度が高い。
【００３８】
次に、図７に示されるように、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行ってｎ+型半導体領域１５およびｐ+型半導体領域１６の表面を露出させた後（この際、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂは残存させ、ゲート電極１１ａ，１１ｂの表面は露出させない）、ｎ+型半導体領域１５およびｐ+型半導体領域１６上を含む半導体基板１上に例えばコバルト（Ｃｏ）膜などの金属膜を堆積して熱処理することによって、ｎ+型半導体領域１５およびｐ+型半導体領域１６の表面に、それぞれ金属シリサイド膜（コバルトシリサイド膜）２１を形成する。これにより、ソース、ドレインの拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応の金属膜（コバルト膜）は除去する。この際、ゲート電極１１ａ，１１ｂ上には絶縁膜７ａ，７ｂが存在しているので、ゲート電極１１ａ，１１ｂの表面には金属シリサイド膜は形成されない。また、ｎ+型半導体領域１５およびｐ+型半導体領域１６の表面に金属シリサイド膜２１を形成することにより、拡散抵抗やコンタクト抵抗を低抵抗化することができるが、不要であれば金属シリサイド膜２１の形成を省略することもできる。
【００３９】
次に、半導体基板１上に絶縁膜２２を形成する。すなわち、ゲート電極１１ａ，１１ｂを覆うように、半導体基板１上に絶縁膜２２を形成する。絶縁膜２２は、例えば酸化シリコン膜（例えばＴＥＯＳ（Tetraethoxysilane）酸化膜）からなる。絶縁膜２２の成膜工程が比較的高温の場合は、上記金属シリサイド膜２１はコバルトシリサイド膜であることが好ましいが、絶縁膜２２の成膜工程があまり高くない場合は、上記金属シリサイド膜２１をニッケルシリサイド膜とすることもできる。
【００４０】
次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などによる絶縁膜２２の上面の平坦化処理を行い、絶縁膜７ａ，７ｂの表面を露出させる。これにより、図７の構造が得られる。
【００４１】
次に、図８に示されるように、エッチングを行ってゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂを除去し、ゲート電極１１ａ，１１ｂの表面（上面）を露出させる。例えばフッ酸などを用いたウェットエッチングにより、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂを除去することができる。また、絶縁膜７ａ，７ｂの膜厚よりも絶縁膜２２の膜厚の方が厚いので、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂをエッチングにより除去しても、絶縁膜２２は残存している。また、サイドウォール１４を絶縁膜７ａ，７ｂと異なる材料により形成することで、例えば、絶縁膜７ａ，７ｂを酸化シリコン膜により形成し、サイドウォール１４を窒化シリコン膜により形成することで、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂをエッチングにより除去した際に、サイドウォール１４を残存させることができる。
【００４２】
次に、図９に示されるように、半導体基板１上に金属膜（Ｎｉ膜）２５を形成する。すなわち、ゲート電極１１ａ，１１ｂの上面上を含む半導体基板１上に金属膜２５を形成する。金属膜２５は、ニッケル（Ｎｉ）を主成分とする金属膜、すなわちＮｉ（ニッケル）膜である。金属膜２５は、例えばスパッタリング法などを用いて形成することができる。上記のように、ゲート電極１１ａ，１１ｂ上の絶縁膜７ａ，７ｂを除去してゲート電極１１ａ，１１ｂの表面を露出させた後に金属膜２５を形成しているので、ゲート電極１１ａ，１１ｂの上面は金属膜２５に接触している。
【００４３】
次に、図１０に示されるように、熱処理を行うことにより、金属膜２５とゲート電極１１ａ，１１ｂとを反応させて、導電体膜（金属膜、金属化合物膜）２６ａ，２６ｂを形成する。すなわち、熱処理を行うことにより、ゲート電極１１ａを構成するシリコン膜６ａを金属膜２５と反応させて導電体膜２６ａを形成し、ゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂを金属膜２５と反応させて導電体膜２６ｂを形成する。例えば窒素ガス雰囲気中で４００℃程度の熱処理を行うことにより、金属膜２５とゲート電極１１ａ，１１ｂとを反応させて、導電体膜２６ａ，２６ｂを形成することができる。この際、ゲート電極１１ａ，１１ｂを構成するシリコン膜６ａおよびシリコンゲルマニウム膜６ｂの全部が金属膜２５と反応して導電体膜２６ａ，２６ｂになるようにする。上記のように金属膜２５はＮｉ膜（ニッケル膜）であるので、導電体膜２６ａは、ニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなり、導電体膜２６ｂは、ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる。その後、未反応の金属膜２５は除去する。例えば、ＳＰＭ処理（硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2／Ｈ2Ｏ）を用いた処理）などにより、未反応の金属膜２５を除去することができる。
【００４４】
上記のように、金属膜２５（すなわちＮｉ膜）とゲート電極１１ａを構成するシリコン膜６ａとが反応することにより、ニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなる導電体膜（ニッケルシリサイド膜）２６ａが形成される。シリコン膜６ａには、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなシリコン膜に対してｎ型の不純物として機能する不純物（ドーパント）を導入（ドープ）していたので、導電体膜２６ａ中にも、シリコン膜６ａに導入していた上記不純物が存在することになる。従って、導電体膜２６ａは、シリコン膜に対してｎ型の不純物として機能する不純物、すなわちリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のうちの少なくとも一種の不純物が導入（ドープ）されたニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなる。この導電体膜２６ａは、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａとなる。ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、（金属伝導を示す）ニッケルシリサイド膜である導電体膜２６ａからなるので、金属ゲート電極（メタルゲート電極）である。
【００４５】
また、上記のように、金属膜２５（すなわちＮｉ膜）とゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂとが反応することにより、ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる導電体膜（ニッケルシリコンゲルマニウム膜）２６ｂが形成される。シリコンゲルマニウム膜６ｂには、不純物（ドーパント）を導入（ドープ）していなかったので、導電体膜２６ｂ中には不純物が導入されていないことになる。特に、ホウ素（Ｂ）は導電体膜２６ｂ中に導入されていない（含まれていない）ことになる。従って、導電体膜２６ｂは、ホウ素（Ｂ）のような不純物が導入（ドープ）されていないニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる。この導電体膜２６ｂは、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂとなる。ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、（金属伝導を示す）ニッケルシリコンゲルマニウム膜である導電体膜２６ｂからなるので、金属ゲート電極（メタルゲート電極）である。
【００４６】
次に、図１１に示されるように、半導体基板１上に絶縁膜４１を形成する。すなわち、ゲート電極３１ａ，３１ｂを覆うように、半導体基板１上（絶縁膜２２上）に絶縁膜４１を形成する。絶縁膜４１は、例えば酸化シリコン膜（例えばＴＥＯＳ酸化膜）などからなる。それから、必要に応じてＣＭＰ法などを用いて絶縁膜４１の上面を平坦化する。
【００４７】
次に、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１および絶縁膜２２をドライエッチングすることにより、ｎ+型半導体領域１５（ソース、ドレイン）、ｐ+型半導体領域１６（ソース、ドレイン）およびゲート電極３１ａ，３１ｂの上部などにコンタクトホール（開口部）４２を形成する。コンタクトホール４２の底部では、半導体基板１の主面の一部、例えばｎ+型半導体領域１５（の表面上の金属シリサイド膜２１）の一部、ｐ+型半導体領域１６（の表面上の金属シリサイド膜２１）の一部またはゲート電極３１ａ，３１ｂの一部などが露出される。なお、図１０の断面図においては、ｎ+型半導体領域１５（の表面上の金属シリサイド膜２１）の一部とｐ+型半導体領域１６（の表面上の金属シリサイド膜２１）の一部とがコンタクトホール４２の底部で露出しているが、図示しない領域（断面）において、ゲート電極３１ａ，３１ｂ上にもコンタクトホール４２が形成され、ゲート電極３１ａ，３１ｂの一部がそのコンタクトホール４２の底部で露出する。
【００４８】
次に、コンタクトホール４２内に、タングステン（Ｗ）などからなるプラグ４３を形成する。プラグ４３は、例えば、コンタクトホール４２の内部を含む絶縁膜４１上にバリア膜（例えば窒化チタン膜）４３ａを形成した後、タングステン膜をＣＶＤ法などによってバリア膜４３ａ上にコンタクトホール４２を埋めるように形成し、絶縁膜４１上の不要なタングステン膜およびバリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
【００４９】
次に、プラグ４３が埋め込まれた絶縁膜４１上に、配線（第１配線層）４４を形成する。例えば、チタン膜４４ａ、窒化チタン膜４４ｂ、アルミニウム膜４４ｃ、チタン膜４４ｄおよび窒化チタン膜４４ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線４４を形成することができる。アルミニウム膜４４ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線４４はプラグ４３を介して、ｎチャネル型ＭＩＳＦＥＴ３０ａのソースまたはドレイン用のｎ+型半導体領域１５、ｐチャネル型ＭＩＳＦＥＴ３０ｂのソースまたはドレイン用のｐ+型半導体領域１６、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａまたはｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂなどと電気的に接続される。配線４４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【００５０】
上記のようにして製造された本実施の形態の半導体装置は、半導体基板１の主面に形成されたｎチャネル型ＭＩＳＦＥＴ３０ａおよびｐチャネル型ＭＩＳＦＥＴ３０ｂを備えたＣＭＩＳＦＥＴを有しており、それらＭＩＳＦＥＴ３０ａ，３０ｂのゲート電極３１ａ，３１ｂは、導電体膜２６ａ，２６ｂからなる金属ゲート電極である。
【００５１】
ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（すなわち導電体膜２６ａ）は、上記のように、Ｎｉ膜（金属膜２５）とシリコン膜６ａ（ゲート電極１１ａ）とを反応させることにより形成されており、ニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなる。また、シリコン膜６ａには、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなシリコン膜に対してｎ型の不純物として機能する不純物（ドーパント）を導入（ドープ）していたので、導電体膜２６ａ中にも、シリコン膜６ａに導入していたリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のような不純物が存在することになる。従って、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（すなわち導電体膜２６ａ）は、シリコン膜に対してｎ型の不純物として機能する不純物、すなわちリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のうちの少なくとも一種の不純物が導入（ドープ）されたニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなる。
【００５２】
一方、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち導電体膜２６ｂ）は、上記のように、Ｎｉ膜（金属膜２５）とシリコンゲルマニウム膜６ｂ（ゲート電極１１ｂ）とを反応させることにより形成されており、ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる。また、シリコンゲルマニウム膜６ｂには、ホウ素（Ｂ）のような不純物（ドーパント）を導入（ドープ）していなかったので、導電体膜２６ｂ中にはホウ素（Ｂ）のような不純物が導入されていない。従って、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち導電体膜２６ｂ）は、ホウ素（Ｂ）のような不純物が導入されていない（含まれていない）ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx：１≧ｘ＞０，ｙ＞０）からなる。
【００５３】
図１２は、ＮｉyＳｉ1-xＧｅxの仕事関数を示すグラフである。図１２のグラフの横軸は、ＮｉyＳｉ1-xＧｅx（ニッケルシリコンゲルマニウム）におけるｘ（Ｇｅの比率）に対応し、図１２のグラフの縦軸は、仕事関数に対応する。ＮｉyＳｉ1-xＧｅxにおけるｘ＝０がニッケルシリサイド（ＮｉyＳｉ）に対応し、ＮｉyＳｉ1-xＧｅxにおけるｘ＝１がニッケルゲルマニウム（ＮｉyＧｅ）に対応する。また、図１２のグラフには、不純物（Ｂ（ホウ素），Ｐ（リン），Ａｓ（ヒ素），Ｓｂ（アンチモン））を導入したニッケルシリサイド（ＮｉyＳｉ）の仕事関数についてもプロットしてある。
【００５４】
図１２のグラフからも分かるように、ニッケルシリサイド（ＮｉyＳｉ）の仕事関数は約４．６５ｅＶであり、ニッケルゲルマニウム（ＮｉyＧｅ）の仕事関数は約５．２ｅＶであり、ＮｉyＳｉ1-xＧｅxの仕事関数は、ｘの値に依存して、約４．６５〜５．２ｅＶの間の値となる。ニッケルシリコンゲルマニウムにおけるＧｅの比率（ＮｉyＳｉ1-xＧｅxにおけるｘ）を増加させることで、仕事関数を上昇させることができる。従って、ＮｉyＳｉ1-xＧｅx（ニッケルシリコンゲルマニウム）におけるｘ（Ｇｅの比率）を調節することによって、ニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）の仕事関数を所望の値に制御することができる。
【００５５】
本実施の形態では、ｐチャネル型ＭＩＳＦＥＴ３０ｂのニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）からなるゲート電極３１ｂのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘ）を調節することによって、ゲート電極３１ｂの仕事関数を所望の値に調整でき、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧を制御することができる。また、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧（の絶対値）を低下させること（低しきい値電圧化）が可能になる。
【００５６】
例えば、ＮｉyＳｉ1-xＧｅx（ニッケルシリコンゲルマニウム）におけるｘが０．２以上（ｘ≧０．２）になるようにすることで、すなわちＮｉyＳｉ1-xＧｅx（１≧ｘ≧０．２，ｙ＞０）によりｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを構成することで、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数を、ニッケルシリサイド（ＮｉyＳｉ）の仕事関数よりも約０．１ｅＶ以上高い値（例えば４．７５ｅＶ以上）にすることができ、ニッケルシリサイド（ＮｉyＳｉ）にＢ（ホウ素）をドープした場合以上にゲート電極３１ｂの仕事関数を上昇させることができる。このように、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂをニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）により形成することで、ノンドープのニッケルシリサイド（ＮｉyＳｉ）によりゲート電極３１ｂを形成した場合に比較して、ゲート電極３１ｂの仕事関数を高めることができ、特にゲート電極３１ｂを構成するＮｉyＳｉ1-xＧｅxにおけるｘを０．２以上にすることで、Ｂ（ホウ素）をドープしたニッケルシリサイド（ＮｉyＳｉ）によりゲート電極３１ｂを形成した場合以上にゲート電極３１ｂの仕事関数を高めることができ、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧（の絶対値）を低下させること（低しきい値電圧化）ができる。なお、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘに対応）は、シリコンゲルマニウム膜６ｂにおけるＧｅの比率（濃度）を調節することにより、調整（制御）することができる。
【００５７】
また、図１２のグラフにも示されるように、ニッケルシリサイド（ＮｉyＳｉ）にｎ型不純物を導入すれば、仕事関数を低下させることができる。例えば、ニッケルシリサイド（ＮｉyＳｉ）にＰ（リン）、Ａｓ（ヒ素）またはＳｂ（アンチモン）をドープすることで、ノンドープのニッケルシリサイド（ＮｉyＳｉ）に比べて仕事関数を０．１〜０．３ｅＶ程度低下させることができる。仕事関数を低下させる効果は、Ｓｂ（アンチモン）をドープした場合が最も大きく、ノンドープのニッケルシリサイド（ＮｉyＳｉ）に比べて仕事関数を約０．３ｅＶ低下させることができる。一方、ニッケルシリサイド（ＮｉyＳｉ）にｐ型不純物を導入すれば仕事関数を上昇させることができ、例えば、ニッケルシリサイド（ＮｉyＳｉ）にＢ（ホウ素、ボロン）をドープすることで、ノンドープのニッケルシリサイド（ＮｉyＳｉ）に比べて仕事関数を０．１ｅＶ程度上昇させることができる。
【００５８】
本実施の形態では、上記のように、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、ニッケルシリサイド（ＮｉyＳｉ：ｙ＞０）からなり、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のような不純物を導入している。このため、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数は、ノンドープのニッケルシリサイド（ＮｉyＳｉ）の仕事関数よりも０．１〜０．３ｅＶ程度低い値にすることができる。従って、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数よりも低くなる。本実施の形態では、リン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなｎ型不純物を導入することによってゲート電極３１ａの仕事関数を調整でき、ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧を制御することができる。また、ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧（の絶対値）を低下させること（低しきい値電圧化）が可能になる。
【００５９】
このように、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ３０ａについては、ゲート電極３１ａにリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のような不純物を導入することでゲート電極３１ａの仕事関数を調節して（ノンドープのニッケルシリサイドよりも低下させて）ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧を制御（低しきい値電圧化）し、ｐチャネル型ＭＩＳＦＥＴ３０ｂについては、ゲート電極３１ｂをニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）により形成してＧｅの比率を調節することでゲート電極３１ｂの仕事関数を調節して（ニッケルシリサイドよりも高くして）ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧を制御（低しきい値電圧化）している。これにより、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になり、ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。
【００６０】
また、ドーパント（Ｐ，Ａｓ，Ｓｂ，Ｂなど）だけでゲート電極の仕事関数を調節する場合、ｎチャネル型ＭＩＳＦＥＴのゲート電極（Ｐ，ＡｓまたはＳｂをドープしたゲート電極）の仕事関数に比べて、ｐチャネル型ＭＩＳＦＥＴのゲート電極（Ｂをドープしたゲート電極）の仕事関数の変動幅が小さい。すなわち、ｎチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数は、Ｓｂ（アンチモン）などをドープすることでノンドープのニッケルシリサイドに比べて０．３ｅＶ程度低くすることが可能であるが、ｐチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数は、Ｂ（ホウ素）などをドープしてもノンドープのニッケルシリサイドに比べて０．１（〜０．２）ｅＶ程度しか高くすることができない。それに対して本実施の形態では、Ｇｅ濃度の調節によりｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数を制御するので、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数の変動幅を相対的に大きくすることが可能である。例えば、ゲート電極３１ｂを構成するＮｉyＳｉ1-xＧｅxにおけるｘを０．２以上にすることで、Ｂ（ホウ素）をドープしたニッケルシリサイド（ＮｉyＳｉ）によりゲート電極を形成した場合以上にゲート電極３１ｂの仕事関数を高めることができ、更にゲート電極３１ｂのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘ）を高めれば、ノンドープのニッケルシリサイドに比べて約０．３ｅＶ以上仕事関数を高めることも可能である。このため、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂを形成でき、優れた特性のＣＭＩＳＦＥＴを得ることができる。
【００６１】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ３０ａについては、シリコン膜６ａ（ゲート電極１１ａ）を金属膜２５（Ｎｉ膜）と反応させることでニッケルシリサイド（ＮｉyＳｉ）からなるゲート電極３０ａを形成しているが、他の形態として、シリコン膜６ａの代わりにシリコンゲルマニウム膜６よりもＧｅ濃度が低いシリコンゲルマニウム膜（このシリコンゲルマニウム膜にはリン（Ｐ）、アンチモン（Ｓｂ）またはヒ素（Ａｓ）のようなｎ型不純物をドープしておく）を用い、この低Ｇｅ濃度のシリコンゲルマニウム膜を金属膜２５（Ｎｉ膜）と反応させてニッケルシリコンゲルマニウム（ＮｉyＳｉ1-xＧｅx）からなるｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを形成することもできる。この場合、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘに対応）は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂのＧｅ濃度（ＮｉyＳｉ1-xＧｅxにおけるｘに対応）よりも低くなる。ゲート電極３１ａとゲート電極３１ｂのＧｅ濃度の差により、ゲート電極３１ａの仕事関数とゲート電極３１ｂの仕事関数とに差を設ける（すなわちｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数をｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数よりも高くする）ことができ、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂを形成でき、優れた特性のＣＭＩＳＦＥＴを得ることができる。また、しきい値電圧も低くすることができる。但し、本実施の形態のように、シリコン膜６ａ（ゲート電極１１ａ）を金属膜２５（Ｎｉ膜）と反応させることでニッケルシリサイド（ＮｉyＳｉ）からなるゲート電極３０ａを形成した場合（すなわちゲート電極３０ａがＧｅを含まない場合）が、ゲート電極３１ａの仕事関数とゲート電極３１ｂの仕事関数との差を最も大きくすることができ、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂをより的確に形成でき、また、低しきい値電圧化にも有利となるので、より好ましい。
【００６２】
従って、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａとｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂとは、ＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする導電体膜（金属膜、金属化合物膜）からなり、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを構成する導電体膜（金属膜、金属化合物膜）よりも、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを構成する導電体膜（金属膜、金属化合物膜）の方がＧｅ濃度が高い。そして、本実施の形態のように、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａがＧｅを含有しないニッケルシリサイドからなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂがＧｅを含有するＮｉyＳｉ1-xＧｅxからなれば、より好ましい。
【００６３】
また、ｐチャネル型ＭＩＳＦＥＴのゲート電極１１ｂを構成するシリコンゲルマニウム膜６ｂがｐ型不純物、特にＢ（ホウ素、ボロン）を導入したシリコンゲルマニウム膜（例えばＢドープトポリシリコンゲルマニウム膜）の場合、このシリコンゲルマニウム膜６ｂやｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入した不純物を活性化するためのアニール（活性化アニール）工程において、ｐチャネル型ＭＩＳＦＥＴのゲート電極１１ｂを構成するシリコンゲルマニウム膜中のｐ型不純物（ホウ素）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散する可能性がある。これは、半導体装置の性能や信頼性を低下させる可能性がある。
【００６４】
それに対して、本実施の形態では、ゲート電極１１ａを構成するシリコンゲルマニウム膜６ｂを、不純物を導入していないノンドープのシリコンゲルマニウム膜により形成しているので、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入した不純物を活性化するためのアニール工程などにおいて、ｐ型不純物（ホウ素）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散するのを防止することができる。従って、半導体装置の性能や信頼性を向上させることができる。
【００６５】
また、本実施の形態とは異なり、ゲート絶縁膜５上にスパッタリング法などを用いて金属膜を直接形成する場合、ゲート絶縁膜５にダメージが与えられる可能性があるが、本実施の形態では、ゲート絶縁膜５上にＣＶＤ法などを用いてシリコン膜６ａやシリコンゲルマニウム膜６ｂを形成し、このシリコン膜６およびシリコンゲルマニウム膜６ｂ（ゲート電極１１ａ，１１ｂ）をその上に形成した金属膜２５ｂと反応させて金属ゲート電極としてのゲート電極３１ａ，３１ｂを形成しているので、ゲート絶縁膜５にダメージが与えられるのを防止することができる。
【００６６】
また、本実施の形態では、金属膜２５にＮｉを主成分とする金属膜（Ｎｉ膜）を用いているので、比較的低い熱処理温度でのフルシリサイド化反応が可能になる。すなわち、シリコン膜６ａおよびシリコンゲルマニウム膜６ｂ（ゲート電極１１ａ，１１ｂ）と金属膜２５とを反応させて導電体膜２６ａ，２６ｂ（ゲート電極３１ａ，３１ｂ）を形成するための熱処理工程の熱処理温度を比較的低くすることができ、また、ゲート電極１１ａ，１１ｂを構成するシリコン膜６ａおよびシリコンゲルマニウム膜６ｂの全部を金属膜２５と反応させて導電体膜２６ａ，２６ｂ（ゲート電極３１ａ，３１ｂ）を形成でき、ゲート絶縁膜５上に未反応のシリコン膜６ａやシリコンゲルマニウム膜６ｂが残存するのを防止できる。また、熱処理工程におけるゲート絶縁膜５と半導体基板１との反応やゲート絶縁膜５とシリコン膜６ａまたはシリコンゲルマニウム膜６ｂとの反応を抑制または防止できる。従って、半導体装置の性能や信頼性をより向上することができる。
【００６７】
また、本実施の形態とは異なり、金属ゲート電極形成後にソース・ドレイン領域を形成した場合、ソース・ドレイン領域にイオン注入法で導入した不純物を活性化させるための高温のアニール（活性化アニール）工程によって、ゲート電極を構成している金属とゲート絶縁膜が反応したり、ゲート電極がゲート絶縁膜から剥離したり、あるいはゲート絶縁膜さらにはシリコン基板へゲート電極の金属原子が拡散するなどして、ＭＩＳＦＥＴの電気的特性が劣化してしまう可能性がある。本実施の形態では、ＭＩＳＦＥＴのソース・ドレイン領域（ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６）に導入（イオン注入）した不純物を活性化させるためのアニール処理を行った後に、シリコン膜６およびシリコンゲルマニウム膜６ｂ（ゲート電極１１ａ，１１ｂ）をその上に形成した金属膜２５と反応させてゲート電極３１ａ，３１ｂを形成しているので、不純物の活性化アニール工程でゲート電極とゲート絶縁膜が反応したり、ゲート電極がゲート絶縁膜から剥離したり、あるいはゲート電極の金属原子がゲート絶縁膜やシリコン基板へ拡散したりするのを防止でき、ＭＩＳＦＥＴの電気的特性が劣化するのを防止することができる。
【００６８】
また、本実施の形態では、シリコン膜６ａおよびシリコンゲルマニウム膜６ｂからなるゲート電極１１ａ，１１ｂを形成した後、これを金属膜２５と反応させてゲート電極３１ａ，３１ｂを形成しているので、従来のポリシリコンゲート電極構造の半導体装置の製造ラインや製造装置を踏襲でき、容易かつ安価に金属ゲート電極構造の半導体装置を製造することができる。
【００６９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００７０】
本発明は、金属ゲート電極を有するＭＩＳＦＥＴを備えた半導体装置およびその製造技術に適用して有効である。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】ＮｉyＳｉ1-xＧｅxの仕事関数を示すグラフである。
【符号の説明】
【００７２】
１ 半導体基板
２ 素子分離領域
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
６ａ シリコン膜
６ｂ シリコンゲルマニウム膜
７ａ 絶縁膜
７ｂ 絶縁膜
１１ａ ゲート電極
１１ｂ ゲート電極
１２ ｎ-型半導体領域
１３ ｐ-型半導体領域
１４ サイドウォール
１５ ｎ+型半導体領域
１６ ｐ+型半導体領域
２１ 金属シリサイド膜
２２ 絶縁膜
２５ 金属膜
２６ａ 導電体膜
２６ｂ 導電体膜
３０ａ ｎチャネル型ＭＩＳＦＥＴ
３０ｂ ｐチャネル型ＭＩＳＦＥＴ
３１ａ ゲート電極
３１ｂ ゲート電極
４１ 絶縁膜
４２ コンタクトホール
４３ プラグ
４３ａ バリア膜
４４ 配線
４４ａ チタン膜
４４ｂ 窒化チタン膜
４４ｃ アルミニウム膜
４４ｄ チタン膜
４４ｅ 窒化チタン膜
【特許請求の範囲】
【請求項１】
ｎチャネル型の第１ＭＩＳＦＥＴと、
ｐチャネル型の第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴの第１ゲート電極は、ＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする第１の導電体膜からなり、
前記第２ＭＩＳＦＥＴの第２ゲート電極は、ＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする第２の導電体膜からなり、
前記第１ＭＩＳＦＥＴの前記第１ゲート電極を構成する前記第１の導電体膜よりも、前記第２ＭＩＳＦＥＴの前記第２ゲート電極を構成する前記第２の導電体膜が、Ｇｅ濃度が高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の導電体膜は、Ｇｅを含有しないニッケルシリサイドからなり、
前記第２の導電体膜は、Ｇｅを含有するＮｉyＳｉ1-xＧｅxからなることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２の導電体膜は、ＮｉyＳｉ1-xＧｅxからなり、前記ｘは０．２以上であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１の導電体膜は、シリコンに対してｎ型不純物として機能する第１の不純物が導入されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１の導電体膜は、Ｐ，Ａｓ，Ｓｂの少なくとも一種がドープされていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２の導電体膜は、不純物がドープされていないことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２の導電体膜は、ホウ素を含んでいないことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２ＭＩＳＦＥＴの前記第２ゲート電極の仕事関数は、前記第１ＭＩＳＦＥＴの前記第１ゲート電極の仕事関数よりも高いことを特徴とする半導体装置。
【請求項９】
ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上にパターニングされたシリコン膜からなる前記第１ＭＩＳＦＥＴの第１ダミー電極を形成し、前記第１絶縁膜上にパターニングされたシリコンゲルマニウム膜からなる前記第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、
（ｄ）前記第１ダミー電極および前記第２ダミー電極上に、ニッケルを主成分とする金属膜を形成する工程と、
（ｅ）前記第１ダミー電極を構成する前記シリコン膜と前記金属膜とを反応させて、ニッケルシリサイドからなる前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２ダミー電極を構成する前記シリコンゲルマニウム膜と前記金属膜とを反応させてＮｉyＳｉ1-xＧｅxからなる前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記シリコン膜は、Ｐ，Ａｓ，Ｓｂの少なくとも一種がドープされたシリコン膜からなり、
前記シリコンゲルマニウム膜は不純物を導入していないシリコンゲルマニウム膜からなることを特徴とする半導体装置の製造方法。
【請求項１】
ｎチャネル型の第１ＭＩＳＦＥＴと、
ｐチャネル型の第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴの第１ゲート電極は、ＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする第１の導電体膜からなり、
前記第２ＭＩＳＦＥＴの第２ゲート電極は、ＳｉとＧｅの少なくとも一種とＮｉとを構成元素とする第２の導電体膜からなり、
前記第１ＭＩＳＦＥＴの前記第１ゲート電極を構成する前記第１の導電体膜よりも、前記第２ＭＩＳＦＥＴの前記第２ゲート電極を構成する前記第２の導電体膜が、Ｇｅ濃度が高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の導電体膜は、Ｇｅを含有しないニッケルシリサイドからなり、
前記第２の導電体膜は、Ｇｅを含有するＮｉyＳｉ1-xＧｅxからなることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２の導電体膜は、ＮｉyＳｉ1-xＧｅxからなり、前記ｘは０．２以上であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１の導電体膜は、シリコンに対してｎ型不純物として機能する第１の不純物が導入されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１の導電体膜は、Ｐ，Ａｓ，Ｓｂの少なくとも一種がドープされていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２の導電体膜は、不純物がドープされていないことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２の導電体膜は、ホウ素を含んでいないことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２ＭＩＳＦＥＴの前記第２ゲート電極の仕事関数は、前記第１ＭＩＳＦＥＴの前記第１ゲート電極の仕事関数よりも高いことを特徴とする半導体装置。
【請求項９】
ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上にパターニングされたシリコン膜からなる前記第１ＭＩＳＦＥＴの第１ダミー電極を形成し、前記第１絶縁膜上にパターニングされたシリコンゲルマニウム膜からなる前記第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、
（ｄ）前記第１ダミー電極および前記第２ダミー電極上に、ニッケルを主成分とする金属膜を形成する工程と、
（ｅ）前記第１ダミー電極を構成する前記シリコン膜と前記金属膜とを反応させて、ニッケルシリサイドからなる前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２ダミー電極を構成する前記シリコンゲルマニウム膜と前記金属膜とを反応させてＮｉyＳｉ1-xＧｅxからなる前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記シリコン膜は、Ｐ，Ａｓ，Ｓｂの少なくとも一種がドープされたシリコン膜からなり、
前記シリコンゲルマニウム膜は不純物を導入していないシリコンゲルマニウム膜からなることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−５０５６（Ｐ２００６−５０５６Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００４−１７８１６４（Ｐ２００４−１７８１６４）
【出願日】平成１６年６月１６日（２００４．６．１６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１５年度新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤技術開発」委託研究、産業活力再生特別措置法第３０条の適用を受ける特許出願
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１６年６月１６日（２００４．６．１６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１５年度新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤技術開発」委託研究、産業活力再生特別措置法第３０条の適用を受ける特許出願
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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