【課題】シンクチップクランプ回路を用いることなく回路規模を小さくして、映像信号を検出する映像信号入力検出回路を提供すること。
【解決手段】選択信号Ｓ１がネゲートの場合、スイッチＳＷ６がＯＦＦとなってペデスタルクランプ回路をＯＦＦにし、スイッチＳＷ５がＯＮとなってペデスタルクランプ回路１１内のボルテージフォロア１４をバッファとして基準電圧ＶＲＥＦ２を抵抗Ｒ１に接続して、入力カップリング容量を有するコンデンサＣ１と抵抗Ｒ１とによって平均値クランプ回路を構成し、コンパレータ１５がＳ映像信号ＳＩＧ１を基準電圧ＶＲＥＦ２によって平均値クランプされた映像信号の電圧と閾値電圧ＶＲＥＦ４とを比較してＳ映像信号ＳＩＧ１が入力されたか否かを検出する。 （もっと読む）

【課題】 液晶駆動回路と液晶パネルとの接続信頼性を電気的に試験可能とすることで、液晶モジュール試験の高速化を実現し、さらには低コスト化を図ることができ、また、液晶モジュール組み立て後、あるいは同一基板上に形成した液晶モジュールにおいて、電気特性試験を可能とすることで信頼性の高い半導体装置の試験技術を提供する。
【解決手段】 ゲートドライバ１、ソースドライバ２などから構成される液晶モジュールであって、ソースドライバ２は、階調電圧選択回路１５と、試験回路３１などを有し、試験回路３１で生成された試験電圧を階調電圧選択回路１５に印加して液晶パネル５に出力し、液晶パネル５から印加された試験電圧を階調電圧試験回路１５を介して試験回路３１に入力し、試験回路３１において比較・判定を行い、液晶駆動回路と液晶パネル５との接続状態を試験する。 （もっと読む）

【課題】 マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】 メモリセル領域Ｍに複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。周辺回路領域Ｐでは平坦な半導体基板１の表面が露出する。次に、所定の条件のもとで、露出している半導体基板１の表面に酸化処理が施される。平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 （もっと読む）

【課題】 ディフェクト通過中の光スポットの移動を防止し、ディフェクト通過後の追従特性を改善する光ディスク装置を提供する。
【解決手段】 アクチュエータ駆動信号からヘッド位置信号に至るまでの伝達特性の状態を推定する。ディフェクト検出開始時点から所定時間まで遡った期間におけるアクチュエータ駆動信号と伝達特性の推定状態を記憶手段に記憶する。記憶した伝達特性の推定状態信号とアクチュエータ駆動信号とから、ディフェクト検出開始時点の伝達特性の状態を推定する。このディフェクト検出開始時点の伝達特性の推定状態に基づいて、この推定状態を０に到達させるフィードフォワード信号を生成する。そして、ディフェクトが検出されていない場合は制御フィルタ出力によりアクチュエータを駆動し、ディフェクトが検出されている場合はフィードフォワード信号によりアクチュエータを駆動する。 （もっと読む）

【課題】 複数のスタックゲート型メモリセルを含むフラッシュメモリにおいて、消去前書込動作を不要とすることにより一括消去動作に要する時間を短縮し、データの書換動作に要する時間も短縮することである。
【解決手段】 消去時に、複数のメモリセルのソース１００３からフローティングゲート１００５に同時に電子を注入する。それにより、複数のメモリセルのしきい値電圧が上昇する。プログラム時に、選択されたメモリセルのフローティングゲート１００５からドレイン１００２に電子を放出する。それにより、選択されたメモリセルのしきい値電圧が下降する。 （もっと読む）

【課題】 ＡＴＲ−ＦＴＩＲ測定でシリコン基板表面の微妙な変化を検出可能とする基板表面の評価方法を提供する。
【解決手段】 基板表面から得られた吸収スペクトルのうち、特定の吸収波数によって規定される吸収ピークを基準ピークと定め、さらに他の特定の吸収波数によって規定される吸収ピークを対照ピークと定め、この基準ピークと対照ピークとのピーク強度比を取ることによって基板表面の化学結合状態の微妙な変化の検出や、定量評価を可能にする。 （もっと読む）

【課題】 銅を主構成材料とする配線構造において、ストレスマイグレーションによるボイドの発生を抑制し、信頼性の高い半導体装置を提供する
【解決手段】 半導体基板上の絶縁膜上に形成される多層配線構造において、主構成材料が銅からなる第１の配線の上面に接するように、下から順にバリア性が高く、かつ圧縮応力を有する第１の絶縁膜、引張応力を有する第２の絶縁膜、前記第１の絶縁膜と前記第2の絶縁膜よりも誘電率の低い第３の絶縁膜が少なくとも積層されており、前記第１の絶縁膜、前記第２の絶縁膜、および前記第３の絶縁膜を貫通し前記第１の配線に接するようにビアホールが設けられている配線構造とする。 （もっと読む）

【課題】メモリ（例えば、ＳＤＲＡＭ）に対する実行的なデータ転送効率を向上させることができる、メモリ制御装置を提供することを目的とする。
【解決手段】本発明に係るメモリ制御装置１００は、ＢＡＮＫ／ＲＯＷアドレス比較部７と、リフレッシュ要求生成部８とを備えている。ＢＡＮＫ／ＲＯＷアドレス比較部７は、ＳＤＲＡＭ３００に対するアクティブＲＯＷ情報ＡＲ内の第一のアドレスと、メモリアクセス要求内の第二のアドレスとを比較する回路である。また、リフレッシュ要求生成部８は、ＢＡＮＫ／ＲＯＷアドレス比較部７の比較結果に応じて、ＳＤＲＡＭ３００に対するリフレッシュ要求を生成する回路である。 （もっと読む）

【課題】 多数の集積回路あるいは大寸法の集積回路を同時にプローブ検査することにより信頼性、生産性をためた半導体装置およびその製造方法を提供する。
【解決手段】 プローブ検査工程および／またはバーンイン検査工程において、押圧部材を用いて薄膜に設けられた複数のプローブをウェーハに押圧する時には押圧部材のウェーハ側とは反対側の面の複数の箇所に押圧荷重を負荷させる。 （もっと読む）

本発明に係る半導体集積回路のテスト方法は、半導体集積回路のテスト工程を規定する所要のテストライブラリを選択する処理（Ｓ１）と、選択されたテストライブラリが規定するテスト工程に対してテスト対象の半導体集積回路の動作形態に応ずるテストの個別条件を指定する処理（Ｓ３、Ｓ５）と、前記個別条件が指定されたテスト工程をテスタで実現するためのテストプログラムを生成する処理（Ｓ６）と、生成されたテストプログラムを用いて半導体集積回路のテストを行なう処理（Ｓ７）と、を含む。テストライブラリは、半導体集積回路のテスト動作毎のテスト工程を指示するテンプレートとして機能する。これに個別条件が組み込まれることによって具体的なテスト実行手順が規定される。
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