リーク電流を最少化する、シリコン−ゲルマニウム合金から形成されるダイオードをアニーリングする方法が開示される。この方法は、シリコンおよびゲルマニウムの合金の半導体の支柱を形成するステップと、支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、その後に合金の第１の温度より高い第２の温度で１２０秒間までにわたって支柱を加熱するステップとを含む。本発明は、複数のＰＩＮダイオードのモノリシックな３次元メモリアレイをさらに含み、ＰＩＮダイオードは、２段階加熱プロセスにさらされたシリコン−ゲルマニウム合金から形成される。
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ダマシン製造技術を利用する３次元不揮発性メモリアレイを形成する方法が開示される。底部の一連の導体が形成され、高濃度にドープされた半導体材料の一連の第１のピラー状要素がその上に形成される。第１のピラー状要素と自己位置整合されるピラー状開口部を有する絶縁材料からモールドが形成され、そのモールド上に、第２の半導体が付着されて第１のピラー状要素と位置整合される第２のピラー状要素を形成する。形成されたピラー状要素は、ピラー状要素と位置整合されるトレンチ開口部を有する絶縁材料の別のモールドを形成し、次に、そのトレンチを導電性材料で充填してピラー状要素に結合される導体を形成することによってさらに処理されてもよい。
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第１の電圧領域に対応する入力信号をレベルシフトして、より高い第２の電圧領域に対応する一対の相補出力信号を発生するレベルシフタ回路を開示する。出力ノード上のローディングに関係なく、出力ローディングに応じて正確なトランジスタサイジングを必要とすることなく、高電圧出力ノード用の放電回路におけるスナップバック感知素子が保護される。スナップバック感知素子は、スナップバック感知素子と直列の電圧シフタ回路によって保護されて、その最高出力電圧での高容量出力ノードにおいてさえ、スナップバック感知素子への電圧を制限する。電圧シフタ回路は、次いでバイパスされて、低電源レールに十分に達する出力ローレベルをもたらす。
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例示的な増幅回路が、第１の構成を有する空間分布最終増幅段の第１のグループと、第１の構成とは異なる第２の構成を有する空間分布最終増幅段の第２のグループとを備える。両グループは、それぞれの最終増幅段のための同じ制御ノードを共有するとともに、同じ増幅器出力ノードも共有する。各グループは、他方のグループがディスエーブルされるときに一般にイネーブルされる。メモリアレイを組み込むある実施形態では、１つのクリティカルアナログノードのみがメモリアレイ全体にわたってルートされなければならない。
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カーボンナノチューブ構造と直列のステアリング素子を含む再書込み可能な不揮発性メモリセルが開示される。ステアリング素子は好ましくはダイオードであるが、トランジスタであってもよい。カーボンナノチューブ構造は、適切な電気的パルスにさらされたときに抵抗率を可逆的に変化させる。カーボンナノチューブ構造のいろいろな抵抗率状態を感知することができて、メモリセルの別個のデータ状態に対応させることができる。そのようなメモリセルの第１のメモリレベルを基板より上にモノリシック的に形成することができ、第１のものの上に第２のメモリレベルをモノリシック的に形成することができ、そして以降同様にして、積み重ねられたメモリレベルの非常に密度の高いモノリシックな３次元メモリアレイを形成することができる。再書込み可能な不揮発性メモリセルを形成する方法および他の多数の態様も開示される。
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モノリシックな３次元ＮＡＮＤストリングは、第２のメモリセルの上に位置する第１のメモリセルを含む。第１のメモリセルの半導体活性領域は、上方から見て正方形または長方形の断面を有し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域である第１の支柱である。第２のメモリセルの半導体活性領域は、上方から見て正方形または長方形の断面を有し、第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電柄半導体領域である第２の支柱である。第１の支柱の１つの第２の導電形半導体領域は、第２の支柱の１つの第２の導電形半導体領域とコンタクトしている。
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主ソースガスとして一酸化炭素を用いて遷移金属酸化物薄膜をプラズマエッチングするための方法が提供される。これは加熱なしで外界温度でカルボニル化学が使用されることを可能にする。
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プログラミング電圧が低減された不揮発性の一度だけプログラム可能なメモリセルを形成する方法を記載する。隣接するｐ−ｉ−ｎダイオードは、約８より大きな誘電率を有する高誘電率材料からなる誘電性遮断アンチヒューズと組み合わせられる。好ましい実施形態では、高誘電率材料は、原子層成長法によって形成される。ダイオードは、シリサイドに接して結晶化された堆積された低欠陥半導体材料からなることが好ましい。そのようなセルのモノリシックな３次元メモリアレイは、ウェハ基板上に積層メモリレベルで形成されることができる。
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導電性ハードマスクを用いてパターン形成されたフィーチャを形成するための方法が提供され、導電性ハードマスクは、それらのフィーチャをその後の溝エッチングの間保護して、上方からそれらのフィーチャへの電気的接続をもたらすダマシン導体を形成する。ハードマスクの厚さは、デバイス性能に有害であり得る溝エッチングのときのオーバーエッチを回避するためのマージンを提供する。この方法は、モノリシックな三次元メモリアレイの形成において有利に用いられる。
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メモリセルが記載され、このメモリセルは、電気的に直列に配置された誘電破壊アンチヒューズおよび抵抗率切り換え材料の層を含み、抵抗率切り換え材料は、金属酸化物または窒化物化合物であり、この化合物はただ１種の金属を含む。誘電破壊アンチヒューズは、事前調整ステップにおいて破壊され、アンチヒューズを貫通して破壊領域を形成する。この破壊領域は、狭い導電性パスを提供し、抵抗率切り換え材料への電流を制限するために役立ち、抵抗率切り換え層がより高い抵抗率状態とより低い抵抗率状態との間で切り換えられる場合に制御を改善する。
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