入力信号に対応するベクトルを量子化するための方法およびシステムを記載する。ベクトルは、ｎ次元空間に対応する複数の要素を有する。一側面において、該方法およびシステムは、最終空間が形成されるまで、前再帰より１つ少ない次元を有する均等な空間に、空間を再帰的に分割するステップを含む。各最終空間は二次元である。また該方法およびシステムは、ベクトルに最も近い適合性を有する特定の最終空間の部分空間を判断するため、各最終空間において要素を非同期的に比較するステップを含む。別の側面において、該方法およびシステムは、複数のノードを含む階層を提供するステップと、ベクトルに最も近い適合を決定するために、階層を非同期的に走査するステップとを含む。ノードは要素間でのＡＮＤの比較に対応する。各比較によって、第１の要素が第２の要素よりも大きいかどうかを決定する。
（もっと読む）

歪み補償原子種を置換配列することにより、例えば、ＳｉＧｅ ＮＰＮ ＨＮＴの電子装置（１００）へ、その場で添加した歪み補償の準安定化合物基部（１０７）を電子装置（１００）に擬似格子整合を増大し統一するための方法。本発明は歪みＳｉＧｅ、ＭＯＳアプリケーションのＳｉ、垂直薄膜トランジスタ（ＶＴＦＴ）、および様々なその他の電子装置型などの、その他の電子装置の歪み層にも適用する。例えば、ＧａＡｓ、ＩｎＰ、およびＡｌＧａＡｓの、ＳｉＧｅ以外の化合物半導体から形成される装置も本願に記載する有益な工程に適している。
（もっと読む）

高電圧耐性ドライバ（２００；３００）は、過電圧に耐え、高い電圧レベルへの電気接続を持続し、出力電圧を固有の供給レベルで生成することができる、複数の出力駆動デバイスを含む。初期プルアップ駆動回路（２０４）は、複数の出力駆動デバイスに結合され、その複数の出力駆動デバイス（２３５ａ〜ｃ、２７５ａ〜ｃ）に対し、初期高駆動電圧を生成する。持続プルアップ回路（２６０、３６０）は、複数の出力駆動デバイスに結合され、持続された出力電圧を固有の供給レベルで生成する。
（もっと読む）

取消され、有効期限が過ぎ、または無効であるｅ−パスポートまたはＩＤカードのような非接触認識装置またはＲＦＩＤタグを非活性化するための方法および回路（３００）である。プログラム可能なメモリ回路（３０４；４１０）が、認識装置の電力回路網（３０５；４０１〜４０４）を活性化または非活性化し得るアンテナインターフェイス（３０１；４２１、４２２）のための短絡回路（３０２；４０８、４０９）に結合される制御回路（３０３）に結合される。
（もっと読む）

集積回路技術におけるレジストレーションマークは、ＯＮＯスタック（１２０、１２５、１３０）の頂部での第１のマスク層（２０５）の第１のエッチングによって形成される。第１の領域（２１０）がドープされた後、第２のエッチングは、ＯＮＯスタックの最上の酸化物層（１３０）にある第１のエッチング位置（３０５）で生じ、第１のアラインメントアーチファクト（５１０ｂ）を形成する。第１のマスク層を除去した後、第２のマスク層（４０５）が加えられる。第２のドーピング（５１５）は、第２のマスク層のエッチング位置（５１０ａ）で生じ、活性領域内の２つのドープ領域（２１０、５１５）の間にある隙間を保ち、フレーム領域内に２つのドーピング領域のオーバラップ部（５２０）を提供する。２ウェルのオーバラップ部で、さらなるエッチングは、ＯＮＯスタックの残りの層を除去し、半導体の最上層からシリコン（６０５）を除去して第２のレジストレーションマーク（７１０）を形成するが、この第２のレジストレーションマークは保護層（７２０）によって被覆されてもよい。
（もっと読む）

電子デバイスの製造方法および結果として生じる電子デバイスを提供する。方法は、シリコン・オン・インシュレータ基板（２０１、２０３、２０５）の最上の側にゲート酸化物（２１７）を形成するステップと、ゲート酸化物（２１７）の上に第１のポリシリコン層（２１９）を形成するステップと、第１のポリシリコン層（２１９）の上に第１の二酸化シリコン層（２２１）を形成するステップとを備える。そして第１の二酸化シリコン層（２２１）の上に第１の窒化シリコン層（２２３）を形成し、続いて第２の二酸化シリコン層を形成する。先の誘電体層のすべてを貫通してＳＯＩ基板（２０１、２０３、２０５）内へ浅いトレンチをエッチングする。エッチングされたトレンチを他の誘電体層（たとえば二酸化シリコン）（２３９）で充填し、平坦化する。先の誘電体層の各々を除去し、誘電体層の最上側壁区域を、後で適用されるポリシリコンゲート区域との接触のために露出させておく。側壁区域の形成によりフィールド酸化物の全厚みが保証され、それによって、電界が低減され、かつゲート領域とドリフト領域との間のキャパシタンスが低減されたデバイスが生成される。
（もっと読む）

この発明は、半導体メモリに関し、特に、メモリアレイ（３０１）においていかなる過消去メモリセルの効果をも低減させる不揮発性メモリまたはフラッシュメモリおよびその方法に関する。メモリセル（Ｍ１ ２３１，Ｍ２ ２３２）が読出されたとき、読出電圧（３０６）は少なくとも１つの目標メモリセルを制御ゲート（ＣＧ_N）に印加され、過消去メモリセルのしきい値電圧より低い負のバイアス電圧（３０８）もまた、目標メモリセルと同じ行における少なくとも１つの他のメモリセルの制御ゲート（ＣＧ_N-2，ＣＧ_N+2，…）に印加される。負のバイアス電圧をこれらの他のメモリセルに印加することにより、近くのセルを遮断し、読出、プログラムまたは消去動作の間、過消去メモリセルから来る電流を分離する。
（もっと読む）

本願発明は、大きな容量のメモリ装置（１００）における長いマスタービット線（１８０ａ−１８０ｃ）のためのソリューションを提供する。マスタービット線は、マスタービット線上に配置される少なくとも１つのスイッチングトランジスタ（１８１ａ−１８１ｉ）によって分割される。
（もっと読む）

ディクソン型チャージポンプと共に利用可能な電圧ブースタおよびレギュレータ（３０３）は、具体的には、高供給電圧および低供給電圧の両方で、効率性を維持するようにされる。高電圧供給（たとえば２．６ボルト以上）の場合では、チャージポンプ（３００）は、全体の電力消費を低減し、これにより、より効率的な設計となる。低電圧印加の場合（たとえば、２．６ボルト未満の供給電圧の場合）、チャージポンプは、ブースタ回路（３０３）を用いて、典型的なディクソンアレイが得ることが可能な供給電圧を超えるようクロック入力電位を増加させる。さらに、チャージポンプ（３００）は、典型的なディクソンアレイにおいて、固有のダイオード電圧降下を避ける。
（もっと読む）

サブルーチンリターン演算を行なうための方法および媒体である。テスト演算（８８、９０）は、リターン演算（９８）において他の演算（９２、９４）と並行して行なわれる。これらのテスト演算（８８、９０）およびリターン演算（９６、９８）は、単一の命令（８６）に応答して行なわれる。
（もっと読む）