本発明はマイクロプロセッサのパイプライン３００において電力を保存するシステムおよび方法である。このシステムは、レジスタファイル読み出し制御装置３０５を含んでおり、この読み出し制御装置３０５は、パイプライン３００の制御／解読装置２０５からの１以上の出力を監視し、かつパイプラインの１以上の他のステージからの書き込みアドレスを監視するように構成されている。またこのシステムは、各々が入力、出力、およびイネーブル端子を有する１以上の読み出し禁止装置３０１、３０３をも含んでおり、前記１以上の読み出し禁止装置３０１、３０３の各々の出力が、パイプライン３００中のレジスタファイル１０９の固有のレジスタポートに接続されている。１以上の読み出し禁止装置３０１、３０３の各々の入力は、前記制御／解読装置２０５に接続されており、１以上の読み出し禁止装置３０１、３０３の各々のイネーブル端子は、読み出し制御装置３０５の固有の出力に接続されている。
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ピン出力レベルを基準レベル（６０）に適合させる回路において、デジタル比較器（２０）はデバイスの出力ピンからの出力電圧（４０）を基準電圧レベル（６０）と比較する。比較器（２０）は比較器出力（５０、５２）の極性および前のクロック周期の比較器出力の登録された極性に依拠して信号を状態マシン（２２）へ送り、状態マシンは、クロック制御された信号をセンス回路（２１）および電圧レギュレータ（３０）へ送る。センス回路（２１）は、誤差信号の極性が逆になるまで、クロック制御された間隔で基準電圧（６０）に向けて出力レベルに漸進的に段を付けるようスイッチ抵抗のネットワーク（２８）内の抵抗を修正することができる。出力電圧（４０）が基準電圧（６０）閾値を横切ると、比較器（２０）は状態を反転させ、出力ピン電圧を基準電圧レベル（６０）へ調整し続ける。
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バイトアドレシング可能なメモリのインデックス付けされたアドレシングにとって有用なマイクロプロセッサ回路は、命令によって指定される、ワード長のインデックスレジスタ、ベースアドレスレジスタ、および目的レジスタ（Ｒｉ、Ｒｂ、Ｒｄ）を含む。その命令は、さらに、インデックスレジスタ（Ｒｉ）内においてパックされ、抽出されるべき１つのバイト（ｔ、ｕ、ｌ、ｂ）を特定する。マルチプレクサ（１５）は、インデックスレジスタのすべてのバイトにアクセスするワード幅の入力端を有し、バイト選択制御（＜PART＞）に応答して、指定されたバイトを自身の出力（１７）に渡す。この抽出されたバイトは、ゼロ拡張されたアドレスオフセットワード（１９）の特定のビット位置で、直接提供される。オフセットワードは、ベースアドレスへ加えられ（２５）、その合計（ＡＤＤＲ）は、目的レジスタ（Ｒｄ）へロードされる記憶内容（２７）をアドレシングするよう用いられる。
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暗号学的に安全で、コンピュータハードウェアによって実施されるバイナリの有限フィールドの多項式モジュラーリダクション方法は、多項式残余の計算に用いられる多項式の商ｑ′（ｘ）を概算（３２）し、ランダム化（３６）する。このおおよその多項式の商ｑ（ｘ）に注入されるランダム化エラーＥ（ｘ）は、数ビット、たとえば２分の１ワードより小さいビットに制限される。計算された（３８）多項式の残余ｒ′（ｘ）は、法Ｍ（ｘ）による最終的な厳密なバイナリフィールドリダクションによって求められ得る剰余ｒ（ｘ）のほんの小さなランダムな倍数と合同である。計算ユニット（１０）および演算シーケンサ（１６）に加えて、計算ハードウェアは、ランダムな多項式エラーを発生する乱数または疑似乱数発生器（２０）も含む。このように、このモジュラーリダクション方法は、タイミング攻撃およびべき乗解析攻撃のようなハードウェア暗号解析攻撃に抵抗する。
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ダイまたはチップの基板（１１）内のドレイン電極（１７）の上方に形成されたドープシリコンブロックまたは島は、チャネル（２１、２３、２５）の所望の長さに対応する高さを有する。ソース電極（２７）がシリコン島の上方に形成され、上方からのコンタクト（４１）が可能となる。上方からのコンタクト（４３）もＬ字型のコントロールゲート（３３、３５）および表面下のドレインとなされる。作られる縦型トランジスタに対し、ソース、ゲートおよびドレイン用の水平方向のコンタクトのアレイが形成される。ゲートとチャネルとの間の層（２９）内にナノ結晶（３１）を組込んだ場合、不揮発性フローティングゲートトランジスタが形成され得る。ナノ結晶層がなければ、ＭＯＳまたはＣＭＯＳトランジスタが形成される。
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相補の機密保護トレースを備える集積回路（ＩＣ）機密保護装置、およびそのような装置の製造方法が開示される。機密保護装置は、パターン発生器（３０）および複数の機密保護トレース（３４、３６）を備える。機密保護トレース対（３４、３６）の配置は、第２のトレース（３６）が第１のトレース（３４）に対して実質的に平行となるよう配置されるようなものである。パターン発生器（３０）は２つの信号を生成し、第２のトレース（３６）に印加される第２の信号は、第１の機密保護トレース（３４）に対して実質的に相補である。第２の（相補の）信号のタイミングおよび振幅は、正味の誘導電流が実質的に零となるよう生じる。１つ以上の信号が信号発生器から受信され、機密保護トレースを通過した後の同一の信号と比較される。この結果を分析し、ＩＣの機密保護が破られたか否かを決定する。
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結合されたネイティブ（ＲＩＳＣまたはＣＩＳＣ）マイクロプロセッサおよびスタック（Ｊａｖａ（登録商標））マシン（１０，１１，１３）は、Ｊａｖａ（登録商標）ＶＭ命令がハードウェアで実行され得るように構築される。ほとんどのＪａｖａ（登録商標）命令は直接実行され（５４）、その一方でより複雑なＪａｖａ（登録商標）命令、たとえばＪａｖａ（登録商標）オブジェクトを操作する命令はネイティブマイクロコード（５６）として実行される。ネイティブマイクロコード命令がＪａｖａ（登録商標）オペランドスタックにアクセスするために、Ｊａｖａ（登録商標）オペランドスタックポインタ（２２，１０２）が、現在のスタックトップ（ＴｏＳ）であるレジスタファイル（１５，９０）位置を指定する一方、状態レジスタ（１０１）の再マップビット（ＲＭ）は、ネイティブ命令において特定されるレジスタが、Ｊａｖａ（登録商標）オペランドスタックポインタ最大値からＪａｖａ（登録商標）オペランドスタックポインタの現在の値を引き算したものとして再マップされる（９０ａ）ことを表わす。
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ページ部分（２１０，２５０）に編成されたメモリにおけるマルチプレクサ回路は、複数のページ部分グローバルビット線（２１４，２５４）をセンスアンプ（２０１）の入力に接続するように構成された複数のビット選択マルチプレクサ（２１６，２５６）を有する。データバイトに編成された複数のカラムアドレス線は各ページ部分を含む。複数のカラムマルチプレクサ（２１２，２５２）は、データバイトを含むアドレス線の各々がページ部分グローバルビット線（２１４，２５４）の一方に接続されるように、データバイトをページ部分グローバルビット線（２１４，２５４）に接続する。
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不揮発性メモリトランジスタ（５１）は、チャネルを規定する離間したソース領域（３７）およびドレイン領域（３９）を有する半導体基板（１１）と、チャネル上のトンネル酸化物層（１３）と、トンネル酸化物上のカーボンナノチューブ導電層（３１）とを有する。パターニングの際、メサ（３５）がフローティングゲートとしてナノチューブの所望の位置を保持して形成される。メサはソースおよびドレイン電極の自己整合注入に利用される。ナノチューブは多孔質の、無作為に配置されたマット状の層として堆積されており、ナノチューブがトンネル酸化物上に直接存在するよう、支持層のエッチング除去を可能にする。ナノチューブは絶縁物（５５）によって保護され、導電性のコントロールゲート（５７）がナノチューブ・フローティングゲート層上に設けられる。
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多相が再整列された電圧制御発振器（ＭＲＶＣＯ）（図１および図７）は、ＶＣＯ出力クロックと基準クロック（ＣＫＲＥＦ）との間の瞬間位相誤差に比例する注入量（ＩＡＬＩＧＮ）での、ＶＣＯ段（１１、１２、１３）における電荷注入（１９）に基づいて、位相再整列（Δθ）を達成する。ＭＲＶＣＯは、多相が再整列された位相ロックループ（ＭＲＰＬＬ）の一実現化例（図１１および図１２）の一部（１１７）として備えられてもよい。ＶＣＯを制御するために、別個の位相検出器（１２１）およびある特定の再整列電荷ポンプ（１２３）がＰＬＬに設けられてもよい。ＶＣＯはより低い位相変調ノイズを有し、そのためＰＬＬは非常に大きい等価帯域幅を有する。
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