入力信号（１８）のパルス幅に基づいて信号（２０）のパルス幅を拡大するための回路（１０）および方法である。回路（１０）は、互いに位相がずれているＳＨＩＦＴ信号（５２）およびＯＵＴ信号（２０）双方について入力信号（１８）のパルス幅に等しい遅延を生成する。遅延は、キャパシタ（１６）がＳＨＩＦＴブロック（１２）およびＯＵＴブロック（１４）双方の２つの制御トランジスタに電圧を印加すると生成され、これらのトランジスタにおけるゲート制御を低減させて、ＳＨＩＦＴ信号（５２）のパルス幅が減少し、ＯＵＴ信号（２０）のパルス幅が増加するよう、これらの信号の立下がりエッジに遅延を生成する。キャパシタ（１６）は、ＳＨＩＦＴ信号（５２）により起動されるトランジスタ（２２）によって充電される。このパルス倍増システムは自己収束的であり、ＳＨＩＦＴ信号（５２）のパルス幅がゼロの場合、ＯＵＴ信号（２０）のパルス幅は２倍になり、キャパシタ（１６）の充電レベルは固定される。なぜなら、それはもはや、ＳＨＩＦＴ信号により制御されるトランジスタ（２２）によって充電されないためである。回路（１０）は、出力信号（２０）のパルス幅が入力信号（１８）のパルス幅よりも幅が広い乗算の公知の係数であるように修正されてもよい。
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カードリーダのフィールドのＲＦカードを識別する方法を実行するための方法およびプロセッサ読取可能な記憶媒体。カードリーダフィールドのカードにポーリングリクエスト（９０）が送られる。送られたコマンドからの明瞭な応答が応答カード（１００）が受取られる場合、応答は保存され（１０４）、応答カードはアクティブ状態に移され（１０６）、可能であればタイムスロット数がインクリメントされ（１０８）、もはや明瞭な応答が受取られなくなるまで上記のステップが繰返される。明瞭な応答が受取られない場合（１００）、衝突が発生したか否かの判定が行なわれる（１１０）。衝突が発生しない場合、タイムスロット数はインクリメントされ（１０８）、衝突が発生した場合は別のポーリングリクエストが送られる（８６）。すべてのタイムスロットがポーリングされた後にカードまたは衝突が検知されない場合、発見されたカードが返される（１２２）。
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完全に自立した構成可能な予備のゲートセル（１１）は、２つの種類の入力、すなわち関数入力バス（ＦＩＮ；１０，１２；６８；７６）および方程式入力バス（ＥＱ．ＩＮ；７０；７８）を有し、予備のゲートセルは、方程式入力バスへの或る信号をアサートすることによって、いかなる積演算子の和にも変形することができる。この予備のセルは、Ｄフリップフロップ（３８；８４）を含んでもよい。予備の状態で、関数入力バスは、バグ修正の必要性の高い予め規定された論理（６４）の領域に接続される。したがって、予備のセルは、チップ設計の配置配線の段階の間に、自動的にバグ修正の領域に近接して置かれることにより、ルーティングチャネルを探す必要性が減じられる。
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シリアル周辺装置インターフェイス（ＳＰＩ）互換のシリアルインターフェイスメモリデバイスを識別するための方法。マイクロプロセッサは、識別情報を要求する１つのコマンド（１６）を、ＳＰＩバス上にインストールされたＳＰＩデバイスに送信する。ＪＥＤＥＣの製造業者ＩＤ（３６）、デバイスＩＤ（３４）、および拡張された任意のデバイス情報（１８）を含むバイト列（１８）が、マイクロプロセッサに返送される。バイト列は、製造業者ＩＤが１バイトを超える場合に、１つ以上の継続コードを含み得る。バイト列（１８）はまた、マイクロプロセッサが何バイトの拡張されたデバイス情報を読出さなければならないかを示す１バイト（２６）も含む。コマンド（１６）を発行して応答（１８）を受信するという識別の過程は１つの動作で完了する。
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不揮発性メモリ（１２，１４，１６，１８，…）を記憶セルとして用いるデジタルカウンタ（たとえば図１）であって、記憶セルは２つのグループに細分され、２つのグループとは、カウントのより下位の部分に追随するロータリカウンタ（２０，２２）、および、カウントのより上位の部分に追随する２進カウンタ（１０）の実現のためのカウンタである。ロータリカウンタは、各セルの各状態変化が１カウントとして記録され、ロータリカウンタのすべてのセルが各サイクルにおいて２つの状態変化を経ることを確実にすることにより、メモリの耐久限度に達する前に得られ得るカウントを最大化するカウント方法を実現する。２進カウンタ（１０）は、ロータリカウンタが経たサイクルの回数を記録する。
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この発明は、正確なクロック要素（８０；１１４）をスマートカード（７４；１０８）に導入することにより、最速かつ高速の伝送に用いられるべき低速のＵＳＢリーダ／コネクタ（７２，８４；１１０）の使用を可能にする。加えて、この発明は、ＵＳＢ互換リーダ／コネクタにクロック要素（６２）を備える必要性をなくすことにより、リーダ／コネクタをはるかに単純な装置にして、より低価格で製造できるようにする。 （もっと読む）

オンチップ電圧ダウンコンバータ（７９）用のパワーオン管理システム（８０）であって、外部（Ｖｃｃ＿ＥＸＴ）および内部（Ｖｃｃ＿ＩＮＴ）両方の電圧源を監視して、オンチップ回路が正常に動作するための最低レベルに両方の電源がいつ達したかを独立に判断する。パワーオン管理システム（８０）の供給する出力信号としては、パワーオンの開始時に内部電源ノードの放電（ＤＩＳＣＨ＿Ｖｃｃ）を制御する信号と、電圧ダウンコンバータの活性モード（ＰＯＷ＿ＯＮ＝ハイ）を強制する信号と、パワーオンの完了（ＰＯＷ＿ＯＮ＝ロー）時に高速ローカル電圧基準を不活性化する信号とがある。
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所望のガス発生率を達成するのに十分な時間（１８）の期間、標準Ｏリング（１６）を不活性雰囲気において真空下に置くことにより、超低水分Ｏリングが準備される。熱は加えられない。Ｏリングが真空下にある間に、水分は拡散輸送を介してＯリング（２０）から除去される。
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半導体基板（５７）においてマルチレベル不揮発性メモリトランジスタ（３３）が形成される。対向するサイドウォールを有する導電ポリシリコンコントロールゲート（５１，６２）が、基板のすぐ上で絶縁的に間隔をあけられる（５６）。導電ポリシリコンスペーサ（５３，５５；９１，９３）が、薄いトンネル酸化物（５９；７４）によって対向するサイドウォールから分離される。ソースおよびドレイン注入物（６１，６１；１０１，１０３）はスペーサの下方またはやや外側にある。絶縁材料（１０４，１０９）は、導電ワード線またはその一部に接続するゲート電極（１２７）による接触のために、コントロールゲートの上方に切開された穴（１２５）を備えた構造の上に配置される。メモリトランジスタの形成と同時に作られ得る補助的低電圧トランジスタ（２３−２６）は、最初にメモリトランジスタの一方側が次いで他方側が書込まれるかまたは読出されるように、反対の位相のクロックパルス（〜１、ｐ２）をソースおよびドレイン電極に与える。
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可変チャージポンプ回路（３００）は複数の選択可能な負荷（３２２、３２６、３３０；図５Ａ〜図５Ｂ）を用いて、予め選択されたポンプ電圧（Ｖ_out）のために適切な負荷を選択することによりポンプされた出力（３３４）の電圧リップルを最小限にする。チャージポンプ回路はまたポンプ電圧を基準電圧（Ｖｒｅｆ）と比較して、ポンプ１０の電圧が基準電圧よりも大きい場合可変チャージポンプ回路を遮断する。チャージポンプ回路はまた最大電圧出力を基準電圧と比較して、電圧出力上の最大リップルが基準電圧よりも大きいか否かを監視する。チャージポンプ回路は、供給電圧（Ｖ_cc）を受取り１つ以上のポンプ電圧を生成するよう動作可能な１つ以上の段（３０６、３１０；３０８、３１２）を含み、複数の負荷（３２２、３２６、３３０）は各々特定のポンプ電圧に関連付けられ、負荷選択手段（３２０、３２４、３２８）は、特定のポンプ電圧に関連付けられた負荷を選択するために出力ポンプと複数の負荷とに結合される。
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