バッテリ管理のための装置、方法、およびコンピュータプログラム製品が提供される。一実装では、方法が提供される。該方法は、充電器がバッテリシステムに結合されているかどうかの判断をイネーブルすることを含む。バッテリシステムは、１つ以上のセルと、充電可能トランジスタとを含む。また、該方法は、セルの電位よりも実質的に大きい電位で充電可能トランジスタゲート端子を駆動することを含む、充電可能トランジスタを実質的に完全にイネーブルすることを含む。
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キー混合および置換（Ｓボックス）演算を採用する暗号アルゴリズムのための決定論的結合方法は、真のマスク（マスク［０］）およびあらゆる可能なＳボックス入力に対応する複数のダミーマスクで構成されるマスキング表（マスク［０］からマスク［６３］）を使用する。各マスクは、キー混合演算（例えば、ビット単位のＸＯＲ）において、暗号キー（Ｋ）またはラウンドサブキー（Ｋ１からＫ１６）に適用され、暗号アルゴリズム全体内または個別暗号ラウンド内のデータブロック（ＤＡＴＡ）に適用される真およびダミーキーまたはサブキーを生成する。マスク値は、サイドチャネル統計的分析が、ダミーキーまたはサブキーから真のキーを判定することを阻止する。真のマスクは、外部観察者によってではなく、暗号に識別可能である。
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メモリコントローラのコマンドセットを拡張するためのシステムおよび方法が提供される。一実現例では、当該方法は、コマンドデコーディング状態マシンを通じて第１の複数のコマンドをデコードするステップと、コマンドデコーディング状態マシンが拡張されたコマンドをデコードすることに応答して、マイクロコントローラを立上げ、第１の複数のコマンドの中のコマンド以外の付加的なコマンドを処理するステップとを含む。拡張されたコマンドは、処理されることになる付加的なコマンドをマイクロコントローラに知らせるコマンドである。
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【課題】 よりロバストなデータ保護方法を提供する。
【解決手段】 データ・セキュリティを与える方法を提供する。セキュリティ・デバイス（１０）及びプラグイン・デバイス（３０）は、データの暗号化及び復号を可能にするように連動して働く。シークレットは、セキュリティ・デバイス（１０）またはプラグイン・デバイス（３０）のいずれか一方によって格納される。シークレットは鍵を作成することが求められるが、鍵はシークレットのみから作成されることができない。許可されていないデバイスまたはユーザは、それによって鍵へのアクセスが阻止される。 （もっと読む）

パックされたハーフワード加算および減算演算が、レジスタファイル（１９）の指定されたソースレジスタ（ＲＥＧＡ，ＲＥＧＢ）の指定された上部（＿Ｔ）または下部（＿Ｂ）ハーフワード位置から得られるハーフワードオペランドに対して並行して行なわれる。このような演算の和および差の結果は、指定された宛先レジスタ（ＤＳＴ＿ＲＥＧ）の上部および下部ハーフワード位置のそれぞれへとパックされる。マイクロプロセッサは、加算演算または減算演算のいずれかを選択されたハーフワードオペランド（ＯＰ Ｂ Ｔ，ＯＰ＿Ａ＿Ｔ，ＯＰ＿Ｂ＿Ｂ，ＯＰ＿ＡＢ）に対して行なうよう独立して選択可能な（ＡＤＤＳＵＢ＿ＣＴＬ＿Ｔ，ＡＤＤＳＵＢ ＣＴＬ Ｂ）別個のハーフワード加算器（１３，１５）に選択的に分割され得る加算器回路網を有する算術論理ユニット（ＡＬＵ１１）を含む。ＡＬＵのハーフワード加算器は、上部および下部ハーフワード位置の中から選択を行なうマルチプレクサ（２１−２６）の組を介してソースレジスタからオペランドにアクセスする。和および差の結果に対する２等分および飽和修正を伴う演算も与えられ得る。
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【課題】 ＡＤＩＰ情報を正確に検出して識別し、光ディスクへの書き込みを制御する。
【解決手段】 光ディスク上に符号化されたＡＤＩＰ情報を復号化する方法、装置及びシステムが提供される。１つの方法は、ウォブル信号及びウォブルクロックを受信するステップと、ウォブルクロックを用いてウォブル信号の連続ビットを評価するステップと、評価に基づいてウォブル信号内のＡＤＩＰ情報の識別をトリガするステップとを含む。
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選択されたビットラインと選択されていないビットラインの間の寄生結合を排除し、選択されていないビットラインのメモリセルを保護するメモリアレイ内の書き込み操作を実行するためのメモリアレイおよび方法。メモリアレイ（１００）は、複数のメモリセル（１４８、１５０、１５２、１５４）を有し、それぞれ固有のアレイビットライン（１０４、１０６、１０８、１１０）に結合する。固有のリカバリトランジスタ（１３８、１４０、１４２、１４４）は、それぞれのアレイビットライン（１０４、１０６、１０８、１１０）に結合する。奇数のビットライン（１４０、１４４）のリカバリトランジスタ（１４０、１４４）は、第１および第２の電圧（１２８、１４４）に結合し、偶数のビットラインのリカバリトランジスタは、第１および第３の電圧（１２８、１２６）に結合する。書き込み操作中、選択されていないビットラインに結合したそれぞれのリカバリトランジスタは、書き込み操作およびリカバリ操作中にアクティブになり、選択されたビットラインに結合したそれぞれのリカバリトランジスタは、リカバリ操作中にアクティブになる。第１の電圧（１２８）は、書き込み操作中の選択されたビットラインと選択されていないビットラインの間の寄生結合を防止するには十分である。
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フラッシュメモリアレイをプログラミングするための方法は、電流源（４１０）および電位源のうちの少なくとも１つを、フラッシュメモリアレイのうちの少なくとも１つの選択されたビットライン（ＢＬ）に結合するステップと、コンパレータ（４３０）を使用してアレイＶＳＳ線（ＡＶＳＳ）の電位Ｖ_ＡＶＳＳを監視するステップと、電位Ｖ_ＡＶＳＳが基準電位Ｖ_ｒｅｆとほぼ等しくなるまで、アレイＶＳＳ線（ＡＶＳＳ）を、電気的に浮遊させるステップと、電流源（４３０）および電位源のうちの少なくとも１つを切り離すことによりプログラミングを終了するステップと、を含む。
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マイクロコントローラに基づフラッシュメモリデジタルコントローラシステムくのために使用されるコマンドデコーダは、ユーザからのコマンドを解釈し、コマンドの優先順位およびコマンドモードを管理するための主要ユーザインターフェースとして機能するコマンドデコーダ等、複数のサブシステムを含む。また、コマンドデコーダは、プログラムバッファ、バースト読み込みモジュール、レジスタクロック、マイクロコントローラ等の他のサブシステムによって使用されるアドレス、データ、オペコード、および種々のフラグレジスタを含む重要な情報を格納する。さらに、コマンドデコーダは、クロック同期論理を含み、マイクロコントローラのスリープ機能を制御し、テストモードコントローラとして機能する。
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タイムドイベンツに対処するためのマイクロコントローラと、ユーザコマンドを解釈するためのコマンドデコーダと、フラッシュメモリのバースト読み取りに対処するための個別バーストコントローラと、前記フラッシュメモリへのページ書き込みに対処するためのプログラムバッファと、フラッシュコアから前記プログラムバッファへのデータ転送、ならびに前記プログラムバッファから前記フラッシュメモリへのページ書き込みのためのアドレス制御に対処するためのページ転送コントローラと、メモリ管理およびメモリ試験モード信号を格納および調整するためのメモリ管理レジスタブロックと、前記フラッシュメモリ内へアドレスを多重化し、プログラム、消去、および復旧検証を加速するためのメモリプレーンインターフェースと、システムからデータを多重化するためのＩ／Ｏ Ｍｕｘモジュールと、試験およびデバッグで使用するために前記マイクロコントローラによって読み取りおよび書き込みすることができる汎用Ｉ／Ｏポート（ＧＰＩＯ）と、を含むデジタル制御システム。 （もっと読む）