可変チャージポンプ回路（３００）は複数の選択可能な負荷（３２２、３２６、３３０；図５Ａ〜図５Ｂ）を用いて、予め選択されたポンプ電圧（Ｖ_out）のために適切な負荷を選択することによりポンプされた出力（３３４）の電圧リップルを最小限にする。チャージポンプ回路はまたポンプ電圧を基準電圧（Ｖｒｅｆ）と比較して、ポンプ１０の電圧が基準電圧よりも大きい場合可変チャージポンプ回路を遮断する。チャージポンプ回路はまた最大電圧出力を基準電圧と比較して、電圧出力上の最大リップルが基準電圧よりも大きいか否かを監視する。チャージポンプ回路は、供給電圧（Ｖ_cc）を受取り１つ以上のポンプ電圧を生成するよう動作可能な１つ以上の段（３０６、３１０；３０８、３１２）を含み、複数の負荷（３２２、３２６、３３０）は各々特定のポンプ電圧に関連付けられ、負荷選択手段（３２０、３２４、３２８）は、特定のポンプ電圧に関連付けられた負荷を選択するために出力ポンプと複数の負荷とに結合される。
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フラッシュメモリは、先行技術で知られるグローバルデコード機構の代わりにローカルデコード機構を使用する新しいページ消去アーキテクチャを有する。新しいアーキテクチャは、メモリセルのためにより大きなダイの面積を節約し、読出時間に影響することなく望まれない消去を防止する。ローカルデコード機構では、フラッシュメモリはセクタ（２２２；８０４）に分割される。各セクタは複数のローカルデコーダ（２０２）およびローカル回路を含む。ローカル回路はグローバルデコーダ（８０２）によって制御されるスイッチ（３０２，３０４，３０６）を含み、これらスイッチは、消去動作でのみ切換わり、読出動作では切換わらない。読出時間は影響されない。各ローカルデコーダはメモリアレイの行（２１２）に結合される。各ローカルデコーダは正の電圧を渡すためのＰＭＯＳトランジスタ（２０４）および負の電圧を渡すための２つのＮＭＯＳトランジスタ（２０６，２０８）を含むため、ページ消去が実現され、付加的かつ複雑な回路なしに望まれない消去から選択されていない行を守ることができる。グローバルデコーダ（８０２；９００；１０００）はセクタ（８０４）外にあり、ローカル回路を介してすべてのセクタにグローバル信号（ＧＬＯＢ＿ＳＲＣ＿ＳＥＬ，ＷＳ，ＷＳＬ＿ＳＧ）を提供し、面積を節約する。
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センスアンプ出力（４０）における電圧揺れを制御するために２つのモードで動作するよう構成可能であるセンスアンプ（１５）。センスアンプは、回路ができるだけ高速に動作できるよう高速な応答時間を備えたトランジスタ（Ｎ１３３）を有する第１のフィードバック経路（Ｐ１０１、Ｎ１０１、Ｎ１３３）と、電圧揺れ制御を提供する第２のフィードバック経路（Ｐ１２１、Ｐ１０２、Ｎ１０２、Ｎ１２１、Ｎ１３２、Ｎ１３１）とを含む２つのフィードバック経路（４５から３５）を有する。第１の動作モードである「ターボ」モードにおいて、両方のフィードバック経路が動作し（ＢＯＯＳＴ＝ＨＩＧＨ）、揺れ制御のより高いマージンを、よってより高いセンシング速度を提供する。第２の動作モードである「ノンターボ」モードにおいては、第１のフィードバック経路のみが動作するが（ＢＯＯＳＴ＝ＬＯＷ）、これはより大きな安定性および消費電力の低減を可能にする。
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メモリ装置（３０１）の内部のプログラミング中に同時に外部の読出動作を実行するためのシステム（３００）および方法が記載される。メモリ装置は、データをランダムに記憶するように構成されており、かつ、ソース場所（３０５）と、宛先場所（３０３）と、データレジスタ（３０７）と、キャッシュレジスタ（３０９）とを含む。データレジスタ（３０７）は、データを宛先（３０３）およびキャッシュレジスタ（３０９）に同時に書込むように構成される。システム（３００）はさらに、メモリ装置との電気的な通信を介して受信したデータの的確さを検証するための処理装置（１０７）（たとえば、マイクロプロセッサまたはマイクロコントローラ）を含む。処理装置（１０７）はさらに、受信したデータが不正確であった場合、誤り訂正を行ない、必要に応じてそのデータにランダムデータを追加し、誤り訂正済みおよび／またはランダムデータ変更されたデータを宛先場所（３０３）に転送して戻すように構成される。
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実行のためにプロセッサに後に送出されるプログラム語を圧縮解除するためのシステム。プログラム語のフィールドは、演算とオペランドとの間の規則性に基づいて圧縮される。結果的に得られたマイクロコードは、プログラムメモリに格納され、動的プログラム圧縮解除装置、すなわちdyprode（２０）に与えられる（２８）。dyprode（２０）は、レジスタ（３２，３４，３６，３８，４４）およびマルチプレクサ（４０，４２）を用いて組立てられ、クロック（２４）、リセット信号（２２）、およびマイクロコード（２６）によって駆動される。dyprode（２０）は、各サイクルにおいて、プログラム語の圧縮されていないフィールド（３０）を生じる。リアセンブルされたプログラム語は次に、プロセッサに渡される。dyprodeシステムは、必要とされるプログラムメモリを減らし、オフチップのプログラムメモリにマイクロプロセッサを接続するのに必要とされるバスのサイズを縮小し、ＣＭＯＳプロセッサの設計における消費電力を減らす。なぜなら、未使用のサイクル中においてレジスタファイル内のトグル率が低下するためである。dyprodeは、最後の有用な演算中に割当てられた値に、制御および読出アドレスをフリーズする。
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プログラム可能論理素子（ＰＬＤ）アーキテクチャは複数のＰＬＤ単一ビット論理セル（図３）を含む。各単一ビット論理セルは、プログラム可能セル部（３３０−３３３）と、設定可能ラッチ（３２０−３２３）と、信号経路手段（３６０Ａ、３６０Ｂ）と、出力論理ゲート（３５０）とを含むすべてのＣＭＯＳ論理素子からなる。信号経路手段がセル部、設定可能ラッチおよび出力論理ゲートに結合されて正のフィードバックループを生成することにより、速度およびノイズ耐性を改善する。各単一ビット論理ゲートは、アドレス付けのために行列に配置されるワード線（ｐｗｄ）およびビット線（ｖｃｏｌ、ｐｃｏｌ）のアレイと、ＯＲゲートのアレイ（７４０）と、複数の出力論理回路（７５０）とを含む、モジュラ低電力消費、高速、ゼロＤＣ電流、高ノイズ耐性プログラム可能論理素子（ＰＬＤ）（７００）に対する基本構成単位（４０２−４０８）である。
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不揮発性メモリ素子のメモリアレイを備えたメモリデバイスは、ロックされた状態にプログラミングされ得るセキュリティビットの１つ以上のセキュリティ行（６５）（または列７５）を含む。外部メモリアクセス要求は、まず、対応するセキュリティビットを読出すことによって処理される。要求された行（６５）または列（７５）がロックされる場合、デフォルトのゼロ値が返される。アンロックされた位置の外部要求と、すべての内部アクセス要求だけが実際のメモリ（１９）コンテンツを返す。セキュリティビットは消去（アンロック）され得るが、ロックされた行または列の保護されたコンテンツも同時に消去される。
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