【課題】コストアップを招くことなく、簡易な構成で、負荷変動に対する出力電圧の変動を少なくする。
【解決手段】パタンプログラムを実行し、試験対象デバイスに印加するテストパタンを半導体試験装置に出力するパタンプログラム実行部と、テストパタンに同期して半導体試験装置から試験対象デバイスに供給される電圧値の変動を測定し、変動を少なくする電圧補正値と補正タイミングとを設定する電圧補正処理部と、所望の電圧値に対して、補正タイミングにおいて電圧補正値を用いて補正した電圧値を、半導体試験装置に設定する電圧制御部とを備えたテスタコントローラ。 （もっと読む）

【課題】バーンイン中のトグル率を向上させることにより、バーンイン後で行う検査において初期不良の検出率を上げる。
【解決手段】アプリケーション実行部２０にアプリケーションを実行させる（第１工程）。続いて、当該アプリケーションによって動作しているアプリリソース４０とアプリケーション実行部２０との各動作状態のデータをＲＡＭ３３に記憶する（第２工程）。次に、アプリケーション実行部２０が実行していたアプリケーションと同一のアプリケーションをバーンイン実行部３０に実行させ、同一のアプリケーションによって動作するアプリリソース４０に対してバーンイン動作を行わせる（第３工程）。この後、ＲＡＭ３３に記憶したデータに基づいてアプリケーション実行部２０およびアプリリソース４０を元の動作状態に復帰させる（第４工程）。これら第１〜第４工程を複数のアプリケーション毎に繰り返す。 （もっと読む）

【課題】システムバスに接続された複数のプリント基板の試験を確実に行なうことを目的とする。
【解決手段】バウンダリスキャンテストソフトウェアを搭載しているコンピュータと、コンピュータの指示に基づいてＪＴＡＧ信号を生成するＪＴＡＧコントローラと、ボードＩＤ判定とＩ／Ｏ制御を行なう第１の制御回路と、第１の制御回路によって制御される第１のＩ／Ｏバッファと、第１の制御回路に接続された第１のコネクタと、ボードＩＤ判定とＩ／Ｏ制御を行なう第２の制御回路と、第２の制御回路によって制御される第２のＩ／Ｏバッファと、第２の制御回路に接続された第２のコネクタと、ＪＴＡＧバスと、システムバスと、システムバスを流れる信号をスキャンするシステムバススキャン回路と、を備えているプリント基板試験装置。システムバスとＪＴＡＧバスとシステムバススキャン回路はバックプレーンに実装されている。 （もっと読む）

【課題】複数のスキャンパスを有するスキャンテスト回路のスキャンテスト時間を短縮する。
【解決手段】半導体集積回路装置は、複数のスキャンフリップフロップと、セレクタとを備える回路ブロックと、制御回路とを具備する。複数のスキャンフリップフロップは、スキャンテストするときに、スキャンフリップフロップがシフトレジスタ状に接続されて形成される複数のスキャンパスのそれぞれに割り当てられ、複数のスキャンパスと同数の複数の部分スキャンパスを形成する。セレクタは、複数の部分スキャンパスの後段に設けられ、複数の部分スキャンパスをバイバスする。制御回路は、セレクタが複数の部分スキャンパスをバイパスするか否かを制御する。 （もっと読む）

【課題】特徴の数に対して十分な量の故障データがないケースに対処する。
【解決手段】本方法は、故障について検討すべき第1半導体装置と当該第1半導体装置と同じ回路を実装した第2半導体装置とについての分類要素のグループ毎に当該グループにおいて発生した実故障数と故障要因となる各特徴についての特徴量とを含むデータと予め定められた算出式とから、特徴とグループとの組み合わせ毎に故障数期待値を算出するステップと、特徴とグループとの組み合わせ毎の故障数期待値と、グループ毎の実故障数とから、各特徴について、グループに渡る故障数期待値の分布とグループに渡る実故障数の分布との類似度を表す指標値を算出するステップとを含む。 （もっと読む）

【課題】アプリケーション実行効率をよりよくすることができる半導体集積回路及びその制御方法を提供すること
【解決手段】本発明にかかる半導体集積回路は、スキャンチェーンを有するプロセッサと、プロセッサにアプリケーションを実行させるプロセッサ制御部と、プロセッサのスキャンテストを制御するスキャンテスト制御部と、を有する。そして、スキャンテスト制御部がスキャンテストを実行している際に、プロセッサ制御部からのスキャンテスト中断要求があった場合、スキャンテストを中断し、アプリケーションの実行後に、スキャンテストを再開させるものである。 （もっと読む）

【課題】高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置で、希望する低速レート時間長とサイクル比とで半導体試験を行なえるようにする。
【解決手段】高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、サイクル比の設定を受け付けるプログラム条件設定部と、低速レート時間長をサイクル比で割った値未満で最も大きい分解能の倍数を切捨てレート時間長とし、値超で最も小さい分解能の倍数を切上げレート時間長とするレート時間長算出部と、低速レート時間長に対応する高速パターンのサイクルにおける切捨てレート時間長の個数と切上げレート時間長の個数とを、合計のレート時間長が低速レート時間長と等しくなるように設定する個数設定部とを備えたパターンプログラム作成支援装置。 （もっと読む）

【課題】スキャンテスト時、特にキャプチャモード時におけるピーク消費電力を削減し、誤動作を防止する。
【解決手段】互いにデータパス依存性のない複数の回路ブロックは、スキャンテスト時にスキャンチェーンを形成するスキャンフリップフロップと組み合わせ回路とを含む。複数の選択回路は、制御信号に基づいて、複数の回路ブロックのそれぞれに供給するクロック信号を実動作時に使用する内部クロック信号と、複数のブロックスキャンクロック信号との一方に切り替える。制御回路は、制御信号がスキャンチェーンにデータを入出力するスキャンシフト期間を示すときに、同じタイミングのシフトクロックを含むブロックスキャンクロック信号を生成し、組み合わせ回路の論理動作をテストするキャプチャ期間を示すときは複数の回路ブロック毎に異なるタイミングのパルスを含むブロックスキャンクロック信号を生成する。 （もっと読む）

【課題】テストプログラムの作成変更修正が効率よく行える半導体試験装置を提供すること。
【解決手段】所望の画面を選択するためのタブが設けられた画面を表示する表示部を有し、テストプログラムを作成変更修正するエディタと、このエディタで作成変更修正されたテストプログラムを解析する構文解析部と、この構文解析部の解析結果に基づき各種のマトリクス表示のＧＵＩ画面を編集作成するＧＵＩ画面編集部と、前記構文解析部の解析結果および前記ＧＵＩ画面編集部で編集作成されたＧＵＩ画面に基づきデータ検索用一覧表を作成格納するインデクサとを具備し、前記インデクサのデータ検索用一覧表を介して、前記ＧＵＩ画面におけるマトリクス表示の各交点を前記テストプログラムの構成要素にリンクさせることを特徴とする半導体試験装置である。 （もっと読む）

【課題】各ユニットを接続するシーケンスを再開するときに、メモリに記憶された情報を使用することなく、シーケンスを再開できる半導体試験装置を提供する。
【解決手段】テストヘッドとベースユニットとの間およびベースユニットとプローブカードとの間を接続して構成する半導体試験装置であって、テストヘッドとベースユニットとの間を接続してロックする第１のロック機構１０のロック状態を検出するアンロック側センサ２０およびロック側センサ２１と、ベースユニットとプローブカードとの間を接続してロックする第２のロック機構４０のロック状態を検出するアンロック側センサ３０およびロック側センサ３１と、それぞれのロック状態に基づいて、第１のロック機構１０と第２のロック機構４０とのシーケンスの制御を行うシーケンス制御部３２と、を備えている。 （もっと読む）

【課題】装置構成を小さくする。
【解決手段】フェイルデータ及びアドレスデータをバッファリングする第１バッファ部および第２バッファ部と、第１バッファ部にバッファリングされたフェイルデータを、内部メモリにおける当該フェイルデータに対応するアドレスデータに示されたアドレスにＲＭＷ処理により書き込むアドレスフェイルメモリ部と、試験部から出力されたフェイルデータ及びアドレスデータを第１バッファ部に供給している状態において、第１バッファ部の空き容量が予め定められた第１閾値以下となった場合に、試験部から出力されたフェイルデータ及びアドレスデータを第１バッファ部に代えて第２バッファ部に供給する制御部とを備える試験装置を提供する。 （もっと読む）

【課題】プロトタイプの試験を行うための方法及びシステムを提供することである。
【解決手段】この方法は、第１のインタフェース・コンポーネントにおいて、ユーザ設計の少なくとも一部及び関連付けられた検証モジュールを表す構成画像に関連付けられた構成パラメータと、ランタイム制御情報とを受信することを含む。この方法は、さらに、第１のインタフェース・コンポーネントを使用して、構成画像をデバイスへ送信することを含む。第２のインタフェース・コンポーネントは、第１のインタフェース・コンポーネントから受信された構成画像及びランタイム制御情報のうち少なくとも１つに基づいて、タイミング及び制御情報を検証モジュールへ送信するように構成され得る。第２のインタフェース・コンポーネントからタイミング及び制御情報を受信することに応答して、検証モジュールは、デバイスを制御し、且つ/又は、ユーザ設計の少なくとも一部のデバイス状態を監視する。 （もっと読む）

【課題】適切な故障候補の組合せを選択できるようにして、故障要因を高い精度で推定する。
【解決手段】生成部１１で生成された故障候補組合せのうち、コスト算出部１３で得られるコストを最小にする故障候補組合せが選択され、その故障候補組合せに応じた関数（一以上の故障要因と各故障要素の誤差または故障率との相関関係を与える関数）が出力され、この関数に基づき、故障の要因が推定される。 （もっと読む）

【課題】波形を生成するまでの時間を長くすることなく波形の表示精度を高精度化することを目的とする。
【解決手段】本発明の半導体試験装置１は、ＤＵＴ２から出力される電圧が測定範囲ＭＲ内にあるか否かを判定する判定部１２を備える半導体試験装置１であって、電圧の最小値Ｖｍｉｎから最大値Ｖｍａｘまでの間を設定された電圧分割数ＶＤで分割したときの単位電圧ＶＵの１．５倍を測定範囲ＭＲとして、この測定範囲ＭＲを単位電圧ＶＵごとにシフトさせる制御を判定部１２に対して行う判定制御部２３と、判定部１２の判定結果に基づいて、電圧の波形を生成する波形生成部２５と、を備えることを特徴としている。 （もっと読む）

【課題】本発明は、光学条件の調整を容易に行うことを目的とする半導体検査装置等の提供を目的とする。
【解決手段】上記目的を達成するために、荷電粒子線装置を備えた半導体検査装置、或いは荷電粒子線装置の画像，光学条件選択装置であって、異なる複数の光学条件にて得られた画像データと、設計データに基づいて形成される画像データとの間でマッチングを行い、当該マッチングに基づいて、前記光学条件、或いは画像の選択を行う半導体検査装置、或いは荷電粒子線装置の画像，光学条件選択装置を提案する。 （もっと読む）

【課題】 正極出力と負極出力との差分値に基づく良否判定にかかる時間を短縮して、被試験デバイスの階調テストに要する時間を短縮する半導体試験装置を提供する。
【解決手段】 本発明の代表的な構成は、ＦＰＤドライバ１０２の階調テストを行う半導体試験装置１００において、ＦＰＤドライバ１０２のピンから出力される正極出力または負極出力をＡ／Ｄ変換するＡ／Ｄ変換器１１２ａ〜１１２ｎと、Ａ／Ｄ変換された正極出力または負極出力の一方を記憶しておくメモリ１１８と、メモリ１１８に記憶された正極出力または負極出力の一方を出力したものと同じピンについて、Ａ／Ｄ変換された負極出力または正極出力の他方の入力を受けて、正極出力と負極出力との差分値を逐次演算する差分演算回路１１４と、を有することを特徴とする。 （もっと読む）

【課題】半導体試験装置に備えられるモジュールの制御手順の設定をできる限り少なくすることを目的とする。
【解決手段】本発明は、ＤＵＴ２の試験を行うために複数のピンモジュール３や電源モジュール５のモジュールを設けた半導体試験装置１であって、各モジュールの制御を行う手順のうち最後のタイミングで制御するモジュール以外のモジュールの手順を設定した設定情報に対して、設定情報に設定していないモジュールを最後のタイミングで制御する手順として追加したシーケンス情報を生成するシーケンス情報生成部１４と、シーケンス情報生成部１４が生成した前記シーケンス情報の手順に基づいて、前記モジュールの制御を行うモジュール制御部１５と、を備えている。 （もっと読む）

【課題】過去に取得したデータを含めて、再度のシュムーデータの取得なしに複数のＤＵＴのシュムーデータの全体的傾向を把握することが容易なデバイステスタを提供。
【解決手段】本発明の構成は、被試験デバイス（ＤＵＴ１４０）の電気的試験を行うデバイステスタ１００であって、被試験デバイスのシュムーデータを取得するシュムー取得部２２０と、取得したシュムーデータをファイルに保存するデータ保存部２２２と、ファイルからシュムーデータを読み出すデータ読出部２２８と、取得したシュムーデータおよびファイルから読み出したシュムーデータから１または２以上のシュムーデータをユーザに選択させるデータ選択部２２６と、選択された１または２以上のシュムーデータ同士をプロット単位で論理計算し、計算された重畳シュムーデータを表示部２１２に表示する重畳表示部２３０と、を備えることを特徴とする。 （もっと読む）

【課題】試験ボード側からの更新要求に応じて簡単に試験プログラムを更新することができる半導体試験システムを提供する。
【解決手段】本発明の一形態に係る半導体試験システム１は、試験対象の半導体装置４が搭載される試験ボード２と、試験ボード２に半導体装置４の試験信号を出力する半導体試験装置３と、を備える半導体試験システムである。試験ボード２は、搭載される半導体装置４に応じて、半導体装置４に対応する試験プログラムを半導体試験装置３に要求し、要求した試験プログラムを半導体試験装置３に読み出し指令させるインターフェース回路５を有する。 （もっと読む）

【課題】簡便な構成により電源電圧を一定に保つことが可能な試験装置を提供する。
【解決手段】半導体デバイスに電源電圧を供給する電源装置が提供される。メイン電源１０は、半導体デバイスの電源端子Ｐ１に電力を供給する。電源補償回路１２のソーススイッチ１２ｂは、電源端子Ｐ１と接地端子の間に設けられる。電源補償回路１２は、ソーススイッチ１２ｂをノーマリオンとして電流Ｉ_ＤＣを発生させ、スイッチングによってソーススイッチ１２ｂをオフしたときの電流の変化量を、ソース補償電流Ｉ_ＳＲＣとして半導体デバイスの電源端子Ｐ１に注入する。 （もっと読む）