【課題】プローブ針を接触させる外部端子の数を抑制してＤＣテストを行うことが可能な半導体集積回路を提供すること
【解決手段】本発明にかかる半導体集積回路は、入出力端子Ｐ１を介して外部にデータを出力する出力バッファ２１と、外部から入出力端子Ｐ１を介してデータが入力される入力バッファ２２と、入出力端子Ｐ１と入力バッファ２２の入力との間の信号線上のノードＮ１と第１入力端子Ｔ１との間に設けられたスイッチ２６と、外部から第２入力端子Ｔ２に供給される第２基準電位とノードＮ１の電位とを比較して比較結果を出力する比較部２３と、入力バッファ２２から出力されるデータと比較部２３の比較結果との何れかを選択しテスト結果として出力する選択部５２と、を備える。 （もっと読む）

【課題】特別な検査装置を要することなく、基板への実装状態の適否を容易且つ迅速に検査可能な電子部品の提供。
【解決手段】デバイス１に内蔵されたＣＰＵ１４は、Ｉ／Ｆ１７が外部端末３から検査開始コマンドを受信したことを契機として検査処理を開始し、冗長端子１１である検査用端子１３をプルアップ抵抗付きの入力に切り替え、検査用端子１３に所定電圧を印加し、検査用端子１３の入力電圧を検出し、検出した入力電圧を検査結果として外部端末３へ送信する。 （もっと読む）

【課題】半導体装置に内蔵されたテスト回路の回路面積を抑えながら直流試験を少ないピン数で行うことができるテスト回路及びテスト方法を提供する。
【解決手段】テスト回路は直流試験用の負荷制御回路（１１２ａ，１１２ｂ）、基準電圧生成回路（１１３）及び比較回路（１１４ａ，１１４ｂ）、または定電圧回路（２１４ａ，２１４ｂ）、電流−電圧変換回路（２１５ａ，２１５ｂ）、基準電圧生成回路（２１６）及び比較回路（２１７ａ，２１７ｂ）を、内部コアロジック（１０２）内のスキャン設計が施された記憶装置（１０３ａ〜１０３ｄ）で制御して直流試験を実施するので、少ないピン数の試験を行う時でもバウンダリスキャン回路が不要となり、ＴＡＰコントローラ分の回路面積を削減でき、内部コアロジックの通常動作で使用するレジスタを記憶装置（１０３ａ〜１０３ｄ）と兼用すれば面積を削減できる。 （もっと読む）

第1の半導体ティアは、積層集積回路(IC)デバイス中のティアツーティア結合を検出するための第1のティアツーティアコネクタを有する。第2の半導体ティアは、第1のティアツーティアコネクタに電気的に結合するように構成された第2のティアツーティアコネクタを有する。ティアツーティア検出回路が第2のティアツーティアコネクタに電気的に結合する。ティアツーティア検出回路は、第1の半導体ティアと第2の半導体ティアとの間の電気的結合を示す出力信号を生成する。
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【課題】本発明は、テスト端子を有効に利用することが可能なマイクロコントローラを提供することを目的とする。
【解決手段】 本発明に記載の１つのマイクロコントローラは、テスト信号を入力可能なテスト端子２と、テスト端子２に接続され、テスト信号を内部で生成するテスト信号生成回路とを備えている。このテスト信号生成回路は、テスト端子２と所定の電位（ＶＳＳ電位又はＶＣＣ１電位）とを接続する抵抗３を有する。 （もっと読む）

【課題】接続端子数を十分に削減することが可能な半導体集積回路を提供する。
【解決手段】信号が入力されるアナログ入力端子１１０を有し、アナログ入力端子１１０への信号入力により所定の動作を実行するアナログ回路１００と、アナログ回路１００外部からアナログ入力端子１１０への信号入力経路に接続され、アナログ入力端子１１０をＶＤＤ電位の状態にするＶＤＤセル２００と、アナログ回路１００外部からアナログ入力端子１１０への信号入力経路に接続され、アナログ入力端子１１０をＶＤＤ電位と異なるＶＳＳ電位の状態にするＶＳＳセル２１０と、ＶＤＤセル２００とアナログ入力端子１１０との間又はＶＳＳセル２１０とアナログ入力端子１１０との間を導通状態にするか否かを制御するアナログスイッチ３３０および３４０とを備える （もっと読む）

【課題】入出力端子の入出力特性を劣化させることなく実装不良の検出を行うことを可能とする半導体集積回路、および、その不良端子の特定を可能とする検査方法を提供する。
【解決手段】半導体集積回路２は、内部回路３、電源端子４、グランド端子５、入出力端子６、および保護ダイオード８の他、検査時に電流または電圧が印加されるテスト端子１０と、テスト端子１０と入出力端子６との間に接続された検査用ダイオード９とを備える。集積回路２を回路基板２０に実装したとき、信号配線２３にグランド電圧を与えるとともに、テスト端子１０に対して電流印加電圧測定を行うことにより、入出力端子６の実装不良を検出することができる。また、テスト端子１０にグランド電圧を与えるとともに、信号配線２３に対して電流印加電圧測定を行うことにより、入出力端子６の実装不良を検出することも可能である。 （もっと読む）

【課題】回路基板等の信号測定方法に関するものであり、プローブとの接触点で発生する反射が被測定回路に伝わり、信号波形が変化することを低減するものである。
【解決手段】信号配線１０６に接続されるインピーダンス整合用等の回路素子を２つ以上に分割し、その接続点にプローブ１０７を接触させて信号の分圧電圧を測定することで、被測定回路に隣接する回路素子１０１で信号の反射を減衰させている。さらに、回路素子１０１と１０２のインピーダンス値と測定した分圧電圧を用いて補正演算を行い、測定点の信号を導出する。 （もっと読む）

【課題】 バンプによる接続におけるその接続状態を精度よく検査すること。
【解決手段】 複数の入力端子と、この複数の入力端子にそれぞれ接続された複数の入力回路とを備えた半導体集積回路において、入力端子と入力回路との間にそれぞれ配置され、入力端子と所定電位間の抵抗値を変化させる複数の検査用回路と、複数の検査用回路を動作させるために設けられた共通の検査端子とを備えた。また、検査端子に印加される電圧に応じて、入力端子と所定の電位との間の抵抗値を変化させることができる。 （もっと読む）

【課題】 ＬＳＩ内部に配設されるアナログ差動回路の特性を測定、解析するアナログ差動回路試験装置を提供する。
【解決手段】 試験装置１０は、テストモードで被試験回路であるアナログ差動回路１７の入力対をＬＳＩ内部の入力ノードＩＮ、ＩＮＢから切り離すトランスファゲート１３、１４と、テストモードの際に、制御信号ＣＯＤＥ[1:n]によって外部から調整可能な電圧を生成して入力対のそれぞれに印加する電圧調整回路１５と、クロック信号に応答して被試験アナログ差動回路１７の出力をラッチするＦＦ回路１６とを備える。ＬＳＩ内部のアナログ差動回路１７のＨｉｇｈ特性及びＬｏｗ特性の測定を可能にする。 （もっと読む）