【課題】 消費電流を抑えるため間欠動作するようにした温度検出用半導体集積回路において、外部端子を増加させることなく回路の評価および検査が行えるようにする。
【解決手段】 発振回路（１６）を備え、消費電流を抑えるため間欠動作する温度検出用半導体集積回路において、温度検出回路（１１）の出力と基準電圧とを比較する電圧比較回路（１３）の出力に対応した信号を出力する外部端子（ＤＥＴ）と、該外部端子に負電位が印加されたことを検出した場合に、温度検出回路と基準電圧回路と電圧比較回路を活性化させる信号を生成する制御回路（１７）と、制御回路が活性化信号を出力しかつ温度検出回路の出力が基準電圧を超えたと電圧比較回路（１３）が判定した場合に電流を流す電流回路（ＳＷ１，Ｒ０，ＳＷ２）とを設けるようにした。 （もっと読む）

【課題】半導体パッケージにテストモード時にのみ使用される端子を設けなくても、テストモードの設定及びテストモード設定後のテスト信号入力ができるテスト回路を提供する。
【解決手段】複数の電圧レベルを含むパルスパターンを有するテストモード用電圧と基準電圧とを比較して、トリガー信号及びデータ信号を含むパルス信号をそれぞれ出力する複数の比較器６ａ〜６ｃと、トリガー信号に基づいてデータ信号をシリアル／パラレル変換してテスト信号を生成し、テスト信号を被テスト回路９に供給するテスト信号生成回路５とによってテスト回路を構成する。 （もっと読む）

【課題】複数の構成部品（ＡＳＩＣ）が搭載された基板の異常の有無を短時間に、簡略に検知するとともに、データバス等の異常箇所も検出できるようにする。
【解決手段】複数の構成部品を１つの単位とする部品ＡＳＩＣ１０が同一基板上に搭載された基板の異常を検出する異常箇所検出装置であって、前段の前記部品に設けられ、後段の部品に所定のパターンＴＰ０を出力する手段と、後段の前記部品に設けられ、前段から入力されるパターンＴＰＯと同一のパターンＴＰ１を生成するテストパターン生成モジュール７及び前記入力されたパターンＴＰ０と前記生成されたパターンＴＰ１とを比較するテストパターン比較モジュール８と、両者の比較結果に基づいて異常発生の有無を検出するＣＰＵ４と、を備えた。 （もっと読む）

【課題】特別な検査装置を要することなく、基板への実装状態の適否を容易且つ迅速に検査可能な電子部品の提供。
【解決手段】デバイス１に内蔵されたＣＰＵ１４は、Ｉ／Ｆ１７が外部端末３から検査開始コマンドを受信したことを契機として検査処理を開始し、冗長端子１１である検査用端子１３をプルアップ抵抗付きの入力に切り替え、検査用端子１３に所定電圧を印加し、検査用端子１３の入力電圧を検出し、検出した入力電圧を検査結果として外部端末３へ送信する。 （もっと読む）

【課題】通常動作モードとテスト動作モードの切換に使用した兼用外部端子をテスト動作モード時のモニター端子としても使用できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、通常動作モードとテスト動作モードを切り換える切換回路と、前記通常動作モード時と前記テスト動作モード時で兼用する２つ以上の兼用外部端子とを備える半導体装置であり、前記切換回路は、前記兼用外部端子にて前記半導体装置で通常使用する入出力電圧の範囲外の電圧の印加を検出する検出回路と、全ての前記兼用外部端子に同時に前記入出力電圧の範囲外の電圧の印加が検出された場合テスト開始信号を出力する論理回路と、前記テスト開始信号をラッチする記憶回路とを含み、前記テスト動作モードに切り換わった後、前記兼用外部端子の内、１つの兼用外部端子に前記入出力電圧の範囲外の電圧が印加し続けられていることでテスト動作モードが維持される。 （もっと読む）

【課題】内部回路の動作テストのための端子を減らしつつ、より確実に動作テストすることが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体を集積した内部回路と、接地電圧が印加される接地端子と、通常動作時に、電源電圧が印加され、一方、テスト動作時に、前記内部回路の規定されたテスト動作に対応して設定された制御信号が印加される電源端子と、前記電源端子に印加された前記制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力する電圧比較回路と、前記比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数のレジスタ回路を有するレジスタ装置と、前記レジスタ回路にラッチされたデータに応じて、前記内部回路の動作を制御するためのテスト動作信号を出力するテスト動作信号生成回路と、を備える。 （もっと読む）

【課題】端子数が少ない半導体装置を提供する。
【解決手段】ＩＣ１は、制御信号ＣＨ＿ＩＮ，ＤＩ＿ＩＮの「Ｈ」レベルよりも高い電圧が入力端子Ｔ１，Ｔ２に印加された場合にテスト信号ＴＥ１，ＴＥ２を出力するテスト回路２と、制御信号ＣＨ＿ＩＮ，ＤＩ＿ＩＮに応答して第１の時間を測定し、テスト信号ＴＥ１，ＴＥ２に応答して第１の時間よりも短い第２の時間を測定するタイマ３とを備える。したがって、専用のテスト端子を設ける必要がないので、端子の数が少なくて済む。 （もっと読む）

【課題】比較的簡単な回路構成でＭＯＳＦＥＴの特性劣化を高精度に測定する。
【解決手段】半導体集積回路は、ストレス電圧が印加される第１のリングオシレータ（１１）と、ストレス電圧が印加されない第２のリングオシレータ（１２）と、第１のリングオシレータの出力および第２のリングオシレータの出力を受け、これらの位相を比較する位相比較器（１３）とを備えている。第１のリングオシレータ（１１）は、第１のリングオシレータのリング接続を切断して第２のリングオシレータの所定のノードと第１のリングオシレータの所定のノードとが接続される第１の接続状態と、第１のリングオシレータと第２のリングオシレータとの接続を切断して第１のリングオシレータがリング接続される第２の接続状態とを切り替えるスイッチ回路（１１０）を有する。 （もっと読む）

【課題】専用のテスト用端子を設ける必要がないとともに、テストモードへ入るため所定の端子に電圧を印加してしたことにより並行して他のテストができなくなってテスト時間が長くなったりするのを回避できる半導体集積回路のテスト技術を提供する。
【解決手段】複数の機能ブロック（１１〜１５）が搭載され、前記複数の機能ブロックのいずれかにタイマー回路（２０）が内蔵されている多機能半導体集積回路において、前記タイマー回路を内蔵した機能ブロック（１３）以外の機能ブロックに対応して設けられている外部端子であって、通常動作状態では電源電圧よりも小さい範囲の電圧が印加される外部端子（ＯＶ，ＦＢ）に、通常動作状態では印加されないレベルの電圧が印加されると前記タイマー回路を検査するためのテストモードが設定されるように構成した。 （もっと読む）

【課題】 従来の半導体装置では、半導体装置に対してテストモードなどのモード設定を行う信号を入力しようとすると、チップサイズが大きくなってしまう場合があった。
【解決手段】 半導体装置は、入力端子に差動信号を受ける差動回路と、前記入力端子に所定の信号が供給されたときに検出信号を出力する検出回路とを有する。また、差動信号は、一組の電気的入力規格の範囲で動作し、前記検出回路は、前記差動信号が前記規格を外れたことを検出して検出信号を出力する。 （もっと読む）

【課題】チップコストを低くすることが可能な受光増幅回路のテスト回路、及びこれを用いた光ピックアップ装置を提供する。
【解決手段】半導体基板上に形成され、受光素子２０１で生じた光電流を電圧変換して出力する受光増幅回路２００のテスト回路１００であって、受光増幅回路２００と接続され、受光増幅回路２００に供給されるテスト用電流を通過又は遮断するＰＮＰバイポーラトランジスタ１０２を備え、ＰＮＰバイポーラトランジスタ１０２のオンオフは、半導体基板上に形成された、受光増幅回路２００及びテスト回路１００とは別の別機能回路３００の別回路端子３２０に印加される電位Ｖｉｎにより制御される。 （もっと読む）

【課題】従来のマイコンでは、テスト時にモード変更をする際にモード移行専用のピンを複数準備する必要があり、ユーザ使用時には常時固定される不要なピンとなってしまう。従来のモード端子を使用しないモード決定方法では、ユーザに特定の動作を禁止する必要がある。
【解決手段】ユーザ保証電位を超える電圧を検知する電源検知回路105を備え、マイコンの電源電圧を上昇させて、電源検知回路105が動作しているときにテストモード移行の手続きを行うことで、ユーザに特に規定を設けることなくモード専用ピンの削減を行う。 （もっと読む）

【課題】複数のチップが同一のパッケージに搭載されたマルチチップパッケージにおいて、任意のチップがリセットしたことを他のチップが簡易な構成で検出可能なリセット検出装置を提供すること。
【解決手段】第１リセット検出回路Ａ２は、リセット検出線ＡＲの電位が第２チップリセット電位を超えた場合に、第２チップがリセットされたことを検出する。また、第２リセット検出回路Ｂ２は、リセット検出線ＢＲの電位が第１チップリセット電位を超えた場合に、第１チップがリセットされたことを検出する。これにより、任意のチップがリセットされたことを他のチップへ通知するリセット通知線を各チップ毎に設けたり、各チップがリセットされたか否かを監視する監視用のチップを新たに設けなくとも、任意のチップがリセットされたことを他のチップが検出でき、設計面およびコスト面からも好ましい。 （もっと読む）

【課題】 試験時間の短縮及び試験にかかるコストの低減を図るとともに、試験にかかる自由度を高めることができる半導体記憶装置及びそのテスト方法を提供する。
【解決手段】 任意の１ブロックを選択するために、ブロックアドレス信号をデコードして、ブロック毎に各別に対応付けられたブロック選択信号ＤＥＣＤの１つを選択状態に、他の全てを非選択状態にして出力可能なブロックアドレスデコーダ回路と、ブロック毎に、ブロック選択信号ＤＥＣＤの入力状態に関係なく自己のブロックを強制的に非選択状態に固定する非選択状態ラッチ回路２ｂと、を備え、非選択状態ラッチ回路２ｂがリセット状態では、ブロック選択信号ＤＥＣＤの入力状態に応じて対応する各ブロックの選択状態または非選択状態が決定され、所定のテストモードにおいて、ブロックアドレスデコーダ回路が、ブロック選択信号ＤＥＣＤの複数を選択状態に設定して出力可能に構成されている。 （もっと読む）

【課題】 ディスターブが生じる可能性のあるメモリセルを効率よく判定することができ、不良品を判定できる半導体記憶装置の試験方法、試験プログラム及び半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。ＢＩＳＴモジュールは、全部のメモリセル２１を「１」のデータとした後、メモリセル２１の読出時間とほぼ同じ時間幅のパルス形状の電圧を、同時期に所定時間、印加する。そして、印加前後でデータが変化したメモリセル２１を特定することにより、ディスターブが生じるメモリセルを判定する。 （もっと読む）

【課題】電圧レベルを変化させて半導体装置の検査を行う場合に、電圧が安定するまでの待ち時間を不要にし、検査時間の短縮と検査コストの削減を図る。
【解決手段】半導体装置の内部セル１２２に与える内部電源電圧を外部から与えられる制御カウンタ信号１０１に応じて線形的に可変する電源制御部１２１を半導体装置１３１あるいは半導体装置１３２を搭載するボード上に備え、半導体装置に与える電源電圧が半導体装置に与えられる検査用の信号と同期して可変するように制御カウンタ信号１０１を用いて電源制御部１２１を制御する。これにより、電圧が安定するまでの待ち時間が不要となり、検査時間を短縮して検査コストを削減することができる。さらに、電源制御部１２１において半導体装置に与えられるクロックやデータの電圧レベルも変化させることで検査効率を上げることができる。 （もっと読む）

【課題】 本発明は、余計な端子を使用することなく試験モードにエントリ可能な半導体装置を提供することを目的とする。
【解決手段】 半導体装置は、第１の電源端子と、第２の電源端子と、第１の電源端子と第２の電源端子とに結合され第１の電源端子の電位と第２の電源端子の電位との差に応じた信号を出力端に生成する比較回路と、比較回路の出力端に結合され信号に応じて試験動作を実行する内部回路を含むことを特徴とする。 （もっと読む）

【課題】安全かつ精度良く被検査用ＩＣチップの高電源電圧印加試験が可能なベアチップ実装回路装置及びその試験方法を提供すること。
【解決手段】テスター２００から基板電源ライン２０を通じてマイクロプロセッサ３の電源端子３０にその電源電圧よりも高い試験用電源電圧Ｖｔを印加する際に、通常はこのマイクロプロセッサ３に電源電圧を印加する電源回路内蔵ＩＣチップ４の出力端子をトランジスタ４４、４７により遮断して浮遊電位状態とし、試験用電源電圧Ｖｔが電源回路内蔵ＩＣチップ４や他の回路素子に流れるのを防止する。 （もっと読む）

【課題】外部からのプローブを接触させる等の必要がなく、十分な測定精度が得られる検査を実現する。
【解決手段】互いに交差する複数の走査線及び複数の信号線と、複数の走査線及び複数の信号線の交差に対応してマトリックス状に配置された複数の画素電極２ａと、画素電極に供給された第１の電位信号と参照電位としての第２の電位信号との電位差を増幅して出力する増幅器４ａと、増幅器４ａに電源電位を供給する第１及び第２の供給手段とを備え、第１及び第２の供給手段の少なくとも一方は、駆動能力の異なると共に、並列接続された複数のトランジスタを具備していること特徴とする。 （もっと読む）

【課題】電源投入後の動作モードを指定する制御信号を入力する外部端子を、起動後においては外部回路との信号入出力用端子としても兼用使用できるようにする。
【解決手段】動作モード入力用外部端子（６）の信号をデータ入力端子に、ラッチ信号（ＬＳ）をクロック入力端子に受けるＤタイプ−フリップフロップ（ＤＦＦ１）と、電源投入から所定時間経過後に低レベル電圧から高レベル電圧に変化し、以後は高レベル電圧を維持するラッチ信号を生成するラッチ信号生成回路（４）を備える。電子回路の内部回路（３）はＤタイプ−フリップフロップの出力信号レベルに対応してテストモード又は通常モードにて動作させる。ラッチ信号が高レベル電圧に変化してＤタイプ−フリップフロップの出力信号が確定した後は、動作モード入力用外部端子を内部回路と外部回路（５）との間の信号伝達用に使用できるように構成する。 （もっと読む）