【課題】 微妙なプロセスコントロールのための判断材料となる情報を短時間のうちに採取することができるプロセス評価用半導体集積回路を提供する。
【解決手段】 プロセス評価用半導体集積回路としてのＳＲＡＭは、メモリセルに電源電圧を供給する給電系統と、メモリセル以外の回路に電源電圧を供給する給電系統とが分離されており、メモリセルに供給する電源電圧を他の回路に対する電源電圧と独立に制御可能な構成となっている。メモリセルに対する電源電圧を段階的に下げつつ、各メモリセルに対するアクセスを試み、動作不良を検出することにより、メモリセル間のトランジスタの電気的特性の微妙な変化を判定することができる。 （もっと読む）

【課題】製品ダイ(2011,300)の製品回路(202,302,304)をテストするためのテストアセンブリ(2000)を提供すること。
【解決手段】一実施形態では、テストアセンブリは、テストダイ(2010,400)及び該テストダイをホストコントローラ(2002)へ電気的に結合する相互接続基板(2008)を含む。該テストダイは、テスト回路(202A,402,404)及び製品回路を統合化された設計(102)に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論(100)に従って設計可能である。テスト回路は、該テスト回路により必要とされるシリコン領域の量にほぼ関係なく、対応する製品回路に関して高度の欠陥検出範囲を提供するよう設計可能である。次いで該設計方法論は、統合化された設計をテストダイ及び製品ダイへと分割する(104)。テストダイはテスト回路を含み、製品ダイは製品回路を含む。 （もっと読む）

【課題】より多くのデータを取得できるようにした半導体チップの検査方法を提供する。
【解決手段】複数の試験チップに通常試験を実施する工程と、複数の試験チップの中から、予め設定されたサンプリング頻度に基づいて特別試験の対象となる試験チップ（即ち、特定チップ）を選択する工程と、特定チップに特別試験を実施する工程と、を含む。特別試験では、特定チップに負荷を与えてこれを破壊又は劣化させる。プローブ検査の工程で、より多くのデータを取得することができる。 （もっと読む）

【課題】工程間で引き継がれるデータの量を削減可能にすることで、そのデータの取り扱いを容易にするとともに試験効率の向上を図ることができる半導体試験装置及び半導体試験方法を提供する。
【解決手段】半導体試験装置２は、前工程から引き継がれる工程間引継データＦ１を用いてリダンダンシ演算を行うリダンダンシ演算部１２と、前工程からの工程間引継データＦ１のうち、予め設定された読込指定情報に合致する種別のデータのみを読み込んでリダンダンシ演算部１２に受け渡す読込制御部１１と、リダンダンシ演算部１２から出力されるデータのうち、予め設定された格納指定情報に合致する種別のデータのみをデータ格納部１４に格納する格納制御部１３と、予め設定された出力指定情報に合致する種別のデータのみをデータ格納部１４から読み出して工程間引継データＦ２として外部に出力する出力制御部１５とを備える。 （もっと読む）

【課題】３次元構造を有する半導体メモリの十分な解析結果を表示するための半導体装置の解析システムおよび半導体装置の解析方法を提供する。
【解決手段】３次元構造を有する半導体装置に対するテスト結果に基づいて不良を解析する半導体装置の不良解析システム１。半導体装置の不良解析システム１は、半導体装置の論理アドレスに対応する論理フェイルビットマップを半導体装置の物理アドレスに対応する第１物理フェイルビットマップに変換するアドレス変換部１２と、アドレス変換部１２によって変換された第１物理フェイルビットマップに対して半導体装置の高さ方向に論理和演算を行なって、第２物理フェイルビットマップを作成する論理演算部１４と、アドレス変換部１２によって変換された第１物理フェイルビットマップおよび論理演算部１４によって作成された第２物理フェイルビットマップを管理する管理部２２と、管理部２２によって管理された第１および第２物理フェイルビットマップを表示する表示部と、を備える。 （もっと読む）

【課題】パッド数の増加によるチップ面積の拡大を抑え、更にプローブカードの共用化により、安価なメモリマクロ混載型半導体集積回路を提供する。
【解決手段】メモリマクロ（ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、フラッシュメモリなど）混載型半導体集積回路において、メモリマクロ２上にメモリマクロ検査専用パッド５を配置することによって、通常パッド４の増加を抑え、チップ面積の拡大を抑える。更に、メモリマクロ２上に配置したパッド５の配置位置を同一メモリマクロで固定することにより、メモリマクロを搭載した複数のメモリマクロ混載型半導体集積回路のプローブ検査で用いる１個測定用プローブカードを共用し、安価な検査コストを実現する。 （もっと読む）

【課題】半導体装置の集積度を向上する。
【解決手段】本発明による半導体製造装置は、メモリセルテストシステム３０と素子配線形成装置５０とを具備する。メモリセルテストシステム３０は、メモリセル部が形成された半導体装置に対し、メモリセルテストを行う。素子配線形成装置５０は、メモリセルテストの結果に応じたパタンのヒューズ素子１１ａ〜１１ｆを半導体装置上に形成し、ヒューズ素子が形成された領域の上方の領域に素子又は配線を形成する。 （もっと読む）

【課題】光学伝送手段を具備したプローブカード及びメモリテスタを提供する。
【解決手段】メモリに形成されたテスト端子と連結される複数のニードル、ニードルと連結された複数の第１端子、外部に連結され、第１端子と対応する複数の第２端子、第１端子及び第２端子を連結する光学伝送手段を具備するプローブカードである。 （もっと読む）

【課題】半導体装置の不良解析の高精度化を図る。
【解決手段】半導体装置に形成される複数のＲＡＭについて、設計データとフェイルデータを用いて、不良ビット箇所を示す不良ビット箇所データを生成し、生成された不良ビット箇所データを、それに対応する不良ビットのモードや不良ビットが存在するＲＡＭの配置状態で分類し、あるいは生成された不良ビット箇所データを用いて各ＲＡＭの不良ビットの発生頻度をＲＡＭの規模で正規化する。また、不良ビット箇所データを用いてＦＢＭを表示するほか、分類や正規化の処理で得られたデータを所定の形態でグラフ化して表示する。これにより、ＲＡＭの不良解析をより精度良く行うことが可能になる。 （もっと読む）

【課題】実際の製品でのワード線やビット線配線の短絡、断線不良を検出することができる半導体装置およびその検査方法を提供する。
【解決手段】半導体装置は、ワード線１０３と、ビット線１０４と、メモリセルアレイ１０１と、ワードドライバ回路１２１と、各ワード線１０４とワードドライバ回路１２１とを電気的に接続するワード線切り替えスイッチ回路１０５と、ワード線切り替えスイッチ回路１０５に制御電圧を印加するためのＴＥＳＴＳ端子と、奇数列目のワード線１０３に接続されたＷＬＳ０端子と、偶数列目のワード線１０３に接続されたＷＬＳ１端子と、ＷＬＳ０端子およびＷＬＳ１端子とワード線１０３との間に設けられたワード線切り替えスイッチ回路１０９とを備えている。偶数列目のワード線１０３と奇数列目のワード線１０３とに異なる電圧を印加することでワード線１０３の短絡不良を検出することができる。 （もっと読む）

【課題】生産性が向上されたテスト装置を提供する。
【解決手段】テスト装置は、第１テストアクティブ領域２１０と、第１テストアクティブ領域と他方向に離隔され、一方向に延長されて形成された第２テストアクティブ領域と、複数のテストゲートライン２３０と、テストゲートラインに隣接して第１および第２テストアクティブ領域上に形成された複数のテストコンタクト２４０と、第１テストアクティブ領域に形成されたテストコンタクトと第２テストアクティブ領域に形成されたテストコンタクトを一対ずつ電気的に接続する複数の接続アクティブ領域２１２と、第１テストアクティブ領域または第２テストアクティブ領域上に隣接して形成された２つのテストコンタクトをそれぞれ電気的に接続する複数の金属配線２７０とを含み、複数のテストコンタクトを電気的に接続するオープンコンタクトチェーンが形成される。 （もっと読む）

【課題】半導体装置内部の遅延値を測定でき、回路規模の増加を抑制し、ノイズの発生が少ない遅延測定装置を提供する。
【解決手段】半導体装置の内部に配置される遅延測定装置Ａは、入力データ値をクロックＣＫのエッジで取り込んで保持するフリップフロップ（記憶素子）１と、フリップフロップ１の反転出力端子ＮＱに接続された遅延素子２と、外部入力データ値Ｄinと遅延素子２による遅延出力データ値ＤＬのいずれか一方を選択しフリップフロップ１へ出力するセレクタ３と、フリップフロップ１の正転出力端子Ｑに接続された測定結果出力端子Ｏ１とを備える。フリップフロップ１は、セレクタ３の選択信号ＳＥが“１”の場合、外部入力データ値Ｄinを入力し、クロックＣＫの立ち上がりエッジで取り込む。また、選択信号ＳＥが“０”の場合、遅延出力データ値ＤＬを入力し、クロックＣＫの立ち上がりエッジで取り込む。 （もっと読む）

【課題】特別な回路を使用せず、ＬＳＩの内部遅延情報を取得し、プロセスモニタ、不良解析、良否判定を可能とする半導体評価装置およびその方法、並びにプログラムを提供する。
【解決手段】第１の集積回路に対して異なる電源電圧Ｖ_DDと、その電圧で良となる最大周波数のクロック周期時間ｔ_PDの組（Ｖ_DD，ｔ_PD）を２点以上得られる試験部と、第２の集積回路に対して異なる電源電圧Ｖ_DDでの動作速度が得られ、この速度をクロック周期時間ｔ_PDに変換して、組（Ｖ_DD，ｔ_PD）を２点以上得られる測定部と、上記試験部または測定部で得られた、最初のデータ（Ｖ_DD1，ｔ_PD1）と与えられたトランジスタの閾値電圧Ｖ_THと係数α、総配線遅延ｔ_PWDから任意の電源電圧Ｖ_DDでのクロック周期時間ｔ_PDを算出する算出部１３と、を有する。 （もっと読む）

【解決手段】本発明は、ウエハー上に形成されたダイに於けるアレイ領域の認識方法、ならびに係る方法の設定方法に関する。ウエハー上に形成されたダイに於けるアレイ領域の認識に関する一つ方法は、一つのアレイ領域内で取得されたテンプレート・イメージ内のアレイ・パターンをウエハーに関して取得されたサーチ領域イメージに比較することを含む。また本方法は、決定ステップの結果に基づき、テンプレート・イメージ内のアレイ・パターンに実質的にマッチするパターンが形成されたサーチ領域イメージ内の領域を決定することを含む。更に、本方法は、決定ステップの結果に基づき、ウエハー上に形成されたダイに於けるアレイ領域を認識することを含む。 （もっと読む）

【課題】大規模な半導体素子を高精度に測定できる半導体評価回路を提供する。
【解決手段】トランジスタ特性を評価するための１または複数の評価セルアレイで構成される半導体評価回路であって、評価セルアレイは、マトリクス状に配列された評価セルと、各列に属する評価セル用の共通ゲート線と、各列に属する評価セル用の共通ソース線と、各列に属する評価セル用の共通ソースセンス線と、各行に属する評価セル用の共通ドレイン線と、制御信号に応じて共通ドレイン線をドレイン電圧または第１電圧に設定する第３制御手段と、共通ドレイン線とドレインセンス端子とを接続、開放する第４制御手段と、共通ソース線をソース電圧またはソースバイアス電圧に設定する第５制御手段と、共通ゲート線をゲート電圧または第１電圧に設定する第６制御手段と、共通ソースセンス線とソースセンス端子とを接続、開放する第７制御手段と、から構成される。 （もっと読む）

【課題】さらに迅速で正確な半導体集積回路装置の不良分析方法を提供する。
【解決手段】互いに相関関係のある欠陥とアナログ特性とをデータベースに保存し、第１ウエハ内の不良ビットを探し出し、第１ウエハ内の不良ビットのアナログ特性を測定し、該測定されたアナログ特性とデータベースに保存されたアナログ特性とを比較して、不良の原因となった欠陥を判別することを含む不良分析方法。 （もっと読む）

【課題】リセットトランジスタを用いずにビット線間にストレスをかけることができ、チップサイズを縮小できる半導体装置を提供する。
【解決手段】ビット線ＢＬとワード線ＷＬとの交点にそれぞれ配置されるメモリセルトランジスタと、ビット線ＢＬとダミーワード線ＤＷＬ１との交点に配置される複数の第１のダミーセルトランジスタと、ビット線ＢＬとダミーワード線ＤＷＬ２との交点に配置される複数の第２のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応するビット線ＢＬに接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応するビット線ＢＬに接続され、かつ同一のビット線ＢＬには前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されている。 （もっと読む）

【課題】ＦＩＢ加工による薄板化を行うＴＥＭ用観察試料の作製において、ＦＩＢ加工試料台への試料設置における試料表面の傾斜誤差を精度高く補正する。
【解決手段】観察を行う試料表面とその近傍の斜面部に、それぞれ直線状をなす目印があり、各部の目印の直線状位置関係に関し、一直線に繋がっていない場合、あるいは平行関係にない場合、ＦＩＢ加工面は所定の位置から傾いており、試料台の回転機構などを用いて、前記関係が一直線に繋がるように調整することで、試料面の傾斜を補正する。 （もっと読む）

【課題】 素子構造の微細化・低駆動電圧化によって顕在化したMOSFETの閾値のバラつきによる、DRAMのリフレッシュ不良を抑制する。
【解決手段】 DRAMにおいて、セルトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する第１の手段と、第１の手段に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給する第２の手段とを有し、セルトランジスタと同一構造で且つ同一工程で同時に製作されたMOSFETの閾値が、セルトランジスタが具備すべき目標値より大きい場合に、前記目標値に対するバックバイアス電位より浅い値が第２の手段に記録されてなる。 （もっと読む）

【課題】基板上に形成された形状の欠陥を良好な効率で検出する欠陥検査方法を提供する。
【解決手段】基板上に形成された形状の欠陥を検査する欠陥検査方法であって、前記基板上の分割された複数の領域にそれぞれ形成される所定のパターンに対して、光学式方法で順次１次検査を行って当該複数の領域から２次検査を行う該領域を選択する第１の工程と、前記第１の工程で選択された前記領域に対して、電子線を用いた前記２次検査を行って前記欠陥を検出する第２の工程と、を有することを特徴とする欠陥検査方法。 （もっと読む）