【課題】容易に、電極の形状に関わらず、電極を選択的に絶縁する方法を提供する。
【解決手段】半導体ウェーハ上に形成された複数の半導体チップ２の半田バンプ３ａに電気絶縁膜を形成するため、半田バンプ３ａにレーザーを照射させることにより、バンプ表面に酸化膜７を形成させることで、不良の半導体チップの電源用電極に電気絶縁を実現させ、不良の半導体チップを除いた形で、半導体ウェーハに対して一括バーンインテストを行なえる様にして、絶縁性樹脂使用による流れ出しの不具合をなくした。 （もっと読む）

【課題】半導体ウェハの表面と裏面が電気的に導通していない場合でも、インクの付着を検知する装置及び方法を提供する。
【解決手段】導電性の中芯５を持つインカー１により半導体ウェハ７上の特定箇所に導電性インク２を付着させる。半導体ウェハ７上のパッド８に端子６をプロービングさせる。中芯５と端子６との間に流れる電流を測定器９により測定する。導電性インク２を介して中芯５と端子６との間に流れる電流が測定器９により測定された場合に、半導体ウェハ７上に導電性インク２が正しく付着したと判定する。 （もっと読む）

【課題】 半導体装置上にマーキングされた識別コードは、視認性を向上させるためにドット部を重ね塗りすると、ドット部の高さと底面積の比（いわゆるアスペクト比）が高くなるにつれて、外部から力が加わった時に識別コードの一部にドット欠けや脱落や倒れが起きる可能性が高くなる。
【解決手段】 半導体装置に識別コードをマーキングする装置及び方法であって、識別コードの凹凸部の高低差を埋めるように、識別コードの上から溝埋め材を塗布する、或いは前記識別コードを積層させて形成することを特徴とする、識別コードのマーキング装置及び方法。さらに、前記識別コードがマーキングされた半導体装置。 （もっと読む）

【課題】不良品チップに対するインク打点装置において、正常にインク打点するように自動制御することができるインクカートリッジ使用期限管理システムの提供。
【解決手段】インク打点装置１５のインクカートリッジを交換する毎に、交換されたインクカートリッジのカラーおよび交換日時が更新されるインクカートリッジ交換ファイル１７と、インクカートリッジの使用期限を示す期限時間を事前に警告する事前警告時間が、交換日時から経過した時間が期限時間若しくは、期限時間と事前警告時間との差を越えているか否かを判断する使用期限時間計算システム１３と、を具備する管理サーバ１４と、この管理サーバ１４に通信可能に接続され、使用期限時間計算システム１３によって判断された結果を受信し、これ基づいてインク打点装置１５の動作を制御するインク打点制御システム１６と、を具備する。 （もっと読む）

【課題】モルファスシリコン膜から多結晶シリコン膜へ結晶化を行うレーザ処理工程でのレーザパワーをより最適値に合わせて、性能品質の向上した多結晶シリコン膜を安定して製造することが可能な半導体装置の製造方法および半導体検査装置を提供する。
【解決手段】レーザ処理工程１３で、ＳＰＣ工程１２処理後の基板の中から抜き取られたモニタ基板に、異なるレーザパワーで、異なる場所にレーザ処理を行い、基板全領域に多結晶シリコン膜を形成した後、最適パワー検査抽出工程１４でモニタ基板上に形成された膜質の異なる多結晶シリコン膜を検査装置で測定し、レーザパワーの最適値が求められ、レーザ処理工程１３で後続のＳＰＣ工程処理後の基板表面に、最適なレーザパワーに設定されたレーザが照射され、基板全領域で高品質な多結晶シリコン膜が製造される。 （もっと読む）

【課題】ウエハ面内の複数のチップに対し、チップ毎に異なる内容の電気的な操作（チップＩＤの書き込み等）を、チップ毎ではなく複数チップ単位で一括して行えるようにする。
【解決手段】半導体チップ１０は、対向する左辺Ｓ１及び右辺Ｓ２を有する矩形の主面１０８を有する。主面１０８上には、半導体素子１０４Ａ及びＢと、配線Ｌ１１及びＬ１２が形成されている。配線Ｌ１１は、左辺Ｓ１から右辺Ｓ２に到達するように形成されるとともに、半導体素子１０４Ａに結合されている。配線Ｌ１２は、少なくとも左辺Ｓ１に接するように形成されるとともに、半導体素子１０４Ｂに結合されている。さらに、右辺Ｓ２上における配線Ｌ１１の端部（ＴＲ０）と左辺Ｓ１上における配線Ｌ１２の端部（ＴＬ０）は、辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。 （もっと読む）

【課題】不良アドレス１ビット分を一対のアンチヒューズ素子に記憶させる半導体装置において、一方のアンチヒューズ素子のみが不良品である場合であっても、不良品として検出できるようにする。
【解決手段】半導体装置１０は、それぞれハイレベル及びローレベルのうちのいずれか一方にある一対のアンチヒューズ素子５１Ａ，５１Ｂと、これらのうちの少なくとも一方がハイレベルにある場合と、両方がローレベルにある場合とで異なる論理情報を出力するオア回路５６と、これらの論理状態が互いに異なる場合と、互いに同一である場合とで異なる論理情報を出力するエクスクルーシブオア回路５８とを備えることを特徴とする。 （もっと読む）

【課題】マーキング装置からインクマニピュレータを外すことなく、短時間でインク汚れを効率良く除去することが可能となるクリーニング機構付きマーキング装置を提供する。
【解決手段】インクマニピュレータ１０の下の中空針４０の先端に付いたインク汚れ５０を除去するためのものであって、中空針４０の周囲には空洞６０を有する筒形状の浮上子２０があり、浮上子２０を取り囲むように送風カップ３１が設けられている。送風カップ３１の下部分は絞った形状で送風管３０に連結している。また、送風カップ３１の上部分は開放されている。送風カップ３１に送風されることで浮上子２０が上下回転動作してインクマニピュレータと接触することでインク汚れを除去する。 （もっと読む）

【課題】半導体装置及びその製造方法等に関し、特にプロセス中及びプロセス後の情報等を利用することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体ウェハのスクライブライン上に形成された評価用素子を検査するｅ−ＴＥＳＴ（Ｓ４）工程と、ｅ−ＴＥＳＴ（Ｓ４）工程によって検査された結果による情報を表す文字を半導体ウェハに印字する再印字（Ｓ１１）工程と、再印字（Ｓ１１）工程によって印字された文字に表された情報を利用しながら、再印字（Ｓ１１）工程より後のプローブ検査（Ｓ５）工程と、を具備する。 （もっと読む）

【課題】半導体ウェハのマーキング装置のインクカートリッジのインク吐出性能を維持する方法、装置等を提供する。
【解決手段】半導体ウェハ上に形成されたチップにマークを付すマーキング及び該マークのマーク検査を行う方法であって、該半導体ウェハ上に形成された複数のチップの電気特性の検査結果に基づき、不良と判定されたチップに順次マークを付すマーキング工程（Ｍ１、Ｍ２、Ｍ３）と、該マーキング工程により付されたマークを順次検査するマーク検査工程（Ｋ１、Ｋ２、Ｋ３）と、を含み、該マーキング工程は所定の時間が経過した後に一時停止して、該マーク検査工程に移行することを特徴とする。 （もっと読む）

【課題】ダイボンディング工程などの実装工程において、良品、不良品の識別が容易な半導体装置の製造方法およびウェハを提供する。
【解決手段】表面に回路素子を形成したウェハ１の少なくとも外周部を露出するようにレジスト膜を形成し、混酸を用いてエッチング処理することにより、ウェハ１の不良チップ領域にある外周側のチップ３ａの少なくとも表面を多孔質とし、ウェハ内側のチップ３ｂの表面よりも低反射率の領域とする。低反射率領域は、この他にめっき層の形成による方法もある。 （もっと読む）

【課題】複数の半導体集積回路に一括して適切に識別情報を書き込むことができ、かつ、この識別情報の書き込みに要するコストを低減させることができる半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路ＩＣ３は、ウェハ状態において、識別情報が複数の半導体集積回路に一括して書き込まれる半導体集積回路であって、上記識別情報として、上記複数の半導体集積回路のうち基準となる基準半導体集積回路ＩＣｒｅｆの識別情報である基準識別情報が入力され、この基準識別情報のうち、上記ウェハにおける基準半導体集積回路ＩＣｒｅｆの位置を示す位置情報に基づいて、上記ウェハにおける自身の位置に応じた位置情報を生成する。 （もっと読む）

【課題】かかる半導体ウェハの位置合わせが不要であり、かつ複数チップの同時マーキングを行うことができ、高速処理が可能な半導体チップのマーキング方法、マーキング装置及びマーキングシステムを提供する。
【解決手段】半導体ウェハ１０上に複数形成された半導体チップの所定チップにマーキングを行う半導体チップのマーキング方法であって、前記半導体ウェハ１０の画像パターンをスキャナヘッド５０で読み取り、これと前記所定チップの位置情報を合成し、前記所定チップをマーキングする前記半導体ウェハ１０の印刷パターンを作成する印刷パターン情報作成ステップと、前記半導体ウェハ１０に、前記印刷パターンを印字ヘッド７０を用いて印刷する印刷ステップと、を有することを特徴とする。 （もっと読む）

【課題】本発明は、マーキング手段が一体的に備えられたプローバ装置において、高速処理が可能な半導体ウェハのマーキング方法及びプローバ装置を提供することを目的とする。
【解決手段】プローバ装置１００に一体的に備えられたマーキング手段７１による半導体ウェハ１０のマーキング方法であって、
前記プローバ装置１００に設けられ、テスタ５５に接続されたプローブカード５１を用いて、前記半導体ウェハ１０上の半導体チップ１５の良否判定試験を行い、該良否判定試験の結果に基づいて、マーキングすべき所定チップ１６、１７、１８の位置情報を取得する所定チップ位置情報取得ステップと、
前記所定チップの位置情報に基づいて、前記半導体ウェハ１０の印刷パターンを作成する印刷パターン作成ステップと、
前記印刷パターンを、前記マーキング手段７１により前記半導体ウェハに印刷する印刷ステップと、を有することを特徴とする。 （もっと読む）

【課題】歩留まりを低下させることなく、不再現性不良による不良品の市場流出を防止でき、さらには不再現性不良の解析を可能にするテスト方法を提供すること。
【解決手段】ウエハ上のアドレス、カテゴリ値等を保存するウエハマップと、テストすべきウエハが不再現性不良の可能性がある製品を記憶した特定カテゴリ対象製品であるか否かの検索手段と、該当する場合、この製品毎に特定カテゴリ値が記憶された特定カテゴリマスタファイルを検索して、特定カテゴリ値を決定する手段と、テストすべきウエハの過去のテスト結果を記憶するウエハマップを検索して、特定カテゴリ値を有するチップアドレスを抽出して記憶する手段と、チップ毎にテストを行うテスト装置と、ウエハマップのチップアドレスに対応するチップのテスト結果記憶領域とを備え、この領域には、過去のテスト結果を記憶し、ウエハマップを別途記憶することを特徴とする半導体テスト装置。 （もっと読む）

【課題】 半導体チップのチップＩＤのマーキングにおいて、チップレベルのトレーサビリティーに適用できるマーキング方法及び装置を提供する。
【解決手段】 本発明のマーキング方法及び装置はウエハ形状で配列している工程までにチップＩＤをマーキングすることで、チップ工程時やチップ出荷後の不具合発生時であってもチップＩＤを検出する事によって、ウエハやウエハ内チップ座標までトレースする事ができる。チップＩＤに前工程の検査結果を含ませる事で、不良品や良品のレベル識別がチップＩＤの読み取りをおこなうだけで可能となり、不具合の原因解析や特性別の出荷などに迅速に対応できる。
また、回路部に関係なく表面保護膜上にチップＩＤをマーキングする事でチップの微細化にも対応できるチップＩＤをマーキングする方法および装置を提供する。 （もっと読む）

【課題】製造時に大幅な工程数増加を招くことなく、半導体チップのウェハ面内位置のトレーサビリティを実現する。
【解決手段】半導体ウェハ１に複数の半導体チップ領域５がマトリクス状に配置されている。各半導体チップ領域５は、下地絶縁膜７上に形成された配線パターン及び枠状の配線ダミーパターン９と、下地絶縁膜７、配線パターン及び配線ダミーパターン９よりも上層側に形成された複数層の絶縁膜を備えている。複数層の絶縁膜はＳＯＧ膜１３を含んでいる。半導体ウェハ１の中央部と周縁部で、上方から見て配線ダミーパターン９内のＳＯＧ膜１３の形成領域及び膜厚分布が異なっていることに起因して、上方から見て配線ダミーパターン９内の絶縁膜表面に半導体ウェハの中央部からの距離に応じた色ムラが形成されている。 （もっと読む）

【課題】 画像特徴量の数の増加に関係なく欠陥の分類性能が向上する欠陥分類装置および方法並びにプログラムを提供すること
【解決手段】 外観検査装置１５から取得した検査対象品の画像データから画像特徴量を抽出する画像処理部２６と、画像処理部で抽出された検査対象品の画像特徴量に対して主成分分析或や部分最小２乗法を行なって寄与率を求め、寄与率が高い画像特徴量を抽出し、抽出した画像特徴量から欠陥種別を決定する多変量解析処理部２８と、を備える。同種の欠陥の場合、寄与率が高くなる画像特徴量も同じになるため、抽出された画像特徴量の組み合わせから欠陥分類が行なえる。 （もっと読む）

【課題】強制排除チップを検索する際、製品毎に的確な判定基準（閾値）を決定できる半導体ウェハ検査装置を提供すること。
【解決手段】半導体ウェハ検査装置は、複数のチップ（２）の中から、不良を表す複数の不良チップ（４）を排除チップとして検索し、複数の不良チップ（４）の中から、互いに隣接する隣接不良チップ群（４−１〜４−１３）を複数グループ選択する。このとき、複数グループの隣接不良チップ群（４−１〜４−１３）の個数に対して平均値、標準偏差を算出し、平均値と標準偏差とに基づいて閾値を算出する。そこで、複数グループの隣接不良チップ群（４−１〜４−１３）の中から、その個数が閾値を超える対象不良チップ群（４−５）を選択し、複数のチップ（２）の中から、対象不良チップ群（４−５）に隣接するチップを強制排除チップ（５）として選択する。 （もっと読む）

【課題】 多工程試験方法及び多工程試験装置に関し、現在の試験装置の具備する機械的構成のままで再試験工程を伴う多工程試験に要する時間を大幅に低減する。
【解決手段】 複数のチップからなる被試験基板に対して前試験工程を実施する工程、前試験工程において不良品と判定したチップの試験項目を他の試験項目に変換して、次工程のデータを作成する工程、前記データの基づき、前試験工程において良品と判定したチップのみに対して次試験工程を実施する工程を設ける。 （もっと読む）