【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】直流電源配線に電流が流れたか否かを検出可能な回路を備えた半導体装置を提供する。
【解決手段】半導体装置において、駆動回路ＢＬＤＵ，ＢＬＤＤ，ＢＬＢＤＵ，ＢＬＢＤＤは、電流磁界またはスピン注入によってトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢを第１の磁化状態に初期設定するために、制御信号線ＢＬ，ＢＬＢに直流電流を流す。電源配線ＤＬは、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに近接して設けられる。ここで、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢは、電源配線ＤＬに直流電流が流れるときに生じる電流磁界によって第２の磁化状態に変化する。センスアンプ１０は、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢが第１の磁化状態から第２の磁化状態に変化したか否かを判定するために、制御信号線ＢＬ，ＢＬＢを介してトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに流れる電流を検出する。 （もっと読む）

【課題】磁気メモリの動作不良を抑制する。
【解決手段】本実施形態の磁気メモリは、第１領域内の第１の磁気抵抗効果素子１Ａと、第２の領域の磁気抵抗効果素子１Ｘとを含む。第１の磁気抵抗効果素子１Ａは、磁化の向きが可変な第１の記憶層１０と、磁化の向きが不変な第１の参照層１２と、非磁性層１１と、第１のシフト調整層１３と、を含む。第２の磁気抵抗効果素子１Ｘは、磁化の向きが可変な第２の記憶層１０と、磁化の向きが不変な第２の参照層１２と、第２の非磁性層１１と、第２のシフト調整層１３Ｘと、を含む。第２のシフト調整層１３Ｘの膜厚ｔ２は、第１のシフト調整層１３の膜厚ｔ１以下である。 （もっと読む）

【課題】より容易な方法で集積度を向上させた情報格納装置を提供する。
【解決手段】本発明の情報格納装置は、基板と、基板上のゲートライン構造体を含むトランジスターと、少なくとも一部が基板内に埋め込まれてトランジスターの活性領域を定義する導電性分離パターン（ｃｏｎｄｕｃｔｉｖｅ ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎｓ）と、を有し、導電性分離パターンは、互いに電気的に連結される。 （もっと読む）

【課題】側壁マスクプロセスにより同時に異なる幅を持つパターンを形成する。
【解決手段】実施形態に係わる半導体装置の製造方法は、被加工材１２上に第１及び第２の芯材を形成する工程と、第１及び第２の芯材の上面及び側面を覆う第１及び第２の層１６ａ，１６ｂを有する被覆材を形成する工程と、第１の芯材を覆う第２の層１６ｂを除去する工程と、被覆材をエッチングすることにより、第１の芯材の側面に第１の層１６ａを有する第１の側壁マスクを形成し、第２の芯材の側面に第１及び第２の層１６ａ，１６ｂを有する第２の側壁マスクを形成する工程と、第１及び第２の芯材を除去する工程と、第１及び第２の側壁マスクをマスクとして被加工材１２をエッチングすることにより、異なる幅を持つ第１及び第２のパターンを同時に形成する工程とを備える。 （もっと読む）

【課題】孤立パターンに銅の化合物が析出するのを抑制する半導体装置の製造方法と、半導体装置とを提供する。
【解決手段】半導体装置では、素子・基板層ＥＳＬの低誘電率膜ＬＯＷ１、ファイン層ＦＬの極低誘電率膜ＥＬＫ１等およびセミグローバル層ＳＧＬの低誘電率膜ＬＯＷ２等のそれぞれの開口部に形成されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭが、半導体基板ＳＵＢに形成された所定の導電型の不純物領域ＩＲに電気的に接続されて、アライメントマークＡＭおよび重ね合わせ検査マークＫＭが接地電位に固定されている。 （もっと読む）

【課題】集積度の高い相変化メモリを実現する。
【解決手段】本発明による半導体装置は、複数のワード線と、複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセル群を有する。複数のメモリセル群は、直列接続された第一乃至第二のメモリセルを有する。第一乃至第二のメモリセルの各々は、並列接続される選択トランジスタと抵抗性記憶素子とを有する。第一のメモリセルにおける選択トランジスタのゲート電極は、第一のゲート線に接続され、第二のメモリセルにおける選択トランジスタのゲート電極は、第二のゲート線に接続される。そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 （もっと読む）

【課題】外部からの磁場を遮蔽する磁気シールド効果が高い半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に形成されたスイッチング素子ＴＲを覆うように形成された層間絶縁膜ＩＩＩ１と、平板状の引出配線ＬＥＬと、引出配線ＬＥＬとスイッチング素子ＴＲとを接続する接続配線ＩＣＬと、磁化の向きが可変とされた磁化自由層ＭＦＬを含み、引出配線ＬＥＬ上に形成された磁気抵抗素子ＴＭＲとを備える。磁化自由層ＭＦＬの磁化状態を変化させることが可能な配線ＤＬと配線ＢＬとを備えている。磁気抵抗素子ＴＭＲが複数並んだメモリセル領域において、磁気抵抗素子ＴＭＲの上部に配置された第１の高透磁率膜ＣＬＡＤ２が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。 （もっと読む）

【課題】半導体基板上に形成された周辺回路上にさらに多層配線層が形成された構造の半導体装置において、周辺回路を構成する素子の特性を変化させずに周辺回路の不良解析を行うことができる半導体装置を提供する。
【解決手段】半導体基板１１と、半導体基板１１上に層間絶縁膜３０を介して形成される多層配線構造を有する不揮発性メモリ層１４と、半導体基板１１上に形成され、不揮発性メモリ層１４中のメモリセルを制御する回路を含む周辺回路１２と、を備え、周辺回路１２を構成する素子に接続され、周辺回路１２の外部に引き出される配線３５と、配線３５の形成位置に対応する半導体基板１１の上面から所定の深さまで設けられる拡散層２７と、配線３５と拡散層２７との間を接続するコンタクト３１と、を有する電極加工部１５が、半導体基板１１上の周辺回路１２の形成領域Ｒ１以外の領域Ｒ２に形成される。 （もっと読む）

【課題】リードワード線およびライトワード線のドライブ回路を分割配置してレイアウト面線を減少させる。
【解決手段】
磁性体メモリセルＭＣは、メモリアレイに行列状に配置される。リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトビット線ＷＢＬ１〜ＷＢＬｎは、磁性体メモリセルの行に対応して配置される。ライトワード線ＷＷＬ１〜ＷＷＬｍおよびリードビット線ＲＢＬ１〜ＲＢＬｍは、磁性体メモリセルの列に対応して配置される。この結果、リードワード線ドライバ３０ｒおよびリードワード線ドライバ３０ｗは、メモリアレイに対して異なる方向に隣接するように分割配置することができる。 （もっと読む）

【課題】 小型のセルを有し、大きな双方向電流を供給可能な抵抗変化型メモリ装置を提供する。
【解決手段】 抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルＭＣと、複数のビット線ＢＬと、を含んでいる。各メモリセルの第１ノードと、このメモリセルの抵抗変化素子の他端である第２ノードとは別々のビット線と接続される。メモリセルの１つである第１メモリセルの第１ノードと、第１メモリセルと第２軸に沿った第１方向側で隣接するメモリセルの第１ノードとは、同じビット線と接続される。第１メモリセルの第２ノードと、第１メモリセルと第２軸に沿った第２方向側で隣接するメモリセルの第２ノードとは、同じビット線と接続される。 （もっと読む）

【課題】加工精度の向上等が可能な不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも主記憶回路１０の不良メモリーセルのアドレス情報を記憶する情報記憶回路２０と、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０とを含み、情報記憶回路２０は主記憶回路１０と選択回路３０との間に配置される。 （もっと読む）

【課題】複数のＭＴＪメモリセルアレイを同一チップ内に含む半導体集積回路装置の製造工程を効率化する。
【解決手段】システムＬＳＩ１００は、複数のＭＲＡＭ回路ブロック１１０ａ〜１１０ｆを備える。ＭＲＡＭ回路ブロック１１０ａ〜１１０ｆは、ＭＴＪメモリセルが行列状に配置されるＭＴＪメモリセルアレイ１０ａ〜１０ｆをそれぞれ含む。ＭＴＪメモリセルアレイ１０ａ〜１０ｆの各々には、書込データに応じて双方向のデータ書込電流を流すためのビット線ＢＬが配置される。ＭＴＪメモリセルアレイ１０ａ〜１０ｆのそれぞれにおけるビット線ＢＬの延在方向は、システムＬＳＩ１００上で同一方向である。 （もっと読む）

【課題】メモリセルサイズの増加を招くことなく、安定的かつ効率的にデータ書込電流を供給可能な構成を備えた薄膜磁性体記憶装置を提供する。
【解決手段】各ビット線ＢＬの両端には、データ書込電流を流すためのビット線ドライバ５０が配置される。各ビット線の一端は、データ読出時に選択メモリセルからの読出データを伝達するための読出選択ゲート６５を介して、データバスＲＤＢ１またはＲＤＢ２と接続される。読出選択ゲート６５は、メモリセルアレイ１０に対して、ビット線ドライバ５０よりも外側に配置される。これにより、データ書込電流の電流経路を短くして、その経路抵抗を低減できるので、データ書込電流の確保が容易になる。 （もっと読む）

【課題】メモリセルサイズの増加を招くことなく、安定的かつ効率的にデータ書込電流を供給可能な構成を備えた薄膜磁性体記憶装置を提供する。
【解決手段】ライトディジット線ＷＤＬは、データ書込電流の供給時に電源配線９０と接続される。ライトディジット線ＷＤＬは、電源配線９０側の末端付近に、ＭＴＪメモリセルの配置位置に対応する定常部分９３と比較して断面積を増大ざせた強化部分９５を有する。これにより、定常部分９３ではＭＴＪメモリセルの最小設計ルールに従った配線幅とすることによってメモリセルを高集積に配置できるとともに、電源配線９０側の末端付近で金属原子の移動による配線幅の減少が生じても、この部分で電流密度が局所的に増大して動作信頼性に影響を与えることを防止できる。 （もっと読む）

【課題】コストの増加を抑制しつつ、磁化反転をアシストする。
【解決手段】スピン注入型の磁気ランダムアクセスメモリは、固定層１１と記録層１３と非磁性層１２とを有し、固定層及び記録層の磁化は膜面に対して垂直方向を向く磁気抵抗効果素子１０ａと、磁気抵抗効果素子の一端に接続されたソース線ＳＬａと、磁気抵抗効果素子の他端に電流経路の一端が接続されたトランジスタＴｒａと、トランジスタの電流経路の他端に接続され、ソース線と平行に延在されたビット線ＢＬと、磁気抵抗効果素子及びトランジスタを介してビット線及びソース線間に書き込み電流Ｉを流し、ビット線を通過した書き込み電流によって発生された磁場の磁気抵抗効果素子に対する印加方向が磁気抵抗効果素子を通過する書き込み電流の方向と反対であるソース／シンカとを具備する。 （もっと読む）

不揮発性メモリデバイスは、実質的に六角形のパターンに配置された複数の不揮発性メモリセルを含む。不揮発性メモリセルはピラー形の不揮発性メモリセルであってよく、これは三重または四重露光リソグラフィか自己集合層によりパターニングできる。セルは平行四辺形のサブアレイに配置される。ビット線は６０度の角度でワード線と交差する。このメモリデバイスは三次元アレイにできる。
（もっと読む）

【課題】コストをかけずに作製してチップに加わった磁場を不揮発に記録することによって、チップに加わる磁場の大きさや向きを推定することが可能なスピントロニクスチップを提供することを目的とする。
【解決手段】本発明の一実施形態によるスピントロニクスチップ１は、スピントロニクスを用いた素子を含む回路部２と、フリー層５とピン層６をトンネル膜７を介して積層してなるＴＭＲ素子３とが同一チップ上に配置され、ＴＭＲ素子３によりチップに加わった磁場を不揮発に記録することが可能であることを特徴とする。 （もっと読む）

【課題】スピン注入型磁気メモリにおいて、チップ面積および消費電力を低減することができるドライバ配置を有する磁気抵抗性記憶装置を提供する。
【解決手段】メモリセルアレイにおいて、２つのビット線（ＢＬ＜０＞−ＢＬ＜３＞）あたり１つのコモン線（ＣＬ＜０＞−ＣＬ＜１＞）を設け、隣接列のメモリセルでコモン線を共有する。データ書込時にビット線およびコモン線をそれぞれ駆動するビット線ドライバおよびコモン線ドライバを、メモリセルアレイの両側に対向して配置する。メモリセルは、各行において各列ごとに異なるワード線に接続するように配置する。 （もっと読む）

【課題】磁気的に軟らかい基準層を有する磁気抵抗素子のための読出し方法の提供。
【解決手段】データ層および基準層を含む磁気トンネル接合を有する磁気抵抗素子の読出し方法であって、ビット線の一端から当該ビット線の他端に読出し電流を供給し、前記基準層の磁化を既知の向きに一時的に設定する段階と、ワード線と前記ビット線の他端との間に、前記磁気トンネル接合を介して電圧を印加し、前記磁気トンネル接合にセンス電流を流す段階と、前記読出し電流と前記センス電流との和から前記磁気トンネル接合の抵抗を判定する段階と、を有することを特徴とする読出し方法。 （もっと読む）