情報格納装置
【課題】より容易な方法で集積度を向上させた情報格納装置を提供する。
【解決手段】本発明の情報格納装置は、基板と、基板上のゲートライン構造体を含むトランジスターと、少なくとも一部が基板内に埋め込まれてトランジスターの活性領域を定義する導電性分離パターン（ｃｏｎｄｕｃｔｉｖｅ ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎｓ）と、を有し、導電性分離パターンは、互いに電気的に連結される。
【解決手段】本発明の情報格納装置は、基板と、基板上のゲートライン構造体を含むトランジスターと、少なくとも一部が基板内に埋め込まれてトランジスターの活性領域を定義する導電性分離パターン（ｃｏｎｄｕｃｔｉｖｅ ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎｓ）と、を有し、導電性分離パターンは、互いに電気的に連結される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報格納装置に関する。
【背景技術】
【０００２】
小型化、多機能化及び／又は低い製造単価等の特質によって、半導体素子は電子産業で重要な要素として脚光を浴びている。しかし、電子産業が高度に発展することに伴って情報格納素子の高集積化傾向が深まっている。半導体素子を高集積化するために、半導体素子のパターンの線幅が増々減少している。しかし、最近のパターンの微細化は新しい露光技術及び／又は高い費用の露光技術等を要求しているので、半導体素子の高集積化が増々難しくなる。これによって、最近、新しい高集積化技術に対する多くの研究が進行している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国特許公開第１０−２００８−０１０６１１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、より容易な方法で集積度を向上させた情報格納装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による情報格納装置は、基板と、前記基板上のゲートライン構造体を含むトランジスターと、少なくとも一部が前記基板内に埋め込まれて前記トランジスターの活性領域を定義する導電性分離パターン（ｃｏｎｄｕｃｔｉｖｅ ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎｓ）と、を有し、前記導電性分離パターンは、互いに電気的に連結されることを特徴とする。
【０００６】
前記ゲートライン構造体の各々は少なくとも一部が前記基板内に埋め込まれ、前記導電性分離パターンは、前記ゲートライン構造体と実質的に平行であり得る。
前記導電性分離パターン及び前記ゲートライン構造体は、各々前記基板上に順に提供される絶縁層、導電ライン、及びキャッピングパターンを含み、前記導電ラインは、前記絶縁層及び前記キャッピングパターンによって前記基板と絶縁され得る。
前記導電ラインの上面は、前記基板の上面より低くあり得る。
前記ゲートライン構造体及び前記導電性分離パターンは、各々前記基板上の第１トレンチ及び第２トレンチ内に提供され、前記第１トレンチ及び前記第２トレンチの深さは、実質的に同一であり得る。
前記情報格納装置は、前記導電性分離パターンを互いに電気的に連結する連結導電パターンを更に含み、前記連結導電パターンは、前記ゲートライン構造体と交差する方向に延長され得る。
前記導電性分離パターンは、前記情報格納装置が作動する際に、その下の前記基板にチャンネル領域が形成されることを防止することができる。
前記情報格納装置が作動する際に、前記導電性分離パターンには、接地又は負電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）が印加され得る。
読出しと書込み動作の時、前記導電性分離パターンには、選択されないゲートライン構造体と同一な電圧が印加され得る。
前記トランジスターは、前記ゲートライン構造体の間の前記基板内に提供される第２ソース／ドレーン領域と（ここで‘ソース／ドレーン’という表現は、ソース又はドレーンのいずれかになり得ることを意味し、以下、‘ソース／ドレーン’と記す。）、前記ゲートライン構造体を介して前記第２ソース／ドレーン領域と離隔された第１ソース／ドレーン領域と、を更に含み、前記情報格納装置は、前記第２ソース／ドレーン領域上に配置されて前記ゲートライン構造体に沿って延長されるソースラインを更に含み得る。また、前記ソースラインを互いに電気的に連結するソース連結ラインを更に含み得る。
前記ゲートライン構造体は導電ラインを含み、前記ソースラインの下面は、前記導電ラインの上面より高くあり得る。
前記情報格納装置は、前記ゲートライン構造体と交差して前記トランジスターの活性領域を定義する素子分離膜を更に含み、前記第２ソース／ドレーン領域は、前記素子分離膜によって前記ゲートライン構造体が延長される方向に互いに離隔され得る。
前記ソースラインは、前記第２ソース／ドレーン領域に接する第１導電パターンと、前記第１導電パターン上の第２導電パターンと、を含み、前記第１導電パターンは半導体物質を含み、前記第２導電パターンは金属物質を含み得る。
前記情報格納装置は、前記第１ソース／ドレーン領域に電気的に連結される可変抵抗構造体を更に含み得る。また、前記ゲートライン構造体と交差する方向に延長されて前記可変抵抗構造体を互いに電気的に連結する上部導電パターンを更に含み得る。
前記情報格納装置は、前記第１ソース／ドレーン領域と前記可変抵抗構造体とを連結するコンタクトプラグを更に含み、前記ソースラインの上面は、前記コンタクトプラグの上面より低くあり得る。
前記可変抵抗構造体は、磁気トンネル接合ＭＴＪを含み得る。
【０００７】
本発明の他の態様による情報格納装置は、メモリセル領域及び周辺回路領域を含む基板と、前記メモリセル領域のゲートライン構造体と、前記メモリセル領域の活性領域を定義する導電性分離パターンと、前記周辺回路領域の活性領域を定義する第１素子分離膜と、を有する。
【０００８】
前記ゲートライン構造体と前記導電性分離パターンとは実質的に平行であり、前記ゲートライン構造体と前記導電性分離パターンとは各々少なくとも一部が前記基板内に埋め込まれ得る。
前記導電性分離パターンは、互いに電気的に連結され得る。
前記情報格納装置は、前記メモリセル領域内に提供されて前記ゲートライン構造体と交差する第２素子分離膜を更に含み、前記第２素子分離膜は、前記導電性分離パターンと共に前記メモリセル領域の活性領域を定義することができる。
前記情報格納装置は、前記ゲートライン構造体の間に提供される第２ソース／ドレーン領域と、前記第２ソース／ドレーン領域上に配置されて前記ゲートライン構造体に沿って延長されるソースラインと、前記ゲートライン構造体を介して前記第２ソース／ドレーン領域と離隔された第１ソース／ドレーン領域と、を更に含み得る。
前記情報格納装置は、前記周辺回路領域上に周辺ゲート電極を更に含み、前記ソースラインは、前記第２ソース／ドレーン領域に接する第１導電パターンと、前記第１導電パターン上の第２導電パターンと、を含み、前記周辺ゲート電極は、前記第２導電パターンと同一な物質を含み得る。
前記導電性分離パターンの間には、各々一対のゲートライン構造体が提供され、前記ソースラインは、前記一対のゲートライン構造体の間の前記第２ソース／ドレーン領域を互いに電気的に連結することができる。
【０００９】
本発明の一態様による可変抵抗メモリ装置は、少なくとも一部が基板内に埋め込まれたゲートライン構造体と、前記ゲートライン構造体の間の前記基板内に提供される第２ソース／ドレーン領域と、前記第２ソース／ドレーン領域上に配置されて前記ゲートライン構造体に沿って延長されるソースラインと、前記ゲートライン構造体を介して前記第２ソース／ドレーン領域と離隔された第１ソース／ドレーン領域と、前記第１ソース／ドレーン領域に電気的に連結される可変抵抗構造体と、を有する。
【００１０】
前記可変抵抗メモリ装置は、前記ソースラインを互いに電気的に連結するソース連結ラインを更に含み得る。
前記可変抵抗メモリ装置は、前記ゲートライン構造体と交差する素子分離膜を更に含み、前記第２ソース／ドレーン領域は、前記素子分離膜によって前記ゲートライン構造体が延長される方向に互いに離隔され、前記ゲートライン構造体が延長される方向に互いに離隔された前記第２ソース／ドレーン領域は、前記ソースラインによって互いに電気的に連結され得る。
前記ソースラインは、前記第２ソース／ドレーン領域に接する第１導電パターンと、前記第１導電パターン上の第２導電パターンと、を含み、前記第１導電パターンは半導体物質を含み、前記第２導電パターンは金属物質を含み得る。
前記可変抵抗メモリ装置は、前記ゲートライン構造体の間に延長されて少なくとも一部が前記基板に埋め込まれた導電性分離パターンを更に含み、前記導電性分離パターンは、互いに電気的に連結され得る。
前記導電性分離パターンは、前記ゲートライン構造体と実質的に同一な形状であり得る。
前記導電性分離パターンの下面は、前記ゲートライン構造体の下面より低くあり得る。
前記可変抵抗メモリ装置は、前記導電性分離パターンの下に前記基板の導電形と同一な導電形の不純物でドーピングされたチャンネルストップ不純物領域を更に含み得る。
【００１１】
本発明の一態様による情報格納装置の製造方法は、セル領域及び周辺回路領域を含む基板を準備する段階と、前記基板に少なくとも一部が埋め込まれた導電性分離パターンを形成する段階と、前記導電性分離パターンの間に延長されるソースラインを形成する段階と、前記基板内に埋め込まれて前記ソースラインと前記導電性分離パターンとの間に延長されるゲートライン構造体を形成する段階と、を有し、前記導電性分離パターンの少なくとも一部は、前記ゲートライン構造体の少なくとも一部と同時に形成される。
【００１２】
前記情報格納装置の製造方法は、前記導電性分離パターンを互いに電気的に連結する連結導電パターンを形成する段階を更に含むことができる。
前記導電性分離パターン及び前記ゲートライン構造体を形成する段階は、前記セル領域に第１トレンチ及び第２トレンチを形成する段階と、前記第１及び第２トレンチ内に絶縁層及び導電層を順に形成する段階と、平坦化工程によって前記絶縁層及び導電層を各々前記第１及び第２トレンチ内に分離する段階と、前記第１及び第２トレンチの上部を満たす第１キャッピングパターンを形成する段階と、を含み得る。
前記第１トレンチ及び前記第２トレンチは実質的に平行であり、前記導電性分離パターンの間に各々一対のゲートライン構造体が形成され得る。
前記第１トレンチ及び前記第２トレンチは、同一エッチング工程によって形成され得る。
前記情報格納装置の製造方法は、前記ゲートライン構造体と前記導電性分離パターンとの間の前記基板に第１ソース／ドレーン領域を形成する段階と、前記ゲートライン構造体の間に第２ソース／ドレーン領域を形成する段階と、を更に含み得る。
前記第１及び第２ソース／ドレーン領域は、同一工程によって形成され得る。
前記ソースラインを形成する段階は、前記導電性分離パターン及び前記ゲートライン構造体を覆う層間絶縁膜を形成する段階と、前記層間絶縁膜をエッチングして前記第２ソース／ドレーン領域を露出させる段階と、前記第２ソース／ドレーン領域に接する導電層を形成する段階と、を含み得る。
前記情報格納装置の製造方法は、前記ソースラインを電気的に連結するソース連結ラインを形成する段階を更に含み得る。前記ソース連結ラインは、前記ソースラインと同一工程によって形成され得る。
前記情報格納装置の製造方法は、前記周辺回路領域に周辺ゲート電極構造体を形成する段階を更に含み、前記周辺ゲート電極構造体の少なくとも一部は、前記ソースラインと同一工程によって形成され得る。
前記ソースライン及び前記周辺ゲート電極構造体を形成する段階は、前記周辺回路領域上に周辺ゲート絶縁膜及び第１半導体層を順に形成する段階と、前記セル領域上に第２半導体層を形成する段階と、前記第１及び第２半導体層上に金属を含む第２導電パターンを形成する段階と、を含み得る。
前記ソースライン及び前記周辺ゲート電極構造体を形成する段階は、前記第２導電パターン上に第２キャッピングパターン及びスペーサーを形成する段階を更に含み得る。
【発明の効果】
【００１３】
本発明によれば、基板に埋め込まれて短チャンネル効果が改善された情報格納装置を提供することができる。また、隣接するゲートの共通ソースラインとして使用されるソースラインパターンを提供して情報格納装置の集積度を向上させることができる。ゲートライン構造体の間に導電性分離パターンを容易に形成できるので、隣接ゲートライン構造体の間に絶縁構造を形成できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態による情報格納装置の平面図である。
【図２】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図４】図１のＥ−Ｅ’線に沿う断面図である。
【図５】第１実施形態の変形例を説明するための図面として、図２の一部領域の拡大図である。
【図６】第１実施形態の変形例を説明するための図面として、図２の一部領域の拡大図である。
【図７】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図８】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図９】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１０】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１１】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１２】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１３】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１４】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１５】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１６】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１７】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１８】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１９】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２０】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図２１】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２２】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図２３】本発明の第２実施形態による情報格納装置の平面図である。
【図２４】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２５】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図２６】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２７】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図２８】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２９】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３０】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３１】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３２】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３３】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３４】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３５】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３６】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３７】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３８】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３９】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図４０】本発明の一実施形態による情報格納装置を含む電子システムの一例を簡略に示したブロック図である。
【図４１】本発明の一実施形態による情報格納装置を含むメモリカードの一例を簡略に示したブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明の特徴及び長所は、図面と関連する以下の実施形態を通じて容易に理解される。しかし、本発明はここで説明する実施形態に限定されずに他の形態で具体化できる。むしろ、ここで紹介する実施形態は開示した内容が徹底して完全になるようにそして当業者に本発明の思想が十分に伝達できるようにするために提供される。
【００１６】
本明細書で、ある膜（又は層）が他の膜（又は層）又は基板の上にあると言及する場合、それは他の膜（又は層）又は基板の上に直接形成されるか、又はそれらの間に第３の膜（又は層）が介在することもある。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張することがある。また、本明細書の多様な実施形態で、第１、第２、第３等の用語を多様な領域、膜（又は層）等を説明するために使用するが、これらの領域、膜がこのような用語によって限定されない。これらの用語は単なるいずれかの所定領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用するだけである。従って、いずれかの実施形態で第１膜質として言及した膜質が他の実施形態では第２膜質として言及することもある。ここで説明し、例示する各実施形態はそれらの相補的な実施形態も含む。本明細書で‘及び／又は’という表現は前後に羅列した構成要素の中の少なくとも１つを含む意味として使用する。明細書全体に亘り同一な参照番号で表示した部分は同一な構成要素を示す。
【００１７】
図１は、本発明の第１実施形態による情報格納装置の平面図であり、図２〜図４は、本発明の第１実施形態による情報格納装置の断面図であって、図１のＡ−Ａ’及びＢ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ’、Ｅ−Ｅ’線に沿う断面図である。
【００１８】
図１、図２〜図４を参照すると、セルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲを含む基板１００が提供される。基板１００は、半導体特性を有する物質、絶縁性物質、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、基板１００はシリコンウエハーである。一例として、基板１００はｐ形不純物で軽くドーピングされた領域である。基板１００に素子分離膜１０１が配置されてセルアレイ領域ＣＡＲに第１活性領域ＡＲ１を定義し、周辺回路領域ＰＣＲに第２活性領域ＡＲ２を定義する。第１活性領域ＡＲ１はｘ方向に延長されるライン形状である。
【００１９】
ゲートライン構造体ＧＬを含むトランジスターがセルアレイ領域ＣＡＲに提供される。一実施形態において、ゲートライン構造体ＧＬは、少なくとも一部が基板１００内に埋め込まれた形状であるが、これに限定されない。ゲートライン構造体ＧＬは素子分離膜１０１と交差してｙ方向に延長される。ゲートライン構造体ＧＬは基板１００に形成された第１トレンチ１０５内に提供される。ゲートライン構造体ＧＬは、第１トレンチ１０５内に提供される導電ライン１２１、導電ライン１２１の側壁及び下部を囲む第１絶縁膜１１０、及び導電ライン１２１の上に提供されて第１トレンチ１０５を満たす第１キャッピングパターン１２９を含む。第１絶縁膜１１０はトランジスターのゲート絶縁膜であり得る。第１絶縁膜１１０及び第１キャッピングパターン１２９は導電ライン１２１を基板１００と絶縁させる。一実施形態において、導電ライン１２１の上面は基板１００の上面より低いことがある
【００２０】
導電ライン１２１は導電物質を含む。一例として、導電ライン１２１は、ドーピングされた半導体物質、導電性金属窒化物、金属、又は金属−半導体化合物等から選択される少なくとも１つを含む。第１絶縁膜１１０は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１キャッピングパターン１２９は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化物の中の少なくとも１つを含む。ゲートライン構造体ＧＬは本実施形態による情報格納装置のワードラインである。
【００２１】
隣接するゲートライン構造体ＧＬの間の基板１００に第２ソース／ドレーン領域ＳＤ２が提供され、第２ソース／ドレーン領域ＳＤ２の上にソースラインＳＬが提供される。第２ソース／ドレーン領域ＳＤ２は素子分離膜１０１によってｙ方向に互いに分離された形状である。ソースラインＳＬはｙ方向に分離された第２ソース／ドレーン領域ＳＤ２と共通に接する。即ち、ゲートライン構造体ＧＬに沿ってｙ方向に延長されたソースラインＳＬは第１層間絶縁膜１１７を貫通してｙ方向に分離された第２ソース／ドレーン領域ＳＤ２を互いに電気的に連結する。ソースラインＳＬは隣接する一対のゲートライン構造体ＧＬの共通ソースとして使用される。第２ソース／ドレーン領域ＳＤ２はソースラインＳＬと電気的に連結されてゲートライン構造体ＧＬのソース領域として使用される。ソースラインＳＬと第２ソース／ドレーン領域ＳＤ２との間に第２金属−シリサイド層１８２が提供される。第２金属−シリサイド層１８２はソースラインＳＬと第２ソース／ドレーン領域ＳＤ２との間の接触抵抗を減少させる。
【００２２】
ソースラインＳＬの下面は基板１００の上面より低いことがある。一例として、ソースラインＳＬの下面は第１キャッピングパターン１２９の上面より低いことがある。一実施形態において、ソースラインＳＬの一部は第１キャッピングパターン１２９とオーバーラップする。ソースラインＳＬの上面はゲートライン構造体ＧＬの上面より高い。
【００２３】
第２ソース／ドレーン領域ＳＤ２は基板１００と異なる導電形の不純物で重くドーピングされた領域である。一例として、基板１００がｐ形である場合、第２ソース／ドレーン領域ＳＤ２はｎ形不純物領域である。ソースラインＳＬは、金属、導電性金属窒化物、又は金属−半導体化合物の中の少なくとも１つを含む。一例として、ソースラインＳＬは、タングステン、チタニウム、タンタルの中の少なくとも１つを含む。他の実施形態において、ソースラインＳＬはドーピングされた半導体層であり得る。
【００２４】
ソースラインＳＬは互いに電気的に連結される。一例として、ソースラインＳＬを電気的に連結するソース連結ラインＣＳＬが提供される。ソース連結ラインＣＳＬはゲートライン構造体ＧＬと交差する方向に延長される。本実施形態において、ソース連結ラインＣＳＬはソースラインＳＬと共に形成されて実質的に同一平面上に配置される。ソース連結ラインＣＳＬは、周辺回路領域ＰＣＲに延長され、第３コンタクトプラグ１４８によって周辺領域上のトランジスター（図示せず）に電気的に連結される。
【００２５】
図１にはソース連結ラインＣＳＬがソースラインＳＬの一側に配置されているが、これに限定されず、ソースラインＳＬを電気的に互いに連結できる何らかの変形も可能である。一例として、ソース連結ラインＣＳＬは、ソースラインＳＬの両側に配置されるか、或いはセルアレイ領域ＣＡＲの周囲に形成されて閉ループ（ｃｌｏｓｅｄ ｌｏｏｐ）を成し得る。
【００２６】
少なくとも一部が基板１００内に埋め込まれ、トランジスターの活性領域を定義する導電性分離パターンＣＩが提供される。平面的観点で、ソースラインＳＬは隣接する一対の導電性分離パターンＣＩの間に延長され、ゲートライン構造体ＧＬはソースラインＳＬと導電性分離パターンＣＩの間に延長される。一例として、導電性分離パターンＣＩは基板１００に形成された第２トレンチ１０６内に提供される。第２トレンチ１０６は第１トレンチ１０５と実質的に平行である。一例として、第２トレンチ１０６は第１トレンチ１０５と同一エッチング工程によって形成される。一例として、第２トレンチ１０６の深さは第１トレンチ１０５の深さと実質的に同一である。
【００２７】
導電性分離パターンＣＩはゲートライン構造体ＧＬと実質的に同一な形状である。一例として、導電性分離パターンＣＩは、ゲートライン構造体ＧＬと同様に、導電ライン１２１、導電ライン１２１の側壁及び下部を囲む第１絶縁膜１１０、及び導電ライン１２１の上に提供されて第２トレンチ１０６を満たす第１キャッピングパターン１２９を含む。
【００２８】
導電性分離パターンＣＩは電気的に互いに連結される。一例として、導電性分離パターンＣＩを電気的に連結する連結導電パターンＧＳが提供される。導電性分離パターンＣＩは第１コンタクトプラグ１４７を通じて連結導電パターンＧＳに電気的に連結される。
【００２９】
連結導電パターンＧＳはゲートライン構造体ＧＬと交差する方向に延長される。連結導電パターンＧＳは周辺回路領域ＰＣＲ上に延長される。図１で連結導電パターンＧＳは、導電性分離パターンＣＩの一側に配置されているが、これに限定されず、導電性分離パターンＣＩを電気的に互いに連結できる何らかの変形も可能である。一例として、連結導電パターンＧＳは、導電性分離パターンＣＩの両側に配置されるか、或いはセルアレイ領域ＣＡＲの周囲に形成されて閉ループ（ｃｌｏｓｅｄ ｌｏｏｐ）を成し得る。連結導電パターンＧＳ及び第１コンタクトプラグ１４７は、金属、導電性金属窒化物、金属−半導体化合物、ドーピングされたポリシリコンの中の少なくとも１つを含む。
【００３０】
ゲートライン構造体ＧＬと導電性分離パターンＣＩとの間に第１ソース／ドレーン領域ＳＤ１が提供される。第１ソース／ドレーン領域ＳＤ１はゲートライン構造体ＧＬを介して第２ソース／ドレーン領域ＳＤ２と離隔される。第１ソース／ドレーン領域ＳＤ１は基板１００と異なる導電形の不純物で重くドーピングされた領域である。第１ソース／ドレーン領域ＳＤ１は素子分離膜１０１によってｙ方向に互いに分離された形状である。一例として、第１ソース／ドレーン領域ＳＤ１はゲートライン構造体ＧＬのドレーン領域に使用される。閾値電圧以上の電圧がゲートライン構造体ＧＬに印加された場合、第１ソース／ドレーン領域ＳＤ１と第２ソース／ドレーン領域ＳＤ２はゲートライン構造体ＧＬの下に形成されたチャンネル（図示せず）によって電気的に連結される。チャンネルはゲートライン構造体ＧＬの側面及び下部に沿って形成されるので、ゲート構造を基板１００の上面の上に形成する場合より相対的にチャンネル長さが長くなる。従って、情報格納装置の集積度が増加することに伴って発生する短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を緩和することができる。
【００３１】
周辺回路領域ＰＣＲ上に周辺ゲート電極構造体ＰＧが提供される。周辺ゲート電極構造体ＰＧは、周辺回路領域ＰＣＲ上に順に積層されたゲート絶縁膜１３１、ゲート電極、第２キャッピングパターン１３４を含む。ゲート電極は複数の層を含む。一例として、ゲート電極は、半導体物質を含む第１ゲート電極１３２、及び金属物質を含む第２ゲート電極１３３を含む。周辺ゲート電極構造体ＰＧは第１及び第２ゲート電極１３２、１３３の側壁上に第１スペーサー１３６を更に含む。第１スペーサー１３６及び第２キャッピングパターン１３４は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜である。
【００３２】
ゲートライン構造体ＧＬと交差する上部導電パターンが提供される。一例として、上部導電パターンはビットラインＢＬである。ビットラインＢＬは第１層間絶縁膜１１７及び第２層間絶縁膜１１８を貫通する下部コンタクトプラグ１４４を通じて第１ソース／ドレーン領域ＳＤ１に電気的に連結される。一例として、下部コンタクトプラグ１４４と第１ソース／ドレーン領域ＳＤ１との間に第１金属シリサイド層１８１が提供される。ビットラインＢＬは、周辺回路領域ＰＣＲ上に延長され、第１及び第２周辺コンタクトプラグ１４２、１４３を通じて周辺回路領域ＰＣＲに形成された第３ソース／ドレーン領域１３５に電気的に連結される。
【００３３】
一例として、本実施形態による情報格納装置が可変抵抗メモリ装置である場合、ビットラインＢＬと下部コンタクトプラグ１４４との間に可変抵抗構造体ＶＲが提供される。ビットラインＢＬはｘ方向に延長されて複数の可変抵抗構造体ＶＲに電気的に連結される。可変抵抗構造体ＶＲは第３層間絶縁膜１１９内に提供される。これと異なり、本発明の情報格納装置は、可変抵抗メモリ装置でないこともあり、これに限定されない。以下、説明を簡単にするために可変抵抗メモリ装置を一例として説明する。可変抵抗構造体ＶＲはビットラインＢＬと下部コンタクトプラグ１４４との間に提供されてその抵抗状態に従ってデータを格納する。一例として、可変抵抗メモリ装置が磁気メモリ装置ＭＲＡＭである場合、可変抵抗構造体ＶＲは磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）を含む。本発明の情報格納装置が可変抵抗メモリ装置である場合、本発明の技術的思想は、磁気メモリ装置に限定されず、相変化メモリ装置ＰＲＡＭ、強誘電体メモリ装置ＦｅＲＡＭ、抵抗メモリ装置ＲｅＲＡＭ等を含む。一例として、可変抵抗メモリ装置が相変化メモリ装置ＰＲＡＭである場合、可変抵抗構造体ＶＲは電極間に相変化物質膜を含む。他の実施形態において、可変抵抗メモリ装置が強誘電体メモリ装置である場合、可変抵抗構造体ＶＲは電極の間に強誘電体膜を含む。以下、本明細書では説明を簡単にするために磁気メモリ装置を一例として説明するが、これに限定されない。
【００３４】
可変抵抗構造体ＶＲは、第１電極１１と第２電極１５との間に順に積層された基準磁性層１２、トンネルバリアー層１３、及び自由層１４を含む。基準磁性層１２と自由層１４との位置は互いに変わり得、１つ以上の基準磁性層及び自由層が提供される。一例として、第１及び第２電極１１、１５の間に複数の磁気トンネル接合が提供される。可変抵抗構造体ＶＲの磁気トンネル接合の抵抗値は、基準磁性層１２と自由層１４との磁化方向に沿って異なる。一例として、基準磁性層１２及び自由層１４の磁化方向が互に反平行になる場合に磁気トンネル接合は相対的に大きい抵抗値を有し、基準磁性層１２及び自由層１４の磁化方向が平行である場合に磁気トンネル接合は相対的に小さい抵抗値を有する。このような抵抗値の差異を利用して磁気メモリ装置はデータを書込み又は読出しすることができる。
【００３５】
第１及び第２電極１１、１５は反応性が低い導電物質を含む。第１及び第２電極１１、１５は導電性金属窒化物を含む。例えば、第１及び第２電極１１、１５は、窒化チタニウム、窒化タンタル、窒化タングステン、又は窒化チタニウムアルミニウムから選択される少なくとも１つを含む。
【００３６】
可変抵抗メモリ装置が作動する際、電流の移動方向と磁化容易軸（ｅａｓｙ ａｘｉｓ）とが実質的に垂直になる水平ＭＴＪの場合、基準磁性層１２は固定層（ｐｉｎｎｉｎｇ ｌａｙｅｒ）及び被固定層（ｐｉｎｎｅｄ ｌａｙｅｒ）を含む。固定層は反強磁性物質（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む。例えば、固定層は、ＰｔＭｎ、ＩｒＭｎ、ＭｎＯ、ＭｎＳ、ＭｎＴｅ、ＭｎＦ２、ＦｅＣｌ２、ＦｅＯ、ＣｏＣｌ２、ＣｏＯ、ＮｉＣｌ２、ＮｉＯ、及びＣｒの中から選択される少なくとも１つを含む。被固定層は固定層によって固定された磁化方向を有する。被固定層は強磁性物質（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む。被固定層は、例えば、ＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２の中から選択される少なくとも１つを含む。
【００３７】
トンネルバリアー層１３はスピン拡散長さ（ｓｐｉｎ ｄｉｆｆｕｓｉｏｎ ｄｉｓｔａｎｃｅ）より薄い厚さを有する。トンネルバリアー層１３は非磁性物質を含む。一例として、トンネルバリアー層１３は、マグネシウムＭｇ、チタニウムＴｉ、アルミニウムＡｌ、マグネシウム−亜鉛ＭｇＺｎ及びマグネシウム−ホウ素ＭｇＢの酸化物、チタニウムＴｉ、及びバナジウムＶの窒化物の中から選択される少なくとも１つを含む。
【００３８】
自由層１４は変化できる磁化方向を有する物質を含む。自由層１４の磁化方向は、磁気メモリセルの外部及び／又は内部で提供される電気的又は磁気的な要因によって変更される。自由層１４は、コバルトＣｏ、鉄Ｆｅ、及びニッケルＮｉの中の少なくとも１つを含む強磁性物質を含む。例えば、自由層１４は、ＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２の中から選択される少なくとも１つを含む。
【００３９】
可変抵抗メモリ装置は、水平ＭＴＪを含むとして説明したが、これに限定されず、電流の移動方向と磁化容易軸（ｅａｓｙ ａｘｉｓ）とが実質的に平行である垂直ＭＴＪを含み得る。この場合、基準磁性層１２及び自由層１４はトンネルバリアー層１３と実質的に垂直になる磁化方向を有する。
【００４０】
本発明の情報格納装置が可変抵抗メモリ装置である場合、読出し、書込み‘１’、書込み‘０’動作の時に、ゲートライン構造体ＧＬ、ソースラインＳＬ、導電性分離パターンＣＩ、及びビットラインＢＬに印加される電圧は次の表１の通りである。ゲートライン構造体ＧＬは下の表１のワードラインＷＬに該当する。
【００４１】
【表１】
【００４２】
表１を参照すると、書込み‘１’、書込み‘０’、及び読出し動作の時、選択ワードラインＳｅｌ−ＷＬには、各々Ｖｇ１、Ｖｇ０、及びＶｇｒが印加される。Ｖｇ１、Ｖｇ０、及びＶｇｒは、閾値電圧より高い電圧であり、可変抵抗構造体ＶＲの種類、ソース／ドレーンのドーピング濃度、ゲート絶縁膜の厚さ等によって多様に変化する。一例として、Ｖｇ１はＶｇ０と実質的に同一であり、Ｖｇｒは相対的にＶｇ１及びＶｇ０より低い電圧である。一例として、Ｖｇ１及びＶｇ０は約０．５〜５Ｖである。選択されないワードラインＵｎｓｅｌ−ＷＬには接地電圧ＧＮＤ又は負電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）が印加される。
【００４３】
書込み及び読出し動作の時、ソースラインＳＬにはＶｓｌが印加される。一例として、Ｖｓｌは約１Ｖ又は接地電圧ＧＮＤである。書込み‘１’、書込み‘０’、及び読出し動作の時、選択ビットラインＳｅｌ−ＢＬには、各々Ｖｄ１、Ｖｄ０、及びＶｒが印加される。Ｖｄ１はＶｄ０より大きい電圧である。これと異なり、可変抵抗構造体ＶＲの種類に応じて、Ｖｄ１はＶｄ０と同一であるか或いはＶｄ０より大きくあり得る。非選択ビットラインＵｎｓｅｌ−ＢＬは接地電圧ＧＮＤが印加されるか或いはフローティング状態である。
【００４４】
導電性分離パターンＣＩは、読出し及び書込み動作の両方において、接地ＧＮＤ又は負電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）が印加される。一例として、導電性分離パターンＣＩには非選択ワードラインＵｎｓｅｌ−ＷＬと実質的に同一な電圧が印加される。他の実施形態で、導電性分離パターンＣＩには非選択ワードラインＵｓｅｌ−ＷＬに印加される電圧より小さい電圧が印加され得る。
【００４５】
導電性分離パターンＣＩに接地ＧＮＤ又は負電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）を印加することで、隣接するゲートライン構造体ＧＬに所定の電圧が印加される時に、導電性分離パターンＣＩの電位も共に上昇してその下にチャンネルが生じることを防止することができる。以下で説明するように、導電性分離パターンＣＩの形成はゲートライン構造体ＧＬの形成工程の少なくとも一部を利用して遂行できる。従って、より簡単な方法でゲートライン構造体ＧＬの間に絶縁構造を形成でき、連結導電パターンＧＳを通じて複数の導電性分離パターンＣＩに同時に接地又は負電圧を印加することができる。
【００４６】
本実施形態によると、基板１００内に埋め込まれたゲートライン構造体ＧＬによって短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を防止でき、隣接するゲートライン構造体ＧＬがソースラインＳＬを通じてソース領域を共有できるので、素子の集積度を向上させ得る。また、ゲートライン構造体ＧＬの形成工程の少なくとも一部を利用して形成される導電性分離パターンＣＩを利用して、より簡単にゲートライン構造体ＧＬの間に絶縁構造を形成できる。
【００４７】
図５及び図６は、第１実施形態の変形例を説明するための図面として、図２の一部領域の拡大図である。導電性分離パターンＣＩの幅ｄ２は、図５に示したようにゲートライン構造体ＧＬの幅ｄ１より大きくあり得る。その他の変形例で、導電性分離パターンＣＩの厚さｔ２はゲートライン構造体ＧＬの厚さｔ１より大きくあり得る。導電性分離パターンＣＩの上記のような変形は、第１及び第２トレンチ１０５、１０６の形態を変更して達成できる。一例として、第２トレンチ１０６の幅を第１トレンチ１０５の幅より広くパターニングして図５のような構造を形成するか、或いは第１及び第２トレンチ１０５、１０６の形成工程を別のエッチング工程によって遂行して図６に示したように互いに異なる深さの第１及び第２トレンチ１０５、１０６を形成し得る。導電性分離パターンＣＩの下の基板１００にチャンネルストップ領域１６９が形成され得る。チャンネルストップ領域１６９は隣接するソース／ドレーン領域の間の絶縁のための不純物領域である。チャンネルストップ領域１６９は基板１００の導電形と同一な導電形の不純物を第２トレンチ１０６の下に注入して形成される。一例として、図６のように第１及び第２トレンチ１０５、１０６の形成が別個のエッチング工程で遂行される場合、第１トレンチ１０５を形成した後、第１トレンチ１０５を覆うマスク（図示せず）を形成する。マスクによって露出した領域に第２トレンチ１０６を形成した後、イオン注入工程を通じてチャンネルストップ領域１６９を形成する。
【００４８】
図７〜図２２は、本発明の第１実施形態による情報格納装置の製造方法を説明するための断面図であって、図７、９、１１、１３、１５、１７、１９、２１は、図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図であり、図８、１０、１２、１４、１６、１８、２０、２２は、図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【００４９】
図１、図７及び図８を参照すると、基板１００内に素子分離膜１０１が形成され、セルアレイ領域ＣＡＲに第１活性領域ＡＲ１を定義し、周辺回路領域ＰＣＲに第２活性領域ＡＲ２を定義する。第１活性領域ＡＲ１及び素子分離膜１０１はｘ方向に延長されたライン形態である。素子分離膜１０１はトレンチ素子分離法で形成される。素子分離膜１０１はＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａ ｅｔｈｌｙ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）、又はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）の中の少なくとも１つである。基板１００はｐ形不純物で軽くドーピングされた領域である。
【００５０】
セルアレイ領域ＣＡＲにｙ方向に延長されるトレンチが形成される。トレンチは第１トレンチ１０５及び第２トレンチ１０６を含む。上述したように、第１トレンチ１０５はゲートライン構造体が形成される領域であり、第２トレンチ１０６は導電性分離パターンが形成される領域である。図５及び図６を参照して説明したように、第１及び第２トレンチ１０５、１０６は互いに異なる深さ又は幅を有するように形成できるが、以下では説明を簡単にするために第１及び第２トレンチ１０５、１０６が同一エッチング工程によって実質的に同一な深さに形成されるとして説明する。トレンチ１０５、１０６はハードマスクパターン又はフォトレジストパターンを利用して形成される。トレンチ１０５、１０６を形成した後、ハードマスクパターン又はフォトレジストパターンは除去される。
【００５１】
図１、図９及び図１０を参照すると、トレンチ１０５、１０６が形成された基板１００上に第１絶縁膜１１０、第１導電層１２０、及び埋め込み層１１１が順に形成される。トレンチ１０５、１０６に沿って第１絶縁膜１１０及び第１導電層１２０が形成された後、トレンチ１０５、１０６を満たすように埋め込み層１１１が形成される。一例として、第１絶縁膜１１０は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１導電層１２０は、ドーピングされた半導体物質、導電性金属窒化物、金属、又は金属−半導体化合物の中の少なくとも１つを含む。埋め込み層１１１は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１絶縁膜１１０、第１導電層１２０、及び埋め込み層１１１は、各々化学的気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、物理的気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、又は原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ：ＡＬＤ）の中の少なくとも１つで形成される。
【００５２】
図１、図１１及び図１２を参照すると、第１絶縁膜１１０、埋め込み層１１１、及び第１導電層１２０をエッチングしてトレンチ１０５、１０６内に限定する。エッチング工程によって第１導電層１２０は複数の導電ライン１２１と分離される。エッチング工程を遂行する前、平坦化工程を遂行して埋め込み層１１１の上面が第１導電層１２０の上面と実質的に同一であるようにする。エッチング工程は第１導電層１２０と埋め込み層１１１とに対して実質的に同一なエッチング率を有するレシピーによって遂行される。埋め込み層１１１はトレンチ１０５、１０６内の導電ライン１２１が損傷されることを防止する。エッチング工程はトレンチ１０５、１０６の上部が露出する時まで遂行される。即ち、トレンチ１０５、１０６の上部には何も満たさないリセス領域が形成される。エッチング工程によって周辺回路領域ＰＣＲの上に形成された第１絶縁膜１１０、第１導電層１２０、及び埋め込み層１１１は除去される。
【００５３】
図１、図１３及び図１４を参照すると、トレンチ１０５、１０６の上部を満たす第１キャッピングパターン１２９が形成される。第１キャッピングパターン１２９は、トレンチ１０５、１０６の上部を満たす絶縁膜を形成した後、基板１００の上面が露出する時まで平坦化工程を遂行して形成される。第１キャッピングパターン１２９は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１キャッピングパターン１２９の形成結果、第１トレンチ１０５内にはゲートラインパターンＧＬが形成され、第２トレンチ１０６内には導電性分離パターンＣＩが形成される。隣接する導電性分離パターンＣＩの間には一対のゲートラインパターンＧＬが形成される。
【００５４】
周辺回路領域ＰＣＲ上に周辺ゲート電極構造体ＰＧが形成される。一例として、ゲート絶縁膜１３１、ゲート電極、及び第２キャッピングパターン１３４が順に形成される。ゲート電極は複数の層を含む。一例として、ゲート電極は半導体物質を含む第１ゲート電極１３２及び金属物質を含む第２ゲート電極１３３を含む。第１及び第２ゲート電極１３２、１３３の側壁上に第１スペーサー１３６が形成される。一実施形態において、ゲート絶縁膜１３１はシリコン酸化膜であり、第２キャッピングパターン１３４はシリコン窒化膜である。ゲート絶縁膜１３１、第１及び第２ゲート電極１３２、１３３、及び第２キャッピングパターン１３４は、基板１００の全面に形成された後、セルアレイ領域ＣＡＲから除去される。
【００５５】
図１、図１５及び図１６を参照すると、基板１００の上部にソース／ドレーン領域が形成される。ソース／ドレーン領域は、セルアレイ領域ＣＡＲの第１ソース／ドレーン領域ＳＤ１と第２ソースドレーン領域ＳＤ２、及び周辺回路領域ＰＣＲの第３ソース／ドレーン領域１３５を含む。第１ソース／ドレーン領域ＳＤ１はゲートライン構造体ＧＬと導電性分離パターンＣＩとの間の基板１００に形成され、第２ソース／ドレーン領域ＳＤ２はゲートライン構造体ＧＬの間に形成される。第３ソース／ドレーン領域１３５は周辺ゲート電極構造体ＰＧをイオン注入マスクとして利用して形成される。
【００５６】
一例として、第１〜第３ソース／ドレーン領域ＳＤ１、ＳＤ２、１３５は基板１００の上部に基板１００の導電形と異なる導電形の不純物原子を注入して形成される。一実施形態において、第１〜第３ソース／ドレーン領域ＳＤ１、ＳＤ２、１３５は同時に形成される。これと異なり、第１〜第３ソース／ドレーン領域ＳＤ１、ＳＤ２、１３５の中の少なくとも１つの領域は別のイオン注入工程によって形成されるか、或いは別のイオン注入工程が追加される。以下、説明を簡単にするために、第１〜第３ソース／ドレーン領域ＳＤ１、ＳＤ２、１３５は同時に形成されるとして説明するが、これに限定されない。
【００５７】
図１、図１７及び図１８を参照すると、第２ソース／ドレーン領域ＳＤ２に連結されるソースラインＳＬが形成される。基板１００上に第１層間絶縁膜１１７を形成した後、これをパターニングして第１リセス領域１０８を形成する。第１リセス領域１０８はゲートライン構造体ＧＬに沿ってｙ方向に延長される。第１リセス領域１０８を満たす導電層を形成した後、第１層間絶縁膜１１７が露出する時まで平坦化工程を遂行して第１リセス領域１０８内にソースラインＳＬを形成する。ソースラインＳＬは、金属、導電性金属窒化物、金属−半導体化合物、又はドーピングされた半導体物質の中の少なくとも１つで形成される。ソースラインＳＬを形成する前に、第１リセス領域１０８によって露出した基板１００の上部に第２金属−シリサイド層１８２が形成される。一例として、第２金属−シリサイド層１８２は第１リセス領域１０８によって露出した基板１００上に金属物質を蒸着した後、熱処理して形成される。
【００５８】
本実施形態において、ソース連結ラインＣＳＬがソースラインＳＬと共に形成される。即ち、第１リセス領域１０８の一部はｘ方向に延長され、第１リセス領域１０８内にソースラインＳＬと連結されるソース連結ラインＣＳＬが形成される。ソース連結ラインＣＳＬはソースラインＳＬの少なくとも一端部を連結するようにｘ方向に沿って延長される。一例として、ソース連結ラインＣＳＬは周辺回路領域ＰＣＲに延長される。上述したように、ソース連結ラインＣＳＬの形状はソースラインＳＬを互いに連結できる何らかの形態にも変形でき、図面に示した形態に限定されない。
【００５９】
図１、図１９及び図２０を参照すると、第１ソース／ドレーン領域ＳＤ１と接する下部コンタクトプラグ１４４が形成される。下部コンタクトプラグ１４４を形成することは、第１層間絶縁膜１１７の上に第２層間絶縁膜１１８を形成した後、第１及び第２層間絶縁膜１１７、１１８を貫通するコンタクトホールを形成することを含む。下部コンタクトプラグ１４４は、金属、導電性金属窒化物、金属−半導体化合物、又はドーピングされた半導体物質の中の少なくとも１つで形成される。
【００６０】
第３ソース／ドレーン領域１３５に電気的に連結される第１周辺コンタクトプラグ１４２が形成される。一例として、第１周辺コンタクトプラグ１４２は、下部コンタクトプラグ１４４と同一工程によって形成されるが、これに限定されず、別個の工程によって形成され得る。第１周辺及び下部コンタクトプラグ１４２、１４４と第１及び第３ソース／ドレーン領域ＳＤ１、１３５との間には第１金属−シリサイド層１８１が形成される。第１金属−シリサイド層１８１は第２金属−シリサイド層１８２と同一な方法で形成される。
【００６１】
図１、図２１及び図２２を参照すると、下部コンタクトプラグ１４４を通じて第１ソース／ドレーン領域ＳＤ１に電気的に連結される可変抵抗構造体ＶＲが形成される。可変抵抗構造体ＶＲは第３層間絶縁膜１１９内に形成される。本発明の思想に従う情報格納装置が磁気メモリ装置である場合、可変抵抗構造体ＶＲは磁気トンネル接合ＭＴＪを含むように形成される。一例として、下部コンタクトプラグ１４４の上に、第１電極１１、基準磁性層１２、トンネルバリアー層１３、自由層１４、及び第２電極１５を順に形成した後、パターニング工程を遂行して各下部コンタクトプラグ１４４の上に配置された可変抵抗構造体ＶＲを形成する。パターニング工程は複数のエッチング工程を含む。一例として、第２電極１５は、その下にある自由層１４、トンネルバリアー層１３、及び基準磁性層１２をパターニングするためのマスクとして使用される。パターニング工程による可変抵抗構造体ＶＲを形成した後、可変抵抗構造体ＶＲの間の空間を満たす絶縁物質を蒸着して第３層間絶縁膜１１９を形成する。
【００６２】
図１、図２〜図４を再び参照すると、ゲートライン構造体ＧＬと交差し、可変抵抗構造体ＶＲを連結するビットラインＢＬが形成される。本実施形態において、ビットラインＢＬは第２電極１５と接触するように形成される。ビットラインＢＬを形成する前に、第１周辺コンタクトプラグ１４２と接する第２周辺コンタクトプラグ１４３が形成される。第２周辺コンタクトプラグ１４３は周辺回路領域ＰＣＲ上の第３層間絶縁膜１１９を貫通して第２周辺コンタクトプラグ１４２を露出するコンタクトホール内に形成される。一例として、ビットラインＢＬは周辺回路領域ＰＣＲに延長されて第２周辺コンタクトプラグ１４３に連結されるように形成される。
【００６３】
導電性分離パターンＣＩを相互に電気的に連結する連結導電パターンＧＳが形成される。連結導電パターンＧＳはビットラインＢＬを覆う第４層間絶縁膜１１５上に形成される。連結導電パターンＧＳは第１〜第４層間絶縁膜１１７、１１８、１１９、１１５を貫通する第１コンタクトプラグ１４７によって導電性分離パターンＣＩと電気的に連結される。一例として、第１コンタクトプラグ１４７の少なくとも一部は下部コンタクトプラグ１４４と同一工程によって形成される。本実施形態で、連結導電パターンＧＳの垂直的位置がビットラインＢＬより高いとして説明したが、これと異なり、連結導電パターンＧＳは、ビットラインＢＬより先に形成されてビットラインＢＬの下に配置されるか、或いはビットラインＢＬと共に形成され得る。
【００６４】
図２３は、本発明の第２実施形態による情報格納装置の平面図であり、図２４及び図２５は、本発明の第２実施形態による情報格納装置の断面図であって、図２３のＡ−Ａ’及びＢ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
【００６５】
図２３、図２４及び図２５を参照すると、本発明の第２実施形態によるソースラインＳＬが提供される。ソースラインＳＬは、第２ソース／ドレーン領域ＳＤ２に接する第１導電パターン１７２、及び第１導電パターン１７２上の第２導電パターン１７４を含む。第１導電パターン１７２は半導体物質を含む。一例として、第１導電パターン１７２はドーピングされたシリコン層である。第２導電パターン１７４は金属を含む層である。一例として、第２導電パターン１７４は、金属、導電性金属窒化物、又は金属−半導体化合物の中の少なくとも１つを含む。
【００６６】
ソースラインＳＬは第２導電パターン１７４上の第３キャッピングパターン１７６を含む。第３キャッピングパターン１７６は、第１及び第２導電パターン１７２、１７４に沿ってｙ方向に延長される。一例として、第３キャッピングパターン１７６は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。ソースラインＳＬは第１及び第２導電パターン１７２、１７４の側壁上に第２スペーサー１７５を更に含む。第２スペーサー１７５は第１及び第２導電パターン１７２、１７４に沿ってｙ方向に延長される。一例として、第２スペーサー１７５は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。
【００６７】
ソースラインＳＬの少なくとも一部は周辺回路領域ＰＣＲ上の周辺ゲート電極構造体ＰＧを構成する層と同一な物質を含む。一例として、第２導電パターン１７４は周辺ゲート電極構造体ＰＧを構成する第２ゲート電極１３３と同一な物質を含む。これは以下で説明する製造方法によって、第２導電パターン１７４と第２ゲート電極１３３とが同一工程によって形成されることに起因する。これと類似に、第２スペーサー１７５は第１スペーサー１３６と同一な物質を含み、第３キャッピングパターン１７６は第２キャッピングパターン１３４と同一な物質を含む。ソースラインＳＬは第１層間絶縁膜１６２内に提供され、周辺ゲート電極構造体ＰＧは第５層間絶縁膜１６３内に提供される。
【００６８】
本実施形態において、ソースラインＳＬは、第１、第３、第６、及び第４層間絶縁膜１６２、１１９、１１４、１１５を貫通する第２コンタクトプラグ１４９を通じてソース連結ラインＣＳＬに電気的に連結される。ソース連結ラインＣＳＬはビットラインＢＬを覆う第４層間絶縁膜１１５上に提供されるとして図示したが、これに限定されず、ビットラインＢＬの下に提供され得る。一例として、ソース連結ラインＣＳＬは第１層間絶縁膜１６２と第３層間絶縁膜１１９との間に提供されてｘ方向に延長され得る。可変抵抗構造体ＶＲは第６層間絶縁膜１１４を貫通する上部コンタクトプラグ１６を通じてビットラインＢＬに電気的に連結される。上述した構造以外の構成は第１実施形態と類似である。
【００６９】
図２６〜図３９は、本発明の第２実施形態による情報格納装置の製造方法を説明するための断面図であって、図２６、２８、３０、３２、３４、３６、３８は、図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図であり、図２７、２９、３１、３３、３５、３７、３９は、図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
【００７０】
図２３、図２６及び図２７を参照すると、基板１００内に素子分離膜１０１が形成され、セルアレイ領域ＣＡＲに第１活性領域ＡＲ１を定義し、周辺回路領域ＰＣＲに第２活性領域ＡＲ２を定義する。セルアレイ領域ＣＡＲにｙ方向に延長されるトレンチが形成される。トレンチは第１トレンチ１０５及び第２トレンチ１０６を含む。第１トレンチ１０５内にゲートライン構造体ＧＬが形成され、第２トレンチ１０６内に導電性分離パターンＣＩが形成される。
【００７１】
ゲートライン構造体ＧＬ及び導電性分離パターンＣＩが形成された結果物の上にゲート絶縁膜１３１、第１ゲート電極１３２、及びキャッピング絶縁膜１３９が順に形成される。ゲート絶縁膜１３１、第１ゲート電極１３２、及びキャッピング絶縁膜１３９は、基板１００の全面に形成された後、パターニングされて周辺回路領域ＰＣＲ上に限定される。一例として、ゲート絶縁膜１３１は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１ゲート電極１３２はドーピングされたシリコンのような半導体物質を含む。キャッピング絶縁膜１３９は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。
【００７２】
図２３、図２８及び図２９を参照すると、セルアレイ領域ＣＡＲに第１及び第２ソース／ドレーン領域ＳＤ１、ＳＤ２が形成される。第１ソース／ドレーン領域ＳＤ１はゲートライン構造体ＧＬと導電性分離パターンＣＩとの間の基板１００に形成され、第２ソース／ドレーン領域ＳＤ２はゲートライン構造体ＧＬの間に形成される。一例として、第１及び第２ソース／ドレーン領域ＳＤ１、ＳＤ２は基板１００の上部に基板１００の導電形と異なる導電形の不純物原子を注入して形成される。一実施形態において、第１及び第２ソース／ドレーン領域ＳＤ１、ＳＤ２は同時に形成される。これと異なり、第１及び第２ソース／ドレーン領域ＳＤ１、ＳＤ２の中の少なくとも１つの領域は、別のイオン注入工程によって形成されるか、或いは別のイオン注入工程が追加され得る。周辺回路領域ＰＣＲはキャッピング絶縁膜１３９及びその下部の層によって覆われているので、不純物領域が形成されないこともあり得る。
【００７３】
ゲートライン構造体ＧＬ及び導電性分離パターンＣＩを覆う第２絶縁膜１６１が形成される。第２絶縁膜１６１をパターニングして第２ソース／ドレーン領域ＳＤ２を露出する第２リセス領域１０７を形成する。一例として、第２リセス領域１０７は、隣接するゲートライン構造体ＧＬの間に形成され、ゲートライン構造体ＧＬに沿って延長されるトレンチ形状である。第２絶縁膜１６１は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。
図２３、図３０及び図３１を参照すると、第２リセス領域１０７内に第１導電パターン１７２が形成される。第１導電パターン１７２は半導体物質を含む。一例として、第１導電パターン１７２はドーピングされたシリコン層を含む。第１導電パターン１７２は、第２リセス領域１０７を満たす導電層を形成した後、第２絶縁膜１６１が露出する時まで平坦化工程を遂行して形成される。平坦化工程の結果、周辺回路領域ＰＣＲのキャッピング絶縁膜１３９が共に除去されて第１ゲート電極１３２の上面が露出する。平坦化工程はエッチバック（ｅｔｃｈ ｂａｃｋ）又はＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）の中の少なくとも１つを含む。
【００７４】
図２３、図３２及び図３３を参照すると、第１導電パターン１７２が形成された結果物の上に第２導電層１７７及びキャッピング層１７８が形成される。第２導電層１７７及びキャッピング層１７８はセルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲの両方に形成される。第２導電層１７７は、金属、導電性金属窒化物、又は金属−半導体化合物の中の少なくとも１つを含む。キャッピング層１７８は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。一実施形態において、第１導電パターン１７２がドーピングされたシリコン層であり、第２導電層１７７が金属を含む層である場合、第１導電パターン１７２と第２導電層１７７との間に金属−シリサイド層（図示せず）が形成される。
【００７５】
図２３、図３４及び図３５を参照すると、第２導電層１７７及びキャッピング層１７８がパターニングされて第１導電パターン１７２上に第２導電パターン１７４及び第３キャッピングパターン１７６が形成され、第１ゲート電極１３２上に第２ゲート電極１３３及び第２キャッピングパターン１３４が形成される。一実施形態において、パターニング工程の時に、第１導電パターン１７２の一部も共にエッチングされる。また、周辺回路領域ＰＣＲの場合、第２導電層１７７と共にゲート絶縁膜１３１及び第１ゲート電極１３２がエッチングされて基板１００の一部が露出する。
【００７６】
図２３、図３６及び図３７を参照すると、スペーサー工程によって第１及び第２導電パターン１７２、１７４の側壁上に第２スペーサー１７５が形成され、第１及び第２ゲート電極１３２、１３３の側壁上に第１スペーサー１３６が形成される。一例として、第１及び第２スペーサー１３６、１７５はシリコン酸化膜で形成される。従って、セルアレイ領域ＣＡＲには、第１及び第２導電パターン１７２、１７４、第３キャッピングパターン１７６、及び第２スペーサー１７５を含むソースラインＳＬが形成され、周辺回路領域ＰＣＲには、ゲート絶縁膜１３１、第１及び第２ゲート電極１３２、１３３、第２キャッピングパターン１３４、及び第１スペーサー１３６を含む周辺ゲート電極構造体ＰＧが形成される。第１及び第２スペーサー１３６、１７５が形成された後、セルアレイ領域ＣＡＲを覆う第１層間絶縁膜１６２が形成される。第１層間絶縁膜１６２は周辺回路領域ＰＣＲを露出する。第１層間絶縁膜１６２によって露出した周辺回路領域ＰＣＲに第３ソース／ドレーン領域１３５が形成される。第３ソース／ドレーン領域１３５は第１層間絶縁膜１６２及び周辺ゲート電極構造体ＰＧをマスクとするイオン注入工程によって形成される。
【００７７】
図２３、図３８及び図３９を参照すると、周辺回路領域ＰＣＲを覆う第５層間絶縁膜１６３を形成した後、第１及び第５層間絶縁膜１６２、１６３を貫通して各々第１ソース／ドレーン領域ＳＤ１及び第３ソース／ドレーン領域１３５に各々電気的に連結される下部コンタクトプラグ１４４及び第１周辺コンタクトプラグ１４２が形成される。一実施形態において、第１及び第３ソース／ドレーン領域ＳＤ１、１３５とコンタクトプラグ１４４、１４２との間に第１金属−シリサイド層１８１が形成される。
【００７８】
下部コンタクトプラグ１４４を通じて第１ソース／ドレーン領域ＳＤ１に電気的に連結される可変抵抗構造体ＶＲが形成される。可変抵抗構造体ＶＲの形成は、下部コンタクトプラグ１４４、第１電極１１、基準磁性層１２、トンネルバリアー層１３、自由層１４、及び第２電極１５を順に形成した後、パターニング工程を遂行して各下部コンタクトプラグ１４４上に配置される可変抵抗構造体ＶＲを形成する。パターニング工程は複数のエッチング工程を含む。パターニング工程による可変抵抗構造体ＶＲを形成した後、可変抵抗構造体ＶＲの間の空間を満たす絶縁物質を蒸着して第３層間絶縁膜１１９を形成する。
【００７９】
図２３、図２４及び図２５を再び参照すると、可変抵抗構造体ＶＲをｘ方向に連結するビットラインＢＬが形成される。本実施形態において、ビットラインＢＬの形成の前に、可変抵抗構造体ＶＲを覆う第６層間絶縁膜１１４が形成された後、第６層間絶縁膜１１４を貫通して可変抵抗構造体ＶＲに連結される上部コンタクトプラグ１６が形成される。
【００８０】
ビットラインＢＬを形成する前に、第１周辺コンタクトプラグ１４２に接する第２周辺コンタクトプラグ１４３が形成される。第２周辺コンタクトプラグ１４３の形成は、第３層間絶縁膜１１９を貫通して第２周辺コンタクトプラグ１４２を露出するコンタクトホールを形成することを含む。一例として、ビットラインＢＬは周辺回路領域ＰＣＲに延長されて第２周辺コンタクトプラグ１４３と接するように形成される。
【００８１】
ソースラインＳＬを互いに電気的に連結するソース連結ラインＣＳＬが形成される。ビットラインＢＬを覆う第４層間絶縁膜１１５を形成した後、第１、第３、第６、及び第４層間絶縁膜１６２、１１９、１１４、１１５を貫通する第２周辺コンタクトプラグ１４９が形成される。第２コンタクトプラグ１４９は第３キャッピングパターン１７６を貫通して第２導電パターン１７４を露出するコンタクトホール内に形成される。ソース連結ラインＣＳＬはｘ方向に沿って延長されてソースラインＳＬに電気的に連結される。一例として、ソース連結ラインＣＳＬは周辺回路領域ＰＣＲに延長される。上述したように、ソース連結ラインＣＳＬの形状はソースラインＳＬを互いに電気的に連結できる何らかの形態にも変形でき、図面に示した形態に限定されない。
【００８２】
導電性分離パターンＣＩを互いに電気的に連結する連結導電パターンＧＳが形成される。連結導電パターンＧＳはソース連結ラインＣＳＬ上に形成された第７層間絶縁膜１１２上に提供される。これと異なり、連結導電パターンＧＳは、ソース連結ラインＣＳＬと同時に形成されるか、或いはソース連結ラインＣＳＬより先に形成され得る。連結導電パターンＧＳの具体的な形態及び形成方法は、図４を参照して説明した実施形態と実質的に同一であるので、具体的な説明は省略する。
【００８３】
上述した実施形態で開示した磁気メモリ装置は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）に具現される。実施形態において、本発明の実施形態によるメモリシステム或いは格納装置は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装される。本発明の実施形態による磁気メモリ装置が実装されたパッケージは磁気メモリ装置を制御するコントローラ及び／又は論理素子等を更に含むこともあり得る。
【００８４】
図４０は、本発明の一実施形態による情報格納装置を含む電子システムの一例を簡略に示したブロック図である。
【００８５】
図４０を参照すると、本実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、メモリ装置（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）１１３０、インターフェイス１１４０、及びバス（ｂｕｓ）１１５０を含む。コントローラ１１１０、入出力装置１１２０、メモリ装置１１３０、及び／又はインターフェイス１１４０はバス１１５０を通じて互いに連結される。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。
【００８６】
コントローラ１１１０は、マイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらの類似な機能を遂行できる論理素子の中の少なくとも１つを含む。入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイ装置等を含む。メモリ装置１１３０はデータ及び／又は命令語等を格納する。メモリ装置１１３０は上述した実施形態で開示したメモリ装置の中の少なくとも１つを含む。インターフェイス１１４０は、通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インターフェイス１１４０は有線又は無線形態である。例えば、インターフェイス１１４０は、アンテナ、有線又は無線トランシーバー等を含む。図示していないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作メモリ装置として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等を更に含むこともある。
【００８７】
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピューター（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全ての電子製品に適用され得る。
【００８８】
図４１は、本発明の一実施形態による情報格納装置を含むメモリカードの一例を簡略に示したブロック図である。
【００８９】
図４１を参照すると、本実施形態によるメモリカード１２００は、フラッシュメモリ等のメモリ装置１２１０を含む。メモリ装置１２１０は上述した実施形態で開示したメモリ装置の中の少なくとも１つを含む。メモリカード１２００は、ホスト（Ｈｏｓｔ）とメモリ装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。
【００９０】
メモリコントローラ１２２０はメモリカードの全般的な動作を制御するプロセシングユニット（ＣＰＵ）１２２２を含む。また、メモリコントローラ１２２０はプロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０は、ホストインターフェイス１２２３、メモリインターフェイス１２２５を更に含む。ホストインターフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備する。メモリインターフェイス１２２５はメモリコントローラ１２２０とメモリ装置１２１０とを接続させる。メモリコントローラ１２２０はエラー訂正ブロック（ＥＣＣ）１２２４を更に含み得る。エラー訂正ブロック１２２４はメモリ装置１２１０から読出されたデータのエラーを検出及び訂正する。図示していないが、メモリカード１２００は、ホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ ｄｅｖｉｃｅ）を更に含み得る。メモリカード１２００は携帯用データ格納カードとして使用され得る。これと異なり、メモリカード１２００はコンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）としても具現され得る。
【００９１】
以上、図面を参照しながら本発明の実施形態を説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００９２】
ＡＲ１ 第１活性領域
ＡＲ２ 第２活性領域
ＣＡＲ セルアレイ領域
ＧＬ ゲートライン構造体
ＰＣＲ 周辺回路領域
１１ 第１電極
１２ 基準磁性層
１３ トンネルバリアー層
１４ 自由層
１５ 第２電極
１６ 上部コンタクトプラグ
１００ 基板
１０１ 素子分離膜
１０５ 第１トレンチ
１０６ 第２トレンチ
１０７ 第２リセス領域
１０８ 第１リセス領域
１１０ 第１絶縁膜
１１１ 埋め込み層
１１２ 第７層間絶縁膜
１１４ 第６層間絶縁膜
１１５ 第４層間絶縁膜
１１７ 第１層間絶縁膜
１１８ 第２層間絶縁膜
１１９ 第３層間絶縁膜
１２０ 第１導電層
１２１ 導電ライン
１２９ 第１キャッピングパターン
１３１ ゲート絶縁膜
１３２ 第１ゲート電極
１３３ 第２ゲート電極
１３４ 第２キャッピングパターン
１３５ 第３ソース／ドレーン領域
１３６ 第１スペーサー
１３９ キャッピング絶縁膜
１４２ 第１周辺コンタクトプラグ
１４３ 第２周辺コンタクトプラグ
１４４ 下部コンタクトプラグ
１４７ 第１コンタクトプラグ
１４８ 第３コンタクトプラグ
１４９ 第２コンタクトプラグ
１６１ 第２絶縁膜
１６２ 第１層間絶縁膜
１６３ 第５層間絶縁膜
１６９ チャンネルストップ領域
１７２ 第１導電パターン
１７４ 第２導電パターン
１７５ 第２スペーサー
１７６ 第３キャッピングパターン
１７７ 第２導電層
１７８ キャッピング層
１８１ 第１金属−シリサイド層
１８２ 第２金属−シリサイド層
１１００ 電子システム
１１１０ コントローラ
１１２０ 入出力装置
１１３０、１２１０ メモリ装置
１１４０ インターフェイス
１１５０ バス
１２００ メモリカード
１２２０ メモリコントローラ
１２２１ ＳＲＡＭ
１２２２ プロセシングユニット（ＣＰＵ）
１２２３ ホストインターフェイス
１２２４ エラー訂正ブロック（ＥＣＣ）
１２２５ メモリインターフェイス
【技術分野】
【０００１】
本発明は、情報格納装置に関する。
【背景技術】
【０００２】
小型化、多機能化及び／又は低い製造単価等の特質によって、半導体素子は電子産業で重要な要素として脚光を浴びている。しかし、電子産業が高度に発展することに伴って情報格納素子の高集積化傾向が深まっている。半導体素子を高集積化するために、半導体素子のパターンの線幅が増々減少している。しかし、最近のパターンの微細化は新しい露光技術及び／又は高い費用の露光技術等を要求しているので、半導体素子の高集積化が増々難しくなる。これによって、最近、新しい高集積化技術に対する多くの研究が進行している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国特許公開第１０−２００８−０１０６１１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、より容易な方法で集積度を向上させた情報格納装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による情報格納装置は、基板と、前記基板上のゲートライン構造体を含むトランジスターと、少なくとも一部が前記基板内に埋め込まれて前記トランジスターの活性領域を定義する導電性分離パターン（ｃｏｎｄｕｃｔｉｖｅ ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎｓ）と、を有し、前記導電性分離パターンは、互いに電気的に連結されることを特徴とする。
【０００６】
前記ゲートライン構造体の各々は少なくとも一部が前記基板内に埋め込まれ、前記導電性分離パターンは、前記ゲートライン構造体と実質的に平行であり得る。
前記導電性分離パターン及び前記ゲートライン構造体は、各々前記基板上に順に提供される絶縁層、導電ライン、及びキャッピングパターンを含み、前記導電ラインは、前記絶縁層及び前記キャッピングパターンによって前記基板と絶縁され得る。
前記導電ラインの上面は、前記基板の上面より低くあり得る。
前記ゲートライン構造体及び前記導電性分離パターンは、各々前記基板上の第１トレンチ及び第２トレンチ内に提供され、前記第１トレンチ及び前記第２トレンチの深さは、実質的に同一であり得る。
前記情報格納装置は、前記導電性分離パターンを互いに電気的に連結する連結導電パターンを更に含み、前記連結導電パターンは、前記ゲートライン構造体と交差する方向に延長され得る。
前記導電性分離パターンは、前記情報格納装置が作動する際に、その下の前記基板にチャンネル領域が形成されることを防止することができる。
前記情報格納装置が作動する際に、前記導電性分離パターンには、接地又は負電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）が印加され得る。
読出しと書込み動作の時、前記導電性分離パターンには、選択されないゲートライン構造体と同一な電圧が印加され得る。
前記トランジスターは、前記ゲートライン構造体の間の前記基板内に提供される第２ソース／ドレーン領域と（ここで‘ソース／ドレーン’という表現は、ソース又はドレーンのいずれかになり得ることを意味し、以下、‘ソース／ドレーン’と記す。）、前記ゲートライン構造体を介して前記第２ソース／ドレーン領域と離隔された第１ソース／ドレーン領域と、を更に含み、前記情報格納装置は、前記第２ソース／ドレーン領域上に配置されて前記ゲートライン構造体に沿って延長されるソースラインを更に含み得る。また、前記ソースラインを互いに電気的に連結するソース連結ラインを更に含み得る。
前記ゲートライン構造体は導電ラインを含み、前記ソースラインの下面は、前記導電ラインの上面より高くあり得る。
前記情報格納装置は、前記ゲートライン構造体と交差して前記トランジスターの活性領域を定義する素子分離膜を更に含み、前記第２ソース／ドレーン領域は、前記素子分離膜によって前記ゲートライン構造体が延長される方向に互いに離隔され得る。
前記ソースラインは、前記第２ソース／ドレーン領域に接する第１導電パターンと、前記第１導電パターン上の第２導電パターンと、を含み、前記第１導電パターンは半導体物質を含み、前記第２導電パターンは金属物質を含み得る。
前記情報格納装置は、前記第１ソース／ドレーン領域に電気的に連結される可変抵抗構造体を更に含み得る。また、前記ゲートライン構造体と交差する方向に延長されて前記可変抵抗構造体を互いに電気的に連結する上部導電パターンを更に含み得る。
前記情報格納装置は、前記第１ソース／ドレーン領域と前記可変抵抗構造体とを連結するコンタクトプラグを更に含み、前記ソースラインの上面は、前記コンタクトプラグの上面より低くあり得る。
前記可変抵抗構造体は、磁気トンネル接合ＭＴＪを含み得る。
【０００７】
本発明の他の態様による情報格納装置は、メモリセル領域及び周辺回路領域を含む基板と、前記メモリセル領域のゲートライン構造体と、前記メモリセル領域の活性領域を定義する導電性分離パターンと、前記周辺回路領域の活性領域を定義する第１素子分離膜と、を有する。
【０００８】
前記ゲートライン構造体と前記導電性分離パターンとは実質的に平行であり、前記ゲートライン構造体と前記導電性分離パターンとは各々少なくとも一部が前記基板内に埋め込まれ得る。
前記導電性分離パターンは、互いに電気的に連結され得る。
前記情報格納装置は、前記メモリセル領域内に提供されて前記ゲートライン構造体と交差する第２素子分離膜を更に含み、前記第２素子分離膜は、前記導電性分離パターンと共に前記メモリセル領域の活性領域を定義することができる。
前記情報格納装置は、前記ゲートライン構造体の間に提供される第２ソース／ドレーン領域と、前記第２ソース／ドレーン領域上に配置されて前記ゲートライン構造体に沿って延長されるソースラインと、前記ゲートライン構造体を介して前記第２ソース／ドレーン領域と離隔された第１ソース／ドレーン領域と、を更に含み得る。
前記情報格納装置は、前記周辺回路領域上に周辺ゲート電極を更に含み、前記ソースラインは、前記第２ソース／ドレーン領域に接する第１導電パターンと、前記第１導電パターン上の第２導電パターンと、を含み、前記周辺ゲート電極は、前記第２導電パターンと同一な物質を含み得る。
前記導電性分離パターンの間には、各々一対のゲートライン構造体が提供され、前記ソースラインは、前記一対のゲートライン構造体の間の前記第２ソース／ドレーン領域を互いに電気的に連結することができる。
【０００９】
本発明の一態様による可変抵抗メモリ装置は、少なくとも一部が基板内に埋め込まれたゲートライン構造体と、前記ゲートライン構造体の間の前記基板内に提供される第２ソース／ドレーン領域と、前記第２ソース／ドレーン領域上に配置されて前記ゲートライン構造体に沿って延長されるソースラインと、前記ゲートライン構造体を介して前記第２ソース／ドレーン領域と離隔された第１ソース／ドレーン領域と、前記第１ソース／ドレーン領域に電気的に連結される可変抵抗構造体と、を有する。
【００１０】
前記可変抵抗メモリ装置は、前記ソースラインを互いに電気的に連結するソース連結ラインを更に含み得る。
前記可変抵抗メモリ装置は、前記ゲートライン構造体と交差する素子分離膜を更に含み、前記第２ソース／ドレーン領域は、前記素子分離膜によって前記ゲートライン構造体が延長される方向に互いに離隔され、前記ゲートライン構造体が延長される方向に互いに離隔された前記第２ソース／ドレーン領域は、前記ソースラインによって互いに電気的に連結され得る。
前記ソースラインは、前記第２ソース／ドレーン領域に接する第１導電パターンと、前記第１導電パターン上の第２導電パターンと、を含み、前記第１導電パターンは半導体物質を含み、前記第２導電パターンは金属物質を含み得る。
前記可変抵抗メモリ装置は、前記ゲートライン構造体の間に延長されて少なくとも一部が前記基板に埋め込まれた導電性分離パターンを更に含み、前記導電性分離パターンは、互いに電気的に連結され得る。
前記導電性分離パターンは、前記ゲートライン構造体と実質的に同一な形状であり得る。
前記導電性分離パターンの下面は、前記ゲートライン構造体の下面より低くあり得る。
前記可変抵抗メモリ装置は、前記導電性分離パターンの下に前記基板の導電形と同一な導電形の不純物でドーピングされたチャンネルストップ不純物領域を更に含み得る。
【００１１】
本発明の一態様による情報格納装置の製造方法は、セル領域及び周辺回路領域を含む基板を準備する段階と、前記基板に少なくとも一部が埋め込まれた導電性分離パターンを形成する段階と、前記導電性分離パターンの間に延長されるソースラインを形成する段階と、前記基板内に埋め込まれて前記ソースラインと前記導電性分離パターンとの間に延長されるゲートライン構造体を形成する段階と、を有し、前記導電性分離パターンの少なくとも一部は、前記ゲートライン構造体の少なくとも一部と同時に形成される。
【００１２】
前記情報格納装置の製造方法は、前記導電性分離パターンを互いに電気的に連結する連結導電パターンを形成する段階を更に含むことができる。
前記導電性分離パターン及び前記ゲートライン構造体を形成する段階は、前記セル領域に第１トレンチ及び第２トレンチを形成する段階と、前記第１及び第２トレンチ内に絶縁層及び導電層を順に形成する段階と、平坦化工程によって前記絶縁層及び導電層を各々前記第１及び第２トレンチ内に分離する段階と、前記第１及び第２トレンチの上部を満たす第１キャッピングパターンを形成する段階と、を含み得る。
前記第１トレンチ及び前記第２トレンチは実質的に平行であり、前記導電性分離パターンの間に各々一対のゲートライン構造体が形成され得る。
前記第１トレンチ及び前記第２トレンチは、同一エッチング工程によって形成され得る。
前記情報格納装置の製造方法は、前記ゲートライン構造体と前記導電性分離パターンとの間の前記基板に第１ソース／ドレーン領域を形成する段階と、前記ゲートライン構造体の間に第２ソース／ドレーン領域を形成する段階と、を更に含み得る。
前記第１及び第２ソース／ドレーン領域は、同一工程によって形成され得る。
前記ソースラインを形成する段階は、前記導電性分離パターン及び前記ゲートライン構造体を覆う層間絶縁膜を形成する段階と、前記層間絶縁膜をエッチングして前記第２ソース／ドレーン領域を露出させる段階と、前記第２ソース／ドレーン領域に接する導電層を形成する段階と、を含み得る。
前記情報格納装置の製造方法は、前記ソースラインを電気的に連結するソース連結ラインを形成する段階を更に含み得る。前記ソース連結ラインは、前記ソースラインと同一工程によって形成され得る。
前記情報格納装置の製造方法は、前記周辺回路領域に周辺ゲート電極構造体を形成する段階を更に含み、前記周辺ゲート電極構造体の少なくとも一部は、前記ソースラインと同一工程によって形成され得る。
前記ソースライン及び前記周辺ゲート電極構造体を形成する段階は、前記周辺回路領域上に周辺ゲート絶縁膜及び第１半導体層を順に形成する段階と、前記セル領域上に第２半導体層を形成する段階と、前記第１及び第２半導体層上に金属を含む第２導電パターンを形成する段階と、を含み得る。
前記ソースライン及び前記周辺ゲート電極構造体を形成する段階は、前記第２導電パターン上に第２キャッピングパターン及びスペーサーを形成する段階を更に含み得る。
【発明の効果】
【００１３】
本発明によれば、基板に埋め込まれて短チャンネル効果が改善された情報格納装置を提供することができる。また、隣接するゲートの共通ソースラインとして使用されるソースラインパターンを提供して情報格納装置の集積度を向上させることができる。ゲートライン構造体の間に導電性分離パターンを容易に形成できるので、隣接ゲートライン構造体の間に絶縁構造を形成できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態による情報格納装置の平面図である。
【図２】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図４】図１のＥ−Ｅ’線に沿う断面図である。
【図５】第１実施形態の変形例を説明するための図面として、図２の一部領域の拡大図である。
【図６】第１実施形態の変形例を説明するための図面として、図２の一部領域の拡大図である。
【図７】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図８】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図９】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１０】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１１】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１２】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１３】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１４】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１５】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１６】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１７】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図１８】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図１９】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２０】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図２１】図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２２】図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図２３】本発明の第２実施形態による情報格納装置の平面図である。
【図２４】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２５】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図２６】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２７】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図２８】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図２９】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３０】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３１】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３２】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３３】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３４】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３５】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３６】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３７】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図３８】図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図である。
【図３９】図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【図４０】本発明の一実施形態による情報格納装置を含む電子システムの一例を簡略に示したブロック図である。
【図４１】本発明の一実施形態による情報格納装置を含むメモリカードの一例を簡略に示したブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明の特徴及び長所は、図面と関連する以下の実施形態を通じて容易に理解される。しかし、本発明はここで説明する実施形態に限定されずに他の形態で具体化できる。むしろ、ここで紹介する実施形態は開示した内容が徹底して完全になるようにそして当業者に本発明の思想が十分に伝達できるようにするために提供される。
【００１６】
本明細書で、ある膜（又は層）が他の膜（又は層）又は基板の上にあると言及する場合、それは他の膜（又は層）又は基板の上に直接形成されるか、又はそれらの間に第３の膜（又は層）が介在することもある。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張することがある。また、本明細書の多様な実施形態で、第１、第２、第３等の用語を多様な領域、膜（又は層）等を説明するために使用するが、これらの領域、膜がこのような用語によって限定されない。これらの用語は単なるいずれかの所定領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用するだけである。従って、いずれかの実施形態で第１膜質として言及した膜質が他の実施形態では第２膜質として言及することもある。ここで説明し、例示する各実施形態はそれらの相補的な実施形態も含む。本明細書で‘及び／又は’という表現は前後に羅列した構成要素の中の少なくとも１つを含む意味として使用する。明細書全体に亘り同一な参照番号で表示した部分は同一な構成要素を示す。
【００１７】
図１は、本発明の第１実施形態による情報格納装置の平面図であり、図２〜図４は、本発明の第１実施形態による情報格納装置の断面図であって、図１のＡ−Ａ’及びＢ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ’、Ｅ−Ｅ’線に沿う断面図である。
【００１８】
図１、図２〜図４を参照すると、セルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲを含む基板１００が提供される。基板１００は、半導体特性を有する物質、絶縁性物質、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、基板１００はシリコンウエハーである。一例として、基板１００はｐ形不純物で軽くドーピングされた領域である。基板１００に素子分離膜１０１が配置されてセルアレイ領域ＣＡＲに第１活性領域ＡＲ１を定義し、周辺回路領域ＰＣＲに第２活性領域ＡＲ２を定義する。第１活性領域ＡＲ１はｘ方向に延長されるライン形状である。
【００１９】
ゲートライン構造体ＧＬを含むトランジスターがセルアレイ領域ＣＡＲに提供される。一実施形態において、ゲートライン構造体ＧＬは、少なくとも一部が基板１００内に埋め込まれた形状であるが、これに限定されない。ゲートライン構造体ＧＬは素子分離膜１０１と交差してｙ方向に延長される。ゲートライン構造体ＧＬは基板１００に形成された第１トレンチ１０５内に提供される。ゲートライン構造体ＧＬは、第１トレンチ１０５内に提供される導電ライン１２１、導電ライン１２１の側壁及び下部を囲む第１絶縁膜１１０、及び導電ライン１２１の上に提供されて第１トレンチ１０５を満たす第１キャッピングパターン１２９を含む。第１絶縁膜１１０はトランジスターのゲート絶縁膜であり得る。第１絶縁膜１１０及び第１キャッピングパターン１２９は導電ライン１２１を基板１００と絶縁させる。一実施形態において、導電ライン１２１の上面は基板１００の上面より低いことがある
【００２０】
導電ライン１２１は導電物質を含む。一例として、導電ライン１２１は、ドーピングされた半導体物質、導電性金属窒化物、金属、又は金属−半導体化合物等から選択される少なくとも１つを含む。第１絶縁膜１１０は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１キャッピングパターン１２９は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化物の中の少なくとも１つを含む。ゲートライン構造体ＧＬは本実施形態による情報格納装置のワードラインである。
【００２１】
隣接するゲートライン構造体ＧＬの間の基板１００に第２ソース／ドレーン領域ＳＤ２が提供され、第２ソース／ドレーン領域ＳＤ２の上にソースラインＳＬが提供される。第２ソース／ドレーン領域ＳＤ２は素子分離膜１０１によってｙ方向に互いに分離された形状である。ソースラインＳＬはｙ方向に分離された第２ソース／ドレーン領域ＳＤ２と共通に接する。即ち、ゲートライン構造体ＧＬに沿ってｙ方向に延長されたソースラインＳＬは第１層間絶縁膜１１７を貫通してｙ方向に分離された第２ソース／ドレーン領域ＳＤ２を互いに電気的に連結する。ソースラインＳＬは隣接する一対のゲートライン構造体ＧＬの共通ソースとして使用される。第２ソース／ドレーン領域ＳＤ２はソースラインＳＬと電気的に連結されてゲートライン構造体ＧＬのソース領域として使用される。ソースラインＳＬと第２ソース／ドレーン領域ＳＤ２との間に第２金属−シリサイド層１８２が提供される。第２金属−シリサイド層１８２はソースラインＳＬと第２ソース／ドレーン領域ＳＤ２との間の接触抵抗を減少させる。
【００２２】
ソースラインＳＬの下面は基板１００の上面より低いことがある。一例として、ソースラインＳＬの下面は第１キャッピングパターン１２９の上面より低いことがある。一実施形態において、ソースラインＳＬの一部は第１キャッピングパターン１２９とオーバーラップする。ソースラインＳＬの上面はゲートライン構造体ＧＬの上面より高い。
【００２３】
第２ソース／ドレーン領域ＳＤ２は基板１００と異なる導電形の不純物で重くドーピングされた領域である。一例として、基板１００がｐ形である場合、第２ソース／ドレーン領域ＳＤ２はｎ形不純物領域である。ソースラインＳＬは、金属、導電性金属窒化物、又は金属−半導体化合物の中の少なくとも１つを含む。一例として、ソースラインＳＬは、タングステン、チタニウム、タンタルの中の少なくとも１つを含む。他の実施形態において、ソースラインＳＬはドーピングされた半導体層であり得る。
【００２４】
ソースラインＳＬは互いに電気的に連結される。一例として、ソースラインＳＬを電気的に連結するソース連結ラインＣＳＬが提供される。ソース連結ラインＣＳＬはゲートライン構造体ＧＬと交差する方向に延長される。本実施形態において、ソース連結ラインＣＳＬはソースラインＳＬと共に形成されて実質的に同一平面上に配置される。ソース連結ラインＣＳＬは、周辺回路領域ＰＣＲに延長され、第３コンタクトプラグ１４８によって周辺領域上のトランジスター（図示せず）に電気的に連結される。
【００２５】
図１にはソース連結ラインＣＳＬがソースラインＳＬの一側に配置されているが、これに限定されず、ソースラインＳＬを電気的に互いに連結できる何らかの変形も可能である。一例として、ソース連結ラインＣＳＬは、ソースラインＳＬの両側に配置されるか、或いはセルアレイ領域ＣＡＲの周囲に形成されて閉ループ（ｃｌｏｓｅｄ ｌｏｏｐ）を成し得る。
【００２６】
少なくとも一部が基板１００内に埋め込まれ、トランジスターの活性領域を定義する導電性分離パターンＣＩが提供される。平面的観点で、ソースラインＳＬは隣接する一対の導電性分離パターンＣＩの間に延長され、ゲートライン構造体ＧＬはソースラインＳＬと導電性分離パターンＣＩの間に延長される。一例として、導電性分離パターンＣＩは基板１００に形成された第２トレンチ１０６内に提供される。第２トレンチ１０６は第１トレンチ１０５と実質的に平行である。一例として、第２トレンチ１０６は第１トレンチ１０５と同一エッチング工程によって形成される。一例として、第２トレンチ１０６の深さは第１トレンチ１０５の深さと実質的に同一である。
【００２７】
導電性分離パターンＣＩはゲートライン構造体ＧＬと実質的に同一な形状である。一例として、導電性分離パターンＣＩは、ゲートライン構造体ＧＬと同様に、導電ライン１２１、導電ライン１２１の側壁及び下部を囲む第１絶縁膜１１０、及び導電ライン１２１の上に提供されて第２トレンチ１０６を満たす第１キャッピングパターン１２９を含む。
【００２８】
導電性分離パターンＣＩは電気的に互いに連結される。一例として、導電性分離パターンＣＩを電気的に連結する連結導電パターンＧＳが提供される。導電性分離パターンＣＩは第１コンタクトプラグ１４７を通じて連結導電パターンＧＳに電気的に連結される。
【００２９】
連結導電パターンＧＳはゲートライン構造体ＧＬと交差する方向に延長される。連結導電パターンＧＳは周辺回路領域ＰＣＲ上に延長される。図１で連結導電パターンＧＳは、導電性分離パターンＣＩの一側に配置されているが、これに限定されず、導電性分離パターンＣＩを電気的に互いに連結できる何らかの変形も可能である。一例として、連結導電パターンＧＳは、導電性分離パターンＣＩの両側に配置されるか、或いはセルアレイ領域ＣＡＲの周囲に形成されて閉ループ（ｃｌｏｓｅｄ ｌｏｏｐ）を成し得る。連結導電パターンＧＳ及び第１コンタクトプラグ１４７は、金属、導電性金属窒化物、金属−半導体化合物、ドーピングされたポリシリコンの中の少なくとも１つを含む。
【００３０】
ゲートライン構造体ＧＬと導電性分離パターンＣＩとの間に第１ソース／ドレーン領域ＳＤ１が提供される。第１ソース／ドレーン領域ＳＤ１はゲートライン構造体ＧＬを介して第２ソース／ドレーン領域ＳＤ２と離隔される。第１ソース／ドレーン領域ＳＤ１は基板１００と異なる導電形の不純物で重くドーピングされた領域である。第１ソース／ドレーン領域ＳＤ１は素子分離膜１０１によってｙ方向に互いに分離された形状である。一例として、第１ソース／ドレーン領域ＳＤ１はゲートライン構造体ＧＬのドレーン領域に使用される。閾値電圧以上の電圧がゲートライン構造体ＧＬに印加された場合、第１ソース／ドレーン領域ＳＤ１と第２ソース／ドレーン領域ＳＤ２はゲートライン構造体ＧＬの下に形成されたチャンネル（図示せず）によって電気的に連結される。チャンネルはゲートライン構造体ＧＬの側面及び下部に沿って形成されるので、ゲート構造を基板１００の上面の上に形成する場合より相対的にチャンネル長さが長くなる。従って、情報格納装置の集積度が増加することに伴って発生する短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を緩和することができる。
【００３１】
周辺回路領域ＰＣＲ上に周辺ゲート電極構造体ＰＧが提供される。周辺ゲート電極構造体ＰＧは、周辺回路領域ＰＣＲ上に順に積層されたゲート絶縁膜１３１、ゲート電極、第２キャッピングパターン１３４を含む。ゲート電極は複数の層を含む。一例として、ゲート電極は、半導体物質を含む第１ゲート電極１３２、及び金属物質を含む第２ゲート電極１３３を含む。周辺ゲート電極構造体ＰＧは第１及び第２ゲート電極１３２、１３３の側壁上に第１スペーサー１３６を更に含む。第１スペーサー１３６及び第２キャッピングパターン１３４は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜である。
【００３２】
ゲートライン構造体ＧＬと交差する上部導電パターンが提供される。一例として、上部導電パターンはビットラインＢＬである。ビットラインＢＬは第１層間絶縁膜１１７及び第２層間絶縁膜１１８を貫通する下部コンタクトプラグ１４４を通じて第１ソース／ドレーン領域ＳＤ１に電気的に連結される。一例として、下部コンタクトプラグ１４４と第１ソース／ドレーン領域ＳＤ１との間に第１金属シリサイド層１８１が提供される。ビットラインＢＬは、周辺回路領域ＰＣＲ上に延長され、第１及び第２周辺コンタクトプラグ１４２、１４３を通じて周辺回路領域ＰＣＲに形成された第３ソース／ドレーン領域１３５に電気的に連結される。
【００３３】
一例として、本実施形態による情報格納装置が可変抵抗メモリ装置である場合、ビットラインＢＬと下部コンタクトプラグ１４４との間に可変抵抗構造体ＶＲが提供される。ビットラインＢＬはｘ方向に延長されて複数の可変抵抗構造体ＶＲに電気的に連結される。可変抵抗構造体ＶＲは第３層間絶縁膜１１９内に提供される。これと異なり、本発明の情報格納装置は、可変抵抗メモリ装置でないこともあり、これに限定されない。以下、説明を簡単にするために可変抵抗メモリ装置を一例として説明する。可変抵抗構造体ＶＲはビットラインＢＬと下部コンタクトプラグ１４４との間に提供されてその抵抗状態に従ってデータを格納する。一例として、可変抵抗メモリ装置が磁気メモリ装置ＭＲＡＭである場合、可変抵抗構造体ＶＲは磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）を含む。本発明の情報格納装置が可変抵抗メモリ装置である場合、本発明の技術的思想は、磁気メモリ装置に限定されず、相変化メモリ装置ＰＲＡＭ、強誘電体メモリ装置ＦｅＲＡＭ、抵抗メモリ装置ＲｅＲＡＭ等を含む。一例として、可変抵抗メモリ装置が相変化メモリ装置ＰＲＡＭである場合、可変抵抗構造体ＶＲは電極間に相変化物質膜を含む。他の実施形態において、可変抵抗メモリ装置が強誘電体メモリ装置である場合、可変抵抗構造体ＶＲは電極の間に強誘電体膜を含む。以下、本明細書では説明を簡単にするために磁気メモリ装置を一例として説明するが、これに限定されない。
【００３４】
可変抵抗構造体ＶＲは、第１電極１１と第２電極１５との間に順に積層された基準磁性層１２、トンネルバリアー層１３、及び自由層１４を含む。基準磁性層１２と自由層１４との位置は互いに変わり得、１つ以上の基準磁性層及び自由層が提供される。一例として、第１及び第２電極１１、１５の間に複数の磁気トンネル接合が提供される。可変抵抗構造体ＶＲの磁気トンネル接合の抵抗値は、基準磁性層１２と自由層１４との磁化方向に沿って異なる。一例として、基準磁性層１２及び自由層１４の磁化方向が互に反平行になる場合に磁気トンネル接合は相対的に大きい抵抗値を有し、基準磁性層１２及び自由層１４の磁化方向が平行である場合に磁気トンネル接合は相対的に小さい抵抗値を有する。このような抵抗値の差異を利用して磁気メモリ装置はデータを書込み又は読出しすることができる。
【００３５】
第１及び第２電極１１、１５は反応性が低い導電物質を含む。第１及び第２電極１１、１５は導電性金属窒化物を含む。例えば、第１及び第２電極１１、１５は、窒化チタニウム、窒化タンタル、窒化タングステン、又は窒化チタニウムアルミニウムから選択される少なくとも１つを含む。
【００３６】
可変抵抗メモリ装置が作動する際、電流の移動方向と磁化容易軸（ｅａｓｙ ａｘｉｓ）とが実質的に垂直になる水平ＭＴＪの場合、基準磁性層１２は固定層（ｐｉｎｎｉｎｇ ｌａｙｅｒ）及び被固定層（ｐｉｎｎｅｄ ｌａｙｅｒ）を含む。固定層は反強磁性物質（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む。例えば、固定層は、ＰｔＭｎ、ＩｒＭｎ、ＭｎＯ、ＭｎＳ、ＭｎＴｅ、ＭｎＦ２、ＦｅＣｌ２、ＦｅＯ、ＣｏＣｌ２、ＣｏＯ、ＮｉＣｌ２、ＮｉＯ、及びＣｒの中から選択される少なくとも１つを含む。被固定層は固定層によって固定された磁化方向を有する。被固定層は強磁性物質（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む。被固定層は、例えば、ＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２の中から選択される少なくとも１つを含む。
【００３７】
トンネルバリアー層１３はスピン拡散長さ（ｓｐｉｎ ｄｉｆｆｕｓｉｏｎ ｄｉｓｔａｎｃｅ）より薄い厚さを有する。トンネルバリアー層１３は非磁性物質を含む。一例として、トンネルバリアー層１３は、マグネシウムＭｇ、チタニウムＴｉ、アルミニウムＡｌ、マグネシウム−亜鉛ＭｇＺｎ及びマグネシウム−ホウ素ＭｇＢの酸化物、チタニウムＴｉ、及びバナジウムＶの窒化物の中から選択される少なくとも１つを含む。
【００３８】
自由層１４は変化できる磁化方向を有する物質を含む。自由層１４の磁化方向は、磁気メモリセルの外部及び／又は内部で提供される電気的又は磁気的な要因によって変更される。自由層１４は、コバルトＣｏ、鉄Ｆｅ、及びニッケルＮｉの中の少なくとも１つを含む強磁性物質を含む。例えば、自由層１４は、ＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２の中から選択される少なくとも１つを含む。
【００３９】
可変抵抗メモリ装置は、水平ＭＴＪを含むとして説明したが、これに限定されず、電流の移動方向と磁化容易軸（ｅａｓｙ ａｘｉｓ）とが実質的に平行である垂直ＭＴＪを含み得る。この場合、基準磁性層１２及び自由層１４はトンネルバリアー層１３と実質的に垂直になる磁化方向を有する。
【００４０】
本発明の情報格納装置が可変抵抗メモリ装置である場合、読出し、書込み‘１’、書込み‘０’動作の時に、ゲートライン構造体ＧＬ、ソースラインＳＬ、導電性分離パターンＣＩ、及びビットラインＢＬに印加される電圧は次の表１の通りである。ゲートライン構造体ＧＬは下の表１のワードラインＷＬに該当する。
【００４１】
【表１】
【００４２】
表１を参照すると、書込み‘１’、書込み‘０’、及び読出し動作の時、選択ワードラインＳｅｌ−ＷＬには、各々Ｖｇ１、Ｖｇ０、及びＶｇｒが印加される。Ｖｇ１、Ｖｇ０、及びＶｇｒは、閾値電圧より高い電圧であり、可変抵抗構造体ＶＲの種類、ソース／ドレーンのドーピング濃度、ゲート絶縁膜の厚さ等によって多様に変化する。一例として、Ｖｇ１はＶｇ０と実質的に同一であり、Ｖｇｒは相対的にＶｇ１及びＶｇ０より低い電圧である。一例として、Ｖｇ１及びＶｇ０は約０．５〜５Ｖである。選択されないワードラインＵｎｓｅｌ−ＷＬには接地電圧ＧＮＤ又は負電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）が印加される。
【００４３】
書込み及び読出し動作の時、ソースラインＳＬにはＶｓｌが印加される。一例として、Ｖｓｌは約１Ｖ又は接地電圧ＧＮＤである。書込み‘１’、書込み‘０’、及び読出し動作の時、選択ビットラインＳｅｌ−ＢＬには、各々Ｖｄ１、Ｖｄ０、及びＶｒが印加される。Ｖｄ１はＶｄ０より大きい電圧である。これと異なり、可変抵抗構造体ＶＲの種類に応じて、Ｖｄ１はＶｄ０と同一であるか或いはＶｄ０より大きくあり得る。非選択ビットラインＵｎｓｅｌ−ＢＬは接地電圧ＧＮＤが印加されるか或いはフローティング状態である。
【００４４】
導電性分離パターンＣＩは、読出し及び書込み動作の両方において、接地ＧＮＤ又は負電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）が印加される。一例として、導電性分離パターンＣＩには非選択ワードラインＵｎｓｅｌ−ＷＬと実質的に同一な電圧が印加される。他の実施形態で、導電性分離パターンＣＩには非選択ワードラインＵｓｅｌ−ＷＬに印加される電圧より小さい電圧が印加され得る。
【００４５】
導電性分離パターンＣＩに接地ＧＮＤ又は負電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）を印加することで、隣接するゲートライン構造体ＧＬに所定の電圧が印加される時に、導電性分離パターンＣＩの電位も共に上昇してその下にチャンネルが生じることを防止することができる。以下で説明するように、導電性分離パターンＣＩの形成はゲートライン構造体ＧＬの形成工程の少なくとも一部を利用して遂行できる。従って、より簡単な方法でゲートライン構造体ＧＬの間に絶縁構造を形成でき、連結導電パターンＧＳを通じて複数の導電性分離パターンＣＩに同時に接地又は負電圧を印加することができる。
【００４６】
本実施形態によると、基板１００内に埋め込まれたゲートライン構造体ＧＬによって短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を防止でき、隣接するゲートライン構造体ＧＬがソースラインＳＬを通じてソース領域を共有できるので、素子の集積度を向上させ得る。また、ゲートライン構造体ＧＬの形成工程の少なくとも一部を利用して形成される導電性分離パターンＣＩを利用して、より簡単にゲートライン構造体ＧＬの間に絶縁構造を形成できる。
【００４７】
図５及び図６は、第１実施形態の変形例を説明するための図面として、図２の一部領域の拡大図である。導電性分離パターンＣＩの幅ｄ２は、図５に示したようにゲートライン構造体ＧＬの幅ｄ１より大きくあり得る。その他の変形例で、導電性分離パターンＣＩの厚さｔ２はゲートライン構造体ＧＬの厚さｔ１より大きくあり得る。導電性分離パターンＣＩの上記のような変形は、第１及び第２トレンチ１０５、１０６の形態を変更して達成できる。一例として、第２トレンチ１０６の幅を第１トレンチ１０５の幅より広くパターニングして図５のような構造を形成するか、或いは第１及び第２トレンチ１０５、１０６の形成工程を別のエッチング工程によって遂行して図６に示したように互いに異なる深さの第１及び第２トレンチ１０５、１０６を形成し得る。導電性分離パターンＣＩの下の基板１００にチャンネルストップ領域１６９が形成され得る。チャンネルストップ領域１６９は隣接するソース／ドレーン領域の間の絶縁のための不純物領域である。チャンネルストップ領域１６９は基板１００の導電形と同一な導電形の不純物を第２トレンチ１０６の下に注入して形成される。一例として、図６のように第１及び第２トレンチ１０５、１０６の形成が別個のエッチング工程で遂行される場合、第１トレンチ１０５を形成した後、第１トレンチ１０５を覆うマスク（図示せず）を形成する。マスクによって露出した領域に第２トレンチ１０６を形成した後、イオン注入工程を通じてチャンネルストップ領域１６９を形成する。
【００４８】
図７〜図２２は、本発明の第１実施形態による情報格納装置の製造方法を説明するための断面図であって、図７、９、１１、１３、１５、１７、１９、２１は、図１のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図であり、図８、１０、１２、１４、１６、１８、２０、２２は、図１のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。
【００４９】
図１、図７及び図８を参照すると、基板１００内に素子分離膜１０１が形成され、セルアレイ領域ＣＡＲに第１活性領域ＡＲ１を定義し、周辺回路領域ＰＣＲに第２活性領域ＡＲ２を定義する。第１活性領域ＡＲ１及び素子分離膜１０１はｘ方向に延長されたライン形態である。素子分離膜１０１はトレンチ素子分離法で形成される。素子分離膜１０１はＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａ ｅｔｈｌｙ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）、又はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）の中の少なくとも１つである。基板１００はｐ形不純物で軽くドーピングされた領域である。
【００５０】
セルアレイ領域ＣＡＲにｙ方向に延長されるトレンチが形成される。トレンチは第１トレンチ１０５及び第２トレンチ１０６を含む。上述したように、第１トレンチ１０５はゲートライン構造体が形成される領域であり、第２トレンチ１０６は導電性分離パターンが形成される領域である。図５及び図６を参照して説明したように、第１及び第２トレンチ１０５、１０６は互いに異なる深さ又は幅を有するように形成できるが、以下では説明を簡単にするために第１及び第２トレンチ１０５、１０６が同一エッチング工程によって実質的に同一な深さに形成されるとして説明する。トレンチ１０５、１０６はハードマスクパターン又はフォトレジストパターンを利用して形成される。トレンチ１０５、１０６を形成した後、ハードマスクパターン又はフォトレジストパターンは除去される。
【００５１】
図１、図９及び図１０を参照すると、トレンチ１０５、１０６が形成された基板１００上に第１絶縁膜１１０、第１導電層１２０、及び埋め込み層１１１が順に形成される。トレンチ１０５、１０６に沿って第１絶縁膜１１０及び第１導電層１２０が形成された後、トレンチ１０５、１０６を満たすように埋め込み層１１１が形成される。一例として、第１絶縁膜１１０は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１導電層１２０は、ドーピングされた半導体物質、導電性金属窒化物、金属、又は金属−半導体化合物の中の少なくとも１つを含む。埋め込み層１１１は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１絶縁膜１１０、第１導電層１２０、及び埋め込み層１１１は、各々化学的気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、物理的気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、又は原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ：ＡＬＤ）の中の少なくとも１つで形成される。
【００５２】
図１、図１１及び図１２を参照すると、第１絶縁膜１１０、埋め込み層１１１、及び第１導電層１２０をエッチングしてトレンチ１０５、１０６内に限定する。エッチング工程によって第１導電層１２０は複数の導電ライン１２１と分離される。エッチング工程を遂行する前、平坦化工程を遂行して埋め込み層１１１の上面が第１導電層１２０の上面と実質的に同一であるようにする。エッチング工程は第１導電層１２０と埋め込み層１１１とに対して実質的に同一なエッチング率を有するレシピーによって遂行される。埋め込み層１１１はトレンチ１０５、１０６内の導電ライン１２１が損傷されることを防止する。エッチング工程はトレンチ１０５、１０６の上部が露出する時まで遂行される。即ち、トレンチ１０５、１０６の上部には何も満たさないリセス領域が形成される。エッチング工程によって周辺回路領域ＰＣＲの上に形成された第１絶縁膜１１０、第１導電層１２０、及び埋め込み層１１１は除去される。
【００５３】
図１、図１３及び図１４を参照すると、トレンチ１０５、１０６の上部を満たす第１キャッピングパターン１２９が形成される。第１キャッピングパターン１２９は、トレンチ１０５、１０６の上部を満たす絶縁膜を形成した後、基板１００の上面が露出する時まで平坦化工程を遂行して形成される。第１キャッピングパターン１２９は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１キャッピングパターン１２９の形成結果、第１トレンチ１０５内にはゲートラインパターンＧＬが形成され、第２トレンチ１０６内には導電性分離パターンＣＩが形成される。隣接する導電性分離パターンＣＩの間には一対のゲートラインパターンＧＬが形成される。
【００５４】
周辺回路領域ＰＣＲ上に周辺ゲート電極構造体ＰＧが形成される。一例として、ゲート絶縁膜１３１、ゲート電極、及び第２キャッピングパターン１３４が順に形成される。ゲート電極は複数の層を含む。一例として、ゲート電極は半導体物質を含む第１ゲート電極１３２及び金属物質を含む第２ゲート電極１３３を含む。第１及び第２ゲート電極１３２、１３３の側壁上に第１スペーサー１３６が形成される。一実施形態において、ゲート絶縁膜１３１はシリコン酸化膜であり、第２キャッピングパターン１３４はシリコン窒化膜である。ゲート絶縁膜１３１、第１及び第２ゲート電極１３２、１３３、及び第２キャッピングパターン１３４は、基板１００の全面に形成された後、セルアレイ領域ＣＡＲから除去される。
【００５５】
図１、図１５及び図１６を参照すると、基板１００の上部にソース／ドレーン領域が形成される。ソース／ドレーン領域は、セルアレイ領域ＣＡＲの第１ソース／ドレーン領域ＳＤ１と第２ソースドレーン領域ＳＤ２、及び周辺回路領域ＰＣＲの第３ソース／ドレーン領域１３５を含む。第１ソース／ドレーン領域ＳＤ１はゲートライン構造体ＧＬと導電性分離パターンＣＩとの間の基板１００に形成され、第２ソース／ドレーン領域ＳＤ２はゲートライン構造体ＧＬの間に形成される。第３ソース／ドレーン領域１３５は周辺ゲート電極構造体ＰＧをイオン注入マスクとして利用して形成される。
【００５６】
一例として、第１〜第３ソース／ドレーン領域ＳＤ１、ＳＤ２、１３５は基板１００の上部に基板１００の導電形と異なる導電形の不純物原子を注入して形成される。一実施形態において、第１〜第３ソース／ドレーン領域ＳＤ１、ＳＤ２、１３５は同時に形成される。これと異なり、第１〜第３ソース／ドレーン領域ＳＤ１、ＳＤ２、１３５の中の少なくとも１つの領域は別のイオン注入工程によって形成されるか、或いは別のイオン注入工程が追加される。以下、説明を簡単にするために、第１〜第３ソース／ドレーン領域ＳＤ１、ＳＤ２、１３５は同時に形成されるとして説明するが、これに限定されない。
【００５７】
図１、図１７及び図１８を参照すると、第２ソース／ドレーン領域ＳＤ２に連結されるソースラインＳＬが形成される。基板１００上に第１層間絶縁膜１１７を形成した後、これをパターニングして第１リセス領域１０８を形成する。第１リセス領域１０８はゲートライン構造体ＧＬに沿ってｙ方向に延長される。第１リセス領域１０８を満たす導電層を形成した後、第１層間絶縁膜１１７が露出する時まで平坦化工程を遂行して第１リセス領域１０８内にソースラインＳＬを形成する。ソースラインＳＬは、金属、導電性金属窒化物、金属−半導体化合物、又はドーピングされた半導体物質の中の少なくとも１つで形成される。ソースラインＳＬを形成する前に、第１リセス領域１０８によって露出した基板１００の上部に第２金属−シリサイド層１８２が形成される。一例として、第２金属−シリサイド層１８２は第１リセス領域１０８によって露出した基板１００上に金属物質を蒸着した後、熱処理して形成される。
【００５８】
本実施形態において、ソース連結ラインＣＳＬがソースラインＳＬと共に形成される。即ち、第１リセス領域１０８の一部はｘ方向に延長され、第１リセス領域１０８内にソースラインＳＬと連結されるソース連結ラインＣＳＬが形成される。ソース連結ラインＣＳＬはソースラインＳＬの少なくとも一端部を連結するようにｘ方向に沿って延長される。一例として、ソース連結ラインＣＳＬは周辺回路領域ＰＣＲに延長される。上述したように、ソース連結ラインＣＳＬの形状はソースラインＳＬを互いに連結できる何らかの形態にも変形でき、図面に示した形態に限定されない。
【００５９】
図１、図１９及び図２０を参照すると、第１ソース／ドレーン領域ＳＤ１と接する下部コンタクトプラグ１４４が形成される。下部コンタクトプラグ１４４を形成することは、第１層間絶縁膜１１７の上に第２層間絶縁膜１１８を形成した後、第１及び第２層間絶縁膜１１７、１１８を貫通するコンタクトホールを形成することを含む。下部コンタクトプラグ１４４は、金属、導電性金属窒化物、金属−半導体化合物、又はドーピングされた半導体物質の中の少なくとも１つで形成される。
【００６０】
第３ソース／ドレーン領域１３５に電気的に連結される第１周辺コンタクトプラグ１４２が形成される。一例として、第１周辺コンタクトプラグ１４２は、下部コンタクトプラグ１４４と同一工程によって形成されるが、これに限定されず、別個の工程によって形成され得る。第１周辺及び下部コンタクトプラグ１４２、１４４と第１及び第３ソース／ドレーン領域ＳＤ１、１３５との間には第１金属−シリサイド層１８１が形成される。第１金属−シリサイド層１８１は第２金属−シリサイド層１８２と同一な方法で形成される。
【００６１】
図１、図２１及び図２２を参照すると、下部コンタクトプラグ１４４を通じて第１ソース／ドレーン領域ＳＤ１に電気的に連結される可変抵抗構造体ＶＲが形成される。可変抵抗構造体ＶＲは第３層間絶縁膜１１９内に形成される。本発明の思想に従う情報格納装置が磁気メモリ装置である場合、可変抵抗構造体ＶＲは磁気トンネル接合ＭＴＪを含むように形成される。一例として、下部コンタクトプラグ１４４の上に、第１電極１１、基準磁性層１２、トンネルバリアー層１３、自由層１４、及び第２電極１５を順に形成した後、パターニング工程を遂行して各下部コンタクトプラグ１４４の上に配置された可変抵抗構造体ＶＲを形成する。パターニング工程は複数のエッチング工程を含む。一例として、第２電極１５は、その下にある自由層１４、トンネルバリアー層１３、及び基準磁性層１２をパターニングするためのマスクとして使用される。パターニング工程による可変抵抗構造体ＶＲを形成した後、可変抵抗構造体ＶＲの間の空間を満たす絶縁物質を蒸着して第３層間絶縁膜１１９を形成する。
【００６２】
図１、図２〜図４を再び参照すると、ゲートライン構造体ＧＬと交差し、可変抵抗構造体ＶＲを連結するビットラインＢＬが形成される。本実施形態において、ビットラインＢＬは第２電極１５と接触するように形成される。ビットラインＢＬを形成する前に、第１周辺コンタクトプラグ１４２と接する第２周辺コンタクトプラグ１４３が形成される。第２周辺コンタクトプラグ１４３は周辺回路領域ＰＣＲ上の第３層間絶縁膜１１９を貫通して第２周辺コンタクトプラグ１４２を露出するコンタクトホール内に形成される。一例として、ビットラインＢＬは周辺回路領域ＰＣＲに延長されて第２周辺コンタクトプラグ１４３に連結されるように形成される。
【００６３】
導電性分離パターンＣＩを相互に電気的に連結する連結導電パターンＧＳが形成される。連結導電パターンＧＳはビットラインＢＬを覆う第４層間絶縁膜１１５上に形成される。連結導電パターンＧＳは第１〜第４層間絶縁膜１１７、１１８、１１９、１１５を貫通する第１コンタクトプラグ１４７によって導電性分離パターンＣＩと電気的に連結される。一例として、第１コンタクトプラグ１４７の少なくとも一部は下部コンタクトプラグ１４４と同一工程によって形成される。本実施形態で、連結導電パターンＧＳの垂直的位置がビットラインＢＬより高いとして説明したが、これと異なり、連結導電パターンＧＳは、ビットラインＢＬより先に形成されてビットラインＢＬの下に配置されるか、或いはビットラインＢＬと共に形成され得る。
【００６４】
図２３は、本発明の第２実施形態による情報格納装置の平面図であり、図２４及び図２５は、本発明の第２実施形態による情報格納装置の断面図であって、図２３のＡ−Ａ’及びＢ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
【００６５】
図２３、図２４及び図２５を参照すると、本発明の第２実施形態によるソースラインＳＬが提供される。ソースラインＳＬは、第２ソース／ドレーン領域ＳＤ２に接する第１導電パターン１７２、及び第１導電パターン１７２上の第２導電パターン１７４を含む。第１導電パターン１７２は半導体物質を含む。一例として、第１導電パターン１７２はドーピングされたシリコン層である。第２導電パターン１７４は金属を含む層である。一例として、第２導電パターン１７４は、金属、導電性金属窒化物、又は金属−半導体化合物の中の少なくとも１つを含む。
【００６６】
ソースラインＳＬは第２導電パターン１７４上の第３キャッピングパターン１７６を含む。第３キャッピングパターン１７６は、第１及び第２導電パターン１７２、１７４に沿ってｙ方向に延長される。一例として、第３キャッピングパターン１７６は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。ソースラインＳＬは第１及び第２導電パターン１７２、１７４の側壁上に第２スペーサー１７５を更に含む。第２スペーサー１７５は第１及び第２導電パターン１７２、１７４に沿ってｙ方向に延長される。一例として、第２スペーサー１７５は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。
【００６７】
ソースラインＳＬの少なくとも一部は周辺回路領域ＰＣＲ上の周辺ゲート電極構造体ＰＧを構成する層と同一な物質を含む。一例として、第２導電パターン１７４は周辺ゲート電極構造体ＰＧを構成する第２ゲート電極１３３と同一な物質を含む。これは以下で説明する製造方法によって、第２導電パターン１７４と第２ゲート電極１３３とが同一工程によって形成されることに起因する。これと類似に、第２スペーサー１７５は第１スペーサー１３６と同一な物質を含み、第３キャッピングパターン１７６は第２キャッピングパターン１３４と同一な物質を含む。ソースラインＳＬは第１層間絶縁膜１６２内に提供され、周辺ゲート電極構造体ＰＧは第５層間絶縁膜１６３内に提供される。
【００６８】
本実施形態において、ソースラインＳＬは、第１、第３、第６、及び第４層間絶縁膜１６２、１１９、１１４、１１５を貫通する第２コンタクトプラグ１４９を通じてソース連結ラインＣＳＬに電気的に連結される。ソース連結ラインＣＳＬはビットラインＢＬを覆う第４層間絶縁膜１１５上に提供されるとして図示したが、これに限定されず、ビットラインＢＬの下に提供され得る。一例として、ソース連結ラインＣＳＬは第１層間絶縁膜１６２と第３層間絶縁膜１１９との間に提供されてｘ方向に延長され得る。可変抵抗構造体ＶＲは第６層間絶縁膜１１４を貫通する上部コンタクトプラグ１６を通じてビットラインＢＬに電気的に連結される。上述した構造以外の構成は第１実施形態と類似である。
【００６９】
図２６〜図３９は、本発明の第２実施形態による情報格納装置の製造方法を説明するための断面図であって、図２６、２８、３０、３２、３４、３６、３８は、図２３のＡ−Ａ’及びＢ−Ｂ’線に沿う断面図であり、図２７、２９、３１、３３、３５、３７、３９は、図２３のＣ−Ｃ’及びＤ−Ｄ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
【００７０】
図２３、図２６及び図２７を参照すると、基板１００内に素子分離膜１０１が形成され、セルアレイ領域ＣＡＲに第１活性領域ＡＲ１を定義し、周辺回路領域ＰＣＲに第２活性領域ＡＲ２を定義する。セルアレイ領域ＣＡＲにｙ方向に延長されるトレンチが形成される。トレンチは第１トレンチ１０５及び第２トレンチ１０６を含む。第１トレンチ１０５内にゲートライン構造体ＧＬが形成され、第２トレンチ１０６内に導電性分離パターンＣＩが形成される。
【００７１】
ゲートライン構造体ＧＬ及び導電性分離パターンＣＩが形成された結果物の上にゲート絶縁膜１３１、第１ゲート電極１３２、及びキャッピング絶縁膜１３９が順に形成される。ゲート絶縁膜１３１、第１ゲート電極１３２、及びキャッピング絶縁膜１３９は、基板１００の全面に形成された後、パターニングされて周辺回路領域ＰＣＲ上に限定される。一例として、ゲート絶縁膜１３１は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。第１ゲート電極１３２はドーピングされたシリコンのような半導体物質を含む。キャッピング絶縁膜１３９は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。
【００７２】
図２３、図２８及び図２９を参照すると、セルアレイ領域ＣＡＲに第１及び第２ソース／ドレーン領域ＳＤ１、ＳＤ２が形成される。第１ソース／ドレーン領域ＳＤ１はゲートライン構造体ＧＬと導電性分離パターンＣＩとの間の基板１００に形成され、第２ソース／ドレーン領域ＳＤ２はゲートライン構造体ＧＬの間に形成される。一例として、第１及び第２ソース／ドレーン領域ＳＤ１、ＳＤ２は基板１００の上部に基板１００の導電形と異なる導電形の不純物原子を注入して形成される。一実施形態において、第１及び第２ソース／ドレーン領域ＳＤ１、ＳＤ２は同時に形成される。これと異なり、第１及び第２ソース／ドレーン領域ＳＤ１、ＳＤ２の中の少なくとも１つの領域は、別のイオン注入工程によって形成されるか、或いは別のイオン注入工程が追加され得る。周辺回路領域ＰＣＲはキャッピング絶縁膜１３９及びその下部の層によって覆われているので、不純物領域が形成されないこともあり得る。
【００７３】
ゲートライン構造体ＧＬ及び導電性分離パターンＣＩを覆う第２絶縁膜１６１が形成される。第２絶縁膜１６１をパターニングして第２ソース／ドレーン領域ＳＤ２を露出する第２リセス領域１０７を形成する。一例として、第２リセス領域１０７は、隣接するゲートライン構造体ＧＬの間に形成され、ゲートライン構造体ＧＬに沿って延長されるトレンチ形状である。第２絶縁膜１６１は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。
図２３、図３０及び図３１を参照すると、第２リセス領域１０７内に第１導電パターン１７２が形成される。第１導電パターン１７２は半導体物質を含む。一例として、第１導電パターン１７２はドーピングされたシリコン層を含む。第１導電パターン１７２は、第２リセス領域１０７を満たす導電層を形成した後、第２絶縁膜１６１が露出する時まで平坦化工程を遂行して形成される。平坦化工程の結果、周辺回路領域ＰＣＲのキャッピング絶縁膜１３９が共に除去されて第１ゲート電極１３２の上面が露出する。平坦化工程はエッチバック（ｅｔｃｈ ｂａｃｋ）又はＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）の中の少なくとも１つを含む。
【００７４】
図２３、図３２及び図３３を参照すると、第１導電パターン１７２が形成された結果物の上に第２導電層１７７及びキャッピング層１７８が形成される。第２導電層１７７及びキャッピング層１７８はセルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲの両方に形成される。第２導電層１７７は、金属、導電性金属窒化物、又は金属−半導体化合物の中の少なくとも１つを含む。キャッピング層１７８は、シリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。一実施形態において、第１導電パターン１７２がドーピングされたシリコン層であり、第２導電層１７７が金属を含む層である場合、第１導電パターン１７２と第２導電層１７７との間に金属−シリサイド層（図示せず）が形成される。
【００７５】
図２３、図３４及び図３５を参照すると、第２導電層１７７及びキャッピング層１７８がパターニングされて第１導電パターン１７２上に第２導電パターン１７４及び第３キャッピングパターン１７６が形成され、第１ゲート電極１３２上に第２ゲート電極１３３及び第２キャッピングパターン１３４が形成される。一実施形態において、パターニング工程の時に、第１導電パターン１７２の一部も共にエッチングされる。また、周辺回路領域ＰＣＲの場合、第２導電層１７７と共にゲート絶縁膜１３１及び第１ゲート電極１３２がエッチングされて基板１００の一部が露出する。
【００７６】
図２３、図３６及び図３７を参照すると、スペーサー工程によって第１及び第２導電パターン１７２、１７４の側壁上に第２スペーサー１７５が形成され、第１及び第２ゲート電極１３２、１３３の側壁上に第１スペーサー１３６が形成される。一例として、第１及び第２スペーサー１３６、１７５はシリコン酸化膜で形成される。従って、セルアレイ領域ＣＡＲには、第１及び第２導電パターン１７２、１７４、第３キャッピングパターン１７６、及び第２スペーサー１７５を含むソースラインＳＬが形成され、周辺回路領域ＰＣＲには、ゲート絶縁膜１３１、第１及び第２ゲート電極１３２、１３３、第２キャッピングパターン１３４、及び第１スペーサー１３６を含む周辺ゲート電極構造体ＰＧが形成される。第１及び第２スペーサー１３６、１７５が形成された後、セルアレイ領域ＣＡＲを覆う第１層間絶縁膜１６２が形成される。第１層間絶縁膜１６２は周辺回路領域ＰＣＲを露出する。第１層間絶縁膜１６２によって露出した周辺回路領域ＰＣＲに第３ソース／ドレーン領域１３５が形成される。第３ソース／ドレーン領域１３５は第１層間絶縁膜１６２及び周辺ゲート電極構造体ＰＧをマスクとするイオン注入工程によって形成される。
【００７７】
図２３、図３８及び図３９を参照すると、周辺回路領域ＰＣＲを覆う第５層間絶縁膜１６３を形成した後、第１及び第５層間絶縁膜１６２、１６３を貫通して各々第１ソース／ドレーン領域ＳＤ１及び第３ソース／ドレーン領域１３５に各々電気的に連結される下部コンタクトプラグ１４４及び第１周辺コンタクトプラグ１４２が形成される。一実施形態において、第１及び第３ソース／ドレーン領域ＳＤ１、１３５とコンタクトプラグ１４４、１４２との間に第１金属−シリサイド層１８１が形成される。
【００７８】
下部コンタクトプラグ１４４を通じて第１ソース／ドレーン領域ＳＤ１に電気的に連結される可変抵抗構造体ＶＲが形成される。可変抵抗構造体ＶＲの形成は、下部コンタクトプラグ１４４、第１電極１１、基準磁性層１２、トンネルバリアー層１３、自由層１４、及び第２電極１５を順に形成した後、パターニング工程を遂行して各下部コンタクトプラグ１４４上に配置される可変抵抗構造体ＶＲを形成する。パターニング工程は複数のエッチング工程を含む。パターニング工程による可変抵抗構造体ＶＲを形成した後、可変抵抗構造体ＶＲの間の空間を満たす絶縁物質を蒸着して第３層間絶縁膜１１９を形成する。
【００７９】
図２３、図２４及び図２５を再び参照すると、可変抵抗構造体ＶＲをｘ方向に連結するビットラインＢＬが形成される。本実施形態において、ビットラインＢＬの形成の前に、可変抵抗構造体ＶＲを覆う第６層間絶縁膜１１４が形成された後、第６層間絶縁膜１１４を貫通して可変抵抗構造体ＶＲに連結される上部コンタクトプラグ１６が形成される。
【００８０】
ビットラインＢＬを形成する前に、第１周辺コンタクトプラグ１４２に接する第２周辺コンタクトプラグ１４３が形成される。第２周辺コンタクトプラグ１４３の形成は、第３層間絶縁膜１１９を貫通して第２周辺コンタクトプラグ１４２を露出するコンタクトホールを形成することを含む。一例として、ビットラインＢＬは周辺回路領域ＰＣＲに延長されて第２周辺コンタクトプラグ１４３と接するように形成される。
【００８１】
ソースラインＳＬを互いに電気的に連結するソース連結ラインＣＳＬが形成される。ビットラインＢＬを覆う第４層間絶縁膜１１５を形成した後、第１、第３、第６、及び第４層間絶縁膜１６２、１１９、１１４、１１５を貫通する第２周辺コンタクトプラグ１４９が形成される。第２コンタクトプラグ１４９は第３キャッピングパターン１７６を貫通して第２導電パターン１７４を露出するコンタクトホール内に形成される。ソース連結ラインＣＳＬはｘ方向に沿って延長されてソースラインＳＬに電気的に連結される。一例として、ソース連結ラインＣＳＬは周辺回路領域ＰＣＲに延長される。上述したように、ソース連結ラインＣＳＬの形状はソースラインＳＬを互いに電気的に連結できる何らかの形態にも変形でき、図面に示した形態に限定されない。
【００８２】
導電性分離パターンＣＩを互いに電気的に連結する連結導電パターンＧＳが形成される。連結導電パターンＧＳはソース連結ラインＣＳＬ上に形成された第７層間絶縁膜１１２上に提供される。これと異なり、連結導電パターンＧＳは、ソース連結ラインＣＳＬと同時に形成されるか、或いはソース連結ラインＣＳＬより先に形成され得る。連結導電パターンＧＳの具体的な形態及び形成方法は、図４を参照して説明した実施形態と実質的に同一であるので、具体的な説明は省略する。
【００８３】
上述した実施形態で開示した磁気メモリ装置は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）に具現される。実施形態において、本発明の実施形態によるメモリシステム或いは格納装置は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装される。本発明の実施形態による磁気メモリ装置が実装されたパッケージは磁気メモリ装置を制御するコントローラ及び／又は論理素子等を更に含むこともあり得る。
【００８４】
図４０は、本発明の一実施形態による情報格納装置を含む電子システムの一例を簡略に示したブロック図である。
【００８５】
図４０を参照すると、本実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、メモリ装置（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）１１３０、インターフェイス１１４０、及びバス（ｂｕｓ）１１５０を含む。コントローラ１１１０、入出力装置１１２０、メモリ装置１１３０、及び／又はインターフェイス１１４０はバス１１５０を通じて互いに連結される。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。
【００８６】
コントローラ１１１０は、マイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらの類似な機能を遂行できる論理素子の中の少なくとも１つを含む。入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイ装置等を含む。メモリ装置１１３０はデータ及び／又は命令語等を格納する。メモリ装置１１３０は上述した実施形態で開示したメモリ装置の中の少なくとも１つを含む。インターフェイス１１４０は、通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インターフェイス１１４０は有線又は無線形態である。例えば、インターフェイス１１４０は、アンテナ、有線又は無線トランシーバー等を含む。図示していないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作メモリ装置として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等を更に含むこともある。
【００８７】
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピューター（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全ての電子製品に適用され得る。
【００８８】
図４１は、本発明の一実施形態による情報格納装置を含むメモリカードの一例を簡略に示したブロック図である。
【００８９】
図４１を参照すると、本実施形態によるメモリカード１２００は、フラッシュメモリ等のメモリ装置１２１０を含む。メモリ装置１２１０は上述した実施形態で開示したメモリ装置の中の少なくとも１つを含む。メモリカード１２００は、ホスト（Ｈｏｓｔ）とメモリ装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。
【００９０】
メモリコントローラ１２２０はメモリカードの全般的な動作を制御するプロセシングユニット（ＣＰＵ）１２２２を含む。また、メモリコントローラ１２２０はプロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０は、ホストインターフェイス１２２３、メモリインターフェイス１２２５を更に含む。ホストインターフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備する。メモリインターフェイス１２２５はメモリコントローラ１２２０とメモリ装置１２１０とを接続させる。メモリコントローラ１２２０はエラー訂正ブロック（ＥＣＣ）１２２４を更に含み得る。エラー訂正ブロック１２２４はメモリ装置１２１０から読出されたデータのエラーを検出及び訂正する。図示していないが、メモリカード１２００は、ホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ ｄｅｖｉｃｅ）を更に含み得る。メモリカード１２００は携帯用データ格納カードとして使用され得る。これと異なり、メモリカード１２００はコンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）としても具現され得る。
【００９１】
以上、図面を参照しながら本発明の実施形態を説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００９２】
ＡＲ１ 第１活性領域
ＡＲ２ 第２活性領域
ＣＡＲ セルアレイ領域
ＧＬ ゲートライン構造体
ＰＣＲ 周辺回路領域
１１ 第１電極
１２ 基準磁性層
１３ トンネルバリアー層
１４ 自由層
１５ 第２電極
１６ 上部コンタクトプラグ
１００ 基板
１０１ 素子分離膜
１０５ 第１トレンチ
１０６ 第２トレンチ
１０７ 第２リセス領域
１０８ 第１リセス領域
１１０ 第１絶縁膜
１１１ 埋め込み層
１１２ 第７層間絶縁膜
１１４ 第６層間絶縁膜
１１５ 第４層間絶縁膜
１１７ 第１層間絶縁膜
１１８ 第２層間絶縁膜
１１９ 第３層間絶縁膜
１２０ 第１導電層
１２１ 導電ライン
１２９ 第１キャッピングパターン
１３１ ゲート絶縁膜
１３２ 第１ゲート電極
１３３ 第２ゲート電極
１３４ 第２キャッピングパターン
１３５ 第３ソース／ドレーン領域
１３６ 第１スペーサー
１３９ キャッピング絶縁膜
１４２ 第１周辺コンタクトプラグ
１４３ 第２周辺コンタクトプラグ
１４４ 下部コンタクトプラグ
１４７ 第１コンタクトプラグ
１４８ 第３コンタクトプラグ
１４９ 第２コンタクトプラグ
１６１ 第２絶縁膜
１６２ 第１層間絶縁膜
１６３ 第５層間絶縁膜
１６９ チャンネルストップ領域
１７２ 第１導電パターン
１７４ 第２導電パターン
１７５ 第２スペーサー
１７６ 第３キャッピングパターン
１７７ 第２導電層
１７８ キャッピング層
１８１ 第１金属−シリサイド層
１８２ 第２金属−シリサイド層
１１００ 電子システム
１１１０ コントローラ
１１２０ 入出力装置
１１３０、１２１０ メモリ装置
１１４０ インターフェイス
１１５０ バス
１２００ メモリカード
１２２０ メモリコントローラ
１２２１ ＳＲＡＭ
１２２２ プロセシングユニット（ＣＰＵ）
１２２３ ホストインターフェイス
１２２４ エラー訂正ブロック（ＥＣＣ）
１２２５ メモリインターフェイス
【特許請求の範囲】
【請求項１】
基板と、
前記基板上のゲートライン構造体を含むトランジスターと、
少なくとも一部が前記基板内に埋め込まれて前記トランジスターの活性領域を定義する導電性分離パターンと、を有し、
前記導電性分離パターンは、互いに電気的に連結されることを特徴とする情報格納装置。
【請求項２】
前記ゲートライン構造体の各々は少なくとも一部が前記基板内に埋め込まれ、
前記導電性分離パターンは、前記ゲートライン構造体と実質的に平行であることを特徴とする請求項１に記載の情報格納装置。
【請求項３】
前記導電性分離パターン及び前記ゲートライン構造体は、各々前記基板上に順に提供される絶縁層、導電ライン、及びキャッピングパターンを含み、
前記導電ラインは、前記絶縁層及び前記キャッピングパターンによって前記基板と絶縁されることを特徴とする請求項２に記載の情報格納装置。
【請求項４】
前記導電ラインの上面は、前記基板の上面より低いことを特徴とする請求項３に記載の情報格納装置。
【請求項５】
前記ゲートライン構造体及び前記導電性分離パターンは、各々前記基板上の第１トレンチ及び第２トレンチ内に提供され、
前記第１トレンチ及び前記第２トレンチの深さは、実質的に同一なことを特徴とする請求項２に記載の情報格納装置。
【請求項６】
前記導電性分離パターンを互いに電気的に連結する連結導電パターンを更に含み、
前記連結導電パターンは、前記ゲートライン構造体と交差する方向に延長されることを特徴とする請求項１に記載の情報格納装置。
【請求項７】
前記導電性分離パターンは、前記情報格納装置が作動する際に、その下の前記基板にチャンネル領域が形成されることを防止することを特徴とする請求項１に記載の情報格納装置。
【請求項８】
前記情報格納装置が作動する際に、前記導電性分離パターンには、接地又は負電圧が印加されることを特徴とする請求項１に記載の情報格納装置。
【請求項９】
読出しと書込みの動作の時、前記導電性分離パターンには、選択されないゲートライン構造体と同一な電圧が印加されることを特徴とする請求項１に記載の情報格納装置。
【請求項１０】
前記トランジスターは、
前記ゲートライン構造体の間の前記基板内に提供される第２ソース／ドレーン領域と、
前記ゲートライン構造体を介して前記第２ソース／ドレーン領域と離隔された第１ソース／ドレーン領域と、を更に含み、
前記情報格納装置は、前記第２ソース／ドレーン領域上に配置されて前記ゲートライン構造体に沿って延長されるソースラインを更に含むことを特徴とする請求項１に記載の情報格納装置。
【請求項１１】
前記ソースラインを互いに電気的に連結するソース連結ラインを更に含むことを特徴とする請求項１０に記載の情報格納装置。
【請求項１２】
前記ゲートライン構造体は導電ラインを含み、
前記ソースラインの下面は、前記導電ラインの上面より高いことを特徴とする請求項１０に記載の情報格納装置。
【請求項１３】
前記ゲートライン構造体と交差して前記トランジスターの活性領域を定義する素子分離膜を更に含み、
前記第２ソース／ドレーン領域は、前記素子分離膜によって前記ゲートライン構造体が延長される方向に互いに離隔されることを特徴とする請求項１０に記載の情報格納装置。
【請求項１４】
前記ソースラインは、
前記第２ソース／ドレーン領域に接する第１導電パターンと、
前記第１導電パターン上の第２導電パターンと、を含み、
前記第１導電パターンは半導体物質を含み、前記第２導電パターンは金属物質を含むことを特徴とする請求項１０に記載の情報格納装置。
【請求項１５】
前記第１ソース／ドレーン領域に電気的に連結される可変抵抗構造体を更に含むことを特徴とする請求項１０に記載の情報格納装置。
【請求項１６】
前記ゲートライン構造体と交差する方向に延長されて前記可変抵抗構造体を互いに電気的に連結する上部導電パターンを更に含むことを特徴とする請求項１５に記載の情報格納装置。
【請求項１７】
前記第１ソース／ドレーン領域と前記可変抵抗構造体とを連結するコンタクトプラグを更に含み、
前記ソースラインの上面は、前記コンタクトプラグの上面より低いことを特徴とする請求項１５に記載の情報格納装置。
【請求項１８】
前記可変抵抗構造体は、磁気トンネル接合ＭＴＪを含むことを特徴とする請求項１５に記載の情報格納装置。
【請求項１】
基板と、
前記基板上のゲートライン構造体を含むトランジスターと、
少なくとも一部が前記基板内に埋め込まれて前記トランジスターの活性領域を定義する導電性分離パターンと、を有し、
前記導電性分離パターンは、互いに電気的に連結されることを特徴とする情報格納装置。
【請求項２】
前記ゲートライン構造体の各々は少なくとも一部が前記基板内に埋め込まれ、
前記導電性分離パターンは、前記ゲートライン構造体と実質的に平行であることを特徴とする請求項１に記載の情報格納装置。
【請求項３】
前記導電性分離パターン及び前記ゲートライン構造体は、各々前記基板上に順に提供される絶縁層、導電ライン、及びキャッピングパターンを含み、
前記導電ラインは、前記絶縁層及び前記キャッピングパターンによって前記基板と絶縁されることを特徴とする請求項２に記載の情報格納装置。
【請求項４】
前記導電ラインの上面は、前記基板の上面より低いことを特徴とする請求項３に記載の情報格納装置。
【請求項５】
前記ゲートライン構造体及び前記導電性分離パターンは、各々前記基板上の第１トレンチ及び第２トレンチ内に提供され、
前記第１トレンチ及び前記第２トレンチの深さは、実質的に同一なことを特徴とする請求項２に記載の情報格納装置。
【請求項６】
前記導電性分離パターンを互いに電気的に連結する連結導電パターンを更に含み、
前記連結導電パターンは、前記ゲートライン構造体と交差する方向に延長されることを特徴とする請求項１に記載の情報格納装置。
【請求項７】
前記導電性分離パターンは、前記情報格納装置が作動する際に、その下の前記基板にチャンネル領域が形成されることを防止することを特徴とする請求項１に記載の情報格納装置。
【請求項８】
前記情報格納装置が作動する際に、前記導電性分離パターンには、接地又は負電圧が印加されることを特徴とする請求項１に記載の情報格納装置。
【請求項９】
読出しと書込みの動作の時、前記導電性分離パターンには、選択されないゲートライン構造体と同一な電圧が印加されることを特徴とする請求項１に記載の情報格納装置。
【請求項１０】
前記トランジスターは、
前記ゲートライン構造体の間の前記基板内に提供される第２ソース／ドレーン領域と、
前記ゲートライン構造体を介して前記第２ソース／ドレーン領域と離隔された第１ソース／ドレーン領域と、を更に含み、
前記情報格納装置は、前記第２ソース／ドレーン領域上に配置されて前記ゲートライン構造体に沿って延長されるソースラインを更に含むことを特徴とする請求項１に記載の情報格納装置。
【請求項１１】
前記ソースラインを互いに電気的に連結するソース連結ラインを更に含むことを特徴とする請求項１０に記載の情報格納装置。
【請求項１２】
前記ゲートライン構造体は導電ラインを含み、
前記ソースラインの下面は、前記導電ラインの上面より高いことを特徴とする請求項１０に記載の情報格納装置。
【請求項１３】
前記ゲートライン構造体と交差して前記トランジスターの活性領域を定義する素子分離膜を更に含み、
前記第２ソース／ドレーン領域は、前記素子分離膜によって前記ゲートライン構造体が延長される方向に互いに離隔されることを特徴とする請求項１０に記載の情報格納装置。
【請求項１４】
前記ソースラインは、
前記第２ソース／ドレーン領域に接する第１導電パターンと、
前記第１導電パターン上の第２導電パターンと、を含み、
前記第１導電パターンは半導体物質を含み、前記第２導電パターンは金属物質を含むことを特徴とする請求項１０に記載の情報格納装置。
【請求項１５】
前記第１ソース／ドレーン領域に電気的に連結される可変抵抗構造体を更に含むことを特徴とする請求項１０に記載の情報格納装置。
【請求項１６】
前記ゲートライン構造体と交差する方向に延長されて前記可変抵抗構造体を互いに電気的に連結する上部導電パターンを更に含むことを特徴とする請求項１５に記載の情報格納装置。
【請求項１７】
前記第１ソース／ドレーン領域と前記可変抵抗構造体とを連結するコンタクトプラグを更に含み、
前記ソースラインの上面は、前記コンタクトプラグの上面より低いことを特徴とする請求項１５に記載の情報格納装置。
【請求項１８】
前記可変抵抗構造体は、磁気トンネル接合ＭＴＪを含むことを特徴とする請求項１５に記載の情報格納装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２０１３−４２１４０（Ｐ２０１３−４２１４０Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１２−１７９８６９（Ｐ２０１２−１７９８６９）
【出願日】平成２４年８月１４日（２０１２．８．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２４年８月１４日（２０１２．８．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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