【課題】ストレージデバイスにおいて、記憶媒体の記憶容量の低下を抑制しつつ、誤り訂正能力を向上させる。
【解決手段】実施形態に係るストレージデバイス２は、第１の符号器１０と、記憶媒体８と、第２の符号器１２と、無線通信部９とを含む。第１の符号器１０は、書き込みデータの少なくとも一部に対応する第１の情報部と、第１の情報部の訂正に用いられる第１の冗長部とを含む第１の符号語を生成する。記憶媒体８は、第１の符号語を記憶する。第２の符号器１２は、第１の符号語又は第１の情報部に対応する第２の情報部の訂正に用いられる第２の冗長部を生成する。無線通信部９は、第２の冗長部を、外部の記憶装置３へ無線通信する。 （もっと読む）

【課題】復号効率がよい半導体メモリ装置１を提供する
【解決手段】半導体メモリ装置１は、半導体メモリ部３と、ＬＤＰＣ符号化データをサムプロダクトアルゴリズムを用い復号する復号部１８と、を具備し、復号部１８が、検査行列の行毎に、行処理演算と列処理演算とからなるイタレーション処理を繰り返し実行することで事後尤度比を更新するときに、列処理演算において事後尤度比の絶対値が閾値以上の場合、列要素尤度比には事後尤度比をそのまま使用し、事後尤度更新処理において、列要素尤度比の絶対値が前記閾値以上の場合、事後尤度比には列要素尤度比をそのまま使用する。 （もっと読む）

【課題】ＲＡＳ機能の性能を向上させる。
【解決手段】ＥＣＣ生成回路１１０は、各バイトがｎビットのデータを有するｍバイトの情報部データと、その情報部データの１バイト毎に１ビットずつ設けられた合計ｍビットのパリティビットとを含むデータの情報部データから、情報部データの誤りを訂正する誤り符号を構成するビットのうち、そのパリティビットに一致するビット以外のビットを生成する。エラー検出・訂正部１４０は、上述のデータの排他的論理和を生成して、情報部データの誤りの検出を行い、誤りが検出された場合には、情報部データの誤りの訂正を、上述のデータに含まれるパリティビットと、生成された誤り訂正符号の部分とを用いて行う。 （もっと読む）

【課題】誤り訂正チャネルを適用していながら、データ読み出しの並列度を向上できるようにする。
【解決手段】実施形態によれば、誤り訂正チャネル決定手段は、論理ブロックを構成する複数の論理ページがページ単位に複数のチャネルを介してメモリに書き込まれる際に、複数のチャネルのそれぞれに誤り訂正チャネルが割り当てられる論理ページの数が均等になるように、ページ単位に誤り訂正チャネルが割り当てられるチャネルを決定する。コマンドリスト生成手段は、誤り訂正チャネルが割り当てられるチャネルの決定に基づいて、複数のチャネルのうちの誤り訂正チャネルを除くチャネル群を介して、対応する論理ページを並列に書き込むためのライトコマンド群のリストを生成する。コマンドリスト投入手段は、ライトコマンド群のリストをメモリインタフェースに投入する。 （もっと読む）

【課題】メモリ装置を制御するメモリシステムのコントローラが提供される。
【解決手段】本発明のコントローラはコントローラによって受信された読出しベクトルのエラー位置多項式を演算するキー公式解き方部、演算されたエラー位置多項式及び前記エラー位置多項式の情報の中で少なくとも１つにしたがって受信された読出しベクトルのエラー数を測定する制御部、及び演算されたエラー位置多項式にしたがって受信された読出しベクトルのエラー位置を検索するチェン検索部に構成される。 （もっと読む）

【課題】半導体メモリに記憶したデータにソフトエラーが発生した場合に、ソフトエラーを修正して正しいデータを得ることを目的とする。
【解決手段】補正データ格納用メモリ９には、少なくとも格納時点においては同一のデータであった補正データであって、複数のビットからなる補正データが、３つ以上の奇数個の領域に格納されている。多数決処理部１２は、補正データ格納用メモリ９の各領域に格納された補正データの間で各ビットの値について多数決をとり、多数決データを生成するとともに、各領域に格納された補正データの間で値が異なるビットを示す差異データを生成する。妥当データ復元処理部１５は、多数決データが妥当条件を満たす妥当データになるように、差異データが示すビットの値を変更して妥当データを生成する。 （もっと読む）

【課題】誤り訂正が発生したとしてもデータ伝送が待たされる時間を少なくし、データ転送に要する時間を短縮することが可能なデータ転送装置、メモリ制御装置、およびメモリシステムを提供する。
【解決手段】データ転送元の第１メモリ装置２００の第１メモリアドレスと、データ転送先の第２メモリ装置の第２メモリアドレスと、転送データに誤りが検出されたか否かを示す誤り信号と、誤り訂正が完了して第２メモリ装置１０６に格納しているデータが有効であるか否かを示す有効信号を記憶する領域を複数含むデータ情報記憶領域１０９と、第２メモリ装置に格納しているデータのうち、データが有効であるメモリのアドレスである第２メモリ有効アドレスを出力し、第２メモリ装置の第２メモリ有効アドレスからデータを読出し、読出したデータと共に、第２メモリ有効アドレスに対応する第１メモリ装置のアドレスを転送する制御部１０８とを有する。 （もっと読む）

【課題】メモリからデータを検索するためのシステム、方法、およびコンピュータ・プログラムを提供する。
【解決手段】メモリからデータを検索するためのシステムを含むＮＡＮＤフラッシュ・メモリにおけるエラー訂正。このシステムは、メモリと通信するデコーダを含む。デコーダは、メモリにおけるページ上に記憶されたコードワードを受信することを含む方法を実行するためのものであり、コードワードは、データおよびこのデータに応じて発生された第１の層のチェック・シンボルを含む。この方法は更に、コードワードが第１の層のチェック・シンボルを用いて訂正することができないエラーを含むと判定することを含み、これに応じて、第２の層のチェック・シンボルを受信する。第２の層のチェック・シンボルは、データの受信に応じて、更にコードワードを含むページよりも前に書き込まれたメモリにおける他のページの内容に応じて発生させる。第２の層のチェック・シンボルに応じてコードワードを訂正する。訂正したコードワードを出力する。 （もっと読む）

【課題】固定的に生じているエラーを含む場合は、訂正能力を超えて訂正を行う。
【解決手段】エラー訂正回路は、入力データに含まれるエラーの種別を判別する第１のエラー検出回路１と、エラー種別が１バイトエラーか、２バイトエラーである場合に、当該エラーが特定のバイトに固定的に発生している固定エラーであるか否かを判定する固定エラー検出回路２と、２バイトエラーに固定エラーが含まれる場合に、固定エラーが発生しているバイトの代わりとなる代替バイトを繰り返し発生するデータ発生回路４と、２バイトエラーに固定エラーが含まれる場合に、代替バイトで固定エラーが発生しているバイトを置き換えて、２バイトエラーが１バイトエラーとなるまで誤り検出を繰り返す第２のエラー検出回路３と、第２のエラー検出回路３で入力データが１バイトエラーとなったことを検出したら、当該入力データのエラー訂正を実行するエラー訂正回路５とを有する。 （もっと読む）

【課題】ガロア体を用いてパリテイデータを生成する際に、高速にガロア体の積演算を実行する。
【解決手段】ｎ台のデータストレージユニット（１０−１〜１０−１６）の内、 (ｎ−１)／２より大きな最小の整数をｓとして、ｉ＝１〜ｓ＋１番目のデータストレージユニットのデータのガロア体の元として、α＾（ｉ−１）を、ｉ＝ｓ＋２〜ｎ番目のデータストレージユニットのデータのガロア体の元を、α＾（−ｉ＋ｓ＋１）を、重み付けとして、積演算を実行する。 （もっと読む）

【課題】高い強固であり、且つ高い信頼性を有するデータ処理システムを提供する。
【解決手段】データ処理システムは、周辺装置用バスインタフェースと動作可能に接続された第１マスタと、周辺装置用バスインタフェースに動作可能に接続された複数の周辺装置とを含む。第１マスタは、前記周辺装置用バスインタフェースを介して複数の周辺装置の各々と通信する。該データ処理システムにおける方法は、第１マスタによって設定情報を複数の周辺装置のうちの第１周辺装置に書き込みを開始することを含む。書き込み開始に応答して、第１周辺装置に格納するために周辺装置用バスインタフェースを介して設定情報が供給される。設定情報の第１エラーシンドロームは、周辺装置用バスインタフェースによって生成される。供給された設定情報は第１周辺装置に格納され、第１エラーシンドロームは周辺装置用バスインタフェースの記憶回路に格納される。第１エラーシンドロームは、次のエラー検出中に、設定情報の完全性をチェックするように使用され得る。 （もっと読む）

【課題】データの処理時間を短縮するデータ処理回路及びデータ処理方法を提供する。
【解決手段】制御用ビットを含むデータを受信する受信回路２１１と、受信回路２１１から出力されたデータを保持する保持回路２１５と、受信回路２１１から出力されたデータのエラーを検出するエラー検出回路２１２と、エラー検出回路２１２により検出された制御用ビットのエラーである第１エラーを訂正する第１訂正回路と、エラー検出回路２１２で第１エラーが検出されないときは、保持回路２１５を経由したデータを出力し、エラー検出回路２１２で第１エラーが検出されたときは第１エラーが訂正されたデータを出力する出力選択回路と、を有する。 （もっと読む）

【課題】動作に重要なプログラムが書き込まれているフラッシュＲＯＭ上の物理的な記憶領域のデータが不良になっている場合にもプログラムを実行できるようにする。
【解決手段】この情報処理装置は、複数のカラムを一単位とするブロック単位にデータを記憶可能な物理的な記憶領域を有するフラッシュメモリと、プログラムデータを複数のブロックに分けて前記物理的な記憶領域に書き込み、各ブロックに付与した第１のエラー訂正符号を前記物理的な記憶領域に書き込み、前記プログラムデータに付与した第２のエラー訂正符号を前記フラッシュメモリに書き込む書き込み装置とを備える。 （もっと読む）

【課題】処理効率のよい誤り検出訂正回路１を提供する
【解決手段】ＬＤＰＣ誤り検出訂正回路１は、サイズｐの単位行列からなるブロックと複数のシフトブロックとからなる検査行列Ｈをもとに、受信データを、ｐ個のグループに分割するセレクタ２３と、グループをＹ個のサブグループに分割するセレクタ３６と、確率βを算出するためのＬＭＥＭ変数を第１のアドレスと関連付けて格納するビットノード記憶部２６と、外部値αを算出するためのＴＭＥＭ変数を第２のアドレスと関連付けて格納するチェックノード記憶部３１と、チェックノード記憶部３１に格納されたＴＭＥＭ変数に対してシフト値にもとづくローテイト値のローテイト処理を行うローテイター３５と、サブグループ単位で並列演算処理を行う（ｐ／Ｙ）個の演算回路からなる演算ユニット３０と、全体の制御を行う制御部２０と、を具備する。 （もっと読む）

【課題】訂正前データと訂正後データを記憶するメモリの規模を小さくでき、オーバーフローの発生を未然に防止することができるエラー訂正方法を提供することにある。
【解決手段】所定時間においてエラー訂正処理を行い、そのエラー訂正処理の間に、エラー訂正処理にかかる負荷を検出し、検出した負荷が大きいほど、所定時間に対するエラー訂正処理の割合を大きくする。 （もっと読む）

【課題】演算処理装置において、読み出されたデータのエラーを検出してからエラーを訂正して通常の動作状態に復帰するまでの時間を短縮すること。ハードウェアの量を減らすこと。
【解決手段】チェック部４３が記憶部３３の出力データのエラーを検出すると、演算制御部３１はエラー検出信号ＥＵ＿ＰＤを出力する。演算制御部３１は、記憶部３３にエラーが発生したことを示すエラー識別信号ＧＰＲ＿ＤＡＴＡ＿ＥＲＲＯＲを出力する。命令制御部３６は、エラー検出信号およびエラー識別信号に基づいてキャンセル信号ＣＡＮＣＥＬおよび訂正開始信号ＣＯＲＲＥＣＴ＿ＳＴＡＲＴを出力する。演算処理装置１２は、キャンセル信号によって演算部３２の動作を停止し、エラーの報告処理を開始する。演算処理装置１２は、訂正開始信号によってエラー訂正部３４でのエラーの訂正処理を開始する。エラーの訂正処理はエラーの報告処理と並行して行われる。 （もっと読む）

【課題】 簡易な構成でエラー検出・訂正符号付きデータを生成することが課題である。
【解決手段】 各バイトがｎビットを有するｍバイトの情報部分とｍバイトの情報部分に設けられるｍビットのエラー検出用ビットの冗長部分とを含むエラー検出用ビット付きデータのｍバイトの情報部分の排他的論理和演算を行い、エラー検出・訂正符号付きデータの冗長部分のうち、ｌｏｇ_２（ｎ＋１）ビットの一の部分を生成し、生成した一の部分とエラー検出用ビットとを入力してｍビットの他の部分を生成する。 （もっと読む）

【課題】冗長ビットのビット長を抑制しつつ誤り訂正・検出の精度を向上させる。
【解決手段】誤り検出・誤り訂正を行う誤り制御を実現するための情報処理装置は、情報ビット列を取得する情報ビット列取得部と、情報ビット列に基づき、所定の符号を用いた符号化により、情報ビット列全体の誤り制御を実行可能な冗長ビット列を生成して、情報ビット列と冗長ビット列とを含む符号語を生成する符号化部とを備える。符号化部は、冗長ビット列に含まれる少なくとも１つのビットのそれぞれが、情報ビット列を複数に分割したビット列であって情報ビット列における連続した複数のビットにより構成されるビット列である分割情報ビット列の１つに対するパリティビットとしても機能するように、冗長ビット列を生成する。 （もっと読む）