【課題】命令プリフェッチのためのネクストライン・プリフェッチによるペナルティを平均化して、スループットを改善する。
【解決手段】実行対象となっている命令を含むキャッシュライン（現ライン）の実行中に、それに続くキャッシュライン（ネクストライン）および現ラインに含まれる分岐命令の分岐先命令を含むキャッシュライン（分岐先ライン）の両者を命令キャッシュにプリフェッチする。分岐先ラインは、命令キャッシュにおける衝突を避けるため、ネクストラインと異なるラインアドレスになるように配置される。また、現ラインの分岐命令は、両ラインのプリフェッチを完了させるまでの余裕をもたせるため、現ラインの後半部分に配置される。 （もっと読む）

【解決手段】
マイクロプロセッサにおける分岐予測のためのシステム及び方法。ハイブリッドデバイスは、命令キャッシュの各エントリ内の通常のより小さい数より多くない分岐に対して疎キャッシュ内に分岐予測情報をストアする。ｉキャッシュラインが追加的な分岐を備えているあまり一般的でない場合に対しては、デバイスは、対応する分岐予測情報を密キャッシュ内にストアする。疎キャッシュの各エントリは、対応する命令キャッシュラインが追加的な分岐命令を含んでいるか否かを表示するビットベクタをストアする。この表示はまた、記憶のための密キャッシュ内のエントリを選択するために用いられてよい。第２の疎キャッシュは、第１の疎キャッシュから退去させられた全てのエントリをストアする。 （もっと読む）

【課題】未実行の命令と実行済みの命令の両方についてキャッシュヒットが可能なマイクロプロセッサを提供する。
【解決手段】プリフェッチバッファ６は、ＳＤＲＡＭ２からプリフェッチした命令を格納する。バッファ制御部１６は、書込みアドレスを表わす第１のレジスタ１０内のトップホインタ、読出しアドレスを表わす第２のレジスタ１２内のリードホインタおよび最も古い有効な命令の格納アドレスを表わす第３のレジスタ１４内のボトムホインタに基づいて、分岐先の命令がプリフェッチバッファ６内に存在するか否かを判定し、分岐先の命令が存在するときには、リードホインタの値を分岐先の命令のアドレスを指定するように変更し、分岐先の命令が存在しないときには、トップホインタ、リードホインタ、ボトムホインタの値を初期値にリセットするとともに、分岐先の命令をプリフェッチバッファ６にプリフェッチさせる。 （もっと読む）

【課題】処理中のプログラムへのアクセスの高速化が望まれている。
【解決手段】メインメモリ２０には、プログラムを分割したキャッシュブロック４２を格納する。各キャッシュブロック４２の他のキャッシュブロック４２への分岐位置には、分岐先のキャッシュブロック４２のロード等の処理を行う分岐解決ルーチンを起動する命令を埋め込む。ローカルメモリ１６にはキャッシュブロック４２単位でロードを行い、格納領域の区画である第１バンク３０ａ〜第ｎバンク３０ｎに順次格納する。ローカルメモリ１６内でのアドレス管理、キャッシュブロックのコピー３２の破棄時の処理等はアドレス変換テーブル３４、バンク間参照テーブル３８、世代番号テーブル３９を参照して行う。 （もっと読む）

命令キャッシュ内でミスが発生した場合、ミスの割合と、メモリアクセス帯域幅と、電力消費とを最小化するプリフェッチ技術が用いられる。プリフェッチ技術のうちの１つは、ミスが発生すると動作する。フェッチアドレスが命令キャッシュ内でミスしたという通知が受け取られる。ミスの原因になったフェッチアドレスが、そのフェッチアドレスの属性を判定するために分析され、その属性に基づいて、命令のラインがプリフェッチされる。属性は、フェッチアドレスが非連続動作のターゲットアドレスであることを示すことができる。別の属性は、フェッチアドレスが非連続動作のターゲットアドレスであることと、ターゲットアドレスがキャッシュラインのうちのＸ％を越えることとを示すことができる。更に別の属性は、フェッチアドレスが命令キャッシュ内の偶数アドレスであることを示すことができる。このような属性は、プリフェッチするかを判定するために結合されうる。
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プロセッサは、非シーケンシャル命令アドレス上で、プリフェッチオペレーションを実行する。第１の命令アドレスが、命令キャッシュにおいてミスし、フェッチオペレーションの一部として高次メモリにアクセスし、また、第１の命令アドレスあるいは第１の命令アドレスに続くアドレスに関連づけられる分岐命令が、検出され、成立と予測される場合、プリフェッチオペレーションは、高次メモリアクセスの間に、予測される分岐ターゲットアドレスを使用して実行される。予測される分岐ターゲットアドレスが、プリフェッチオペレーションの間に命令キャッシュにおいてヒットする場合には、関連する命令は、電力を維持するために、検索されない。予測される分岐ターゲットアドレスが、プリフェッチオペレーションの間に、命令キャッシュにおいてミスする場合には、高次メモリアクセスは、予測される分岐命令アドレスを使用して、起動されることができる。いずれの場合においても、第１の命令アドレスは、その高次メモリアクセスから命令の戻りを待つためにフェッチステージパイプラインへとリロードされる。
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【課題】プロセッサの実行状態に即応して不要なデータ転送を削減し、キャッシュの使用効率を向上させ、消費電力を低減するメモリシステムおよびメモリアクセス制御方法を提供する。
【解決手段】メモリシステム１０１は、キャッシュメモリ１０５を有するプロセッサ１０２と、キャッシュメモリとメインメモリとの間のデータ転送を制御するデータ転送制御部１１０と、プロセッサ内で処理中の命令を監視することにより、プロセッサが特定の命令シーケンスを実行したか否かを判定する命令シーケンス判定部１０７と、命令シーケンス判定部１０７による判定結果に応じてデータ転送の中止および一時的中断の少なくとも１つをデータ転送制御部１１０に指示する転送制御切替部１０８とを備える。 （もっと読む）

【課題】 キャッシュされたメモリを用いるプロセッサにおいて命令及びデータを取り出すことについて改善された方法を提供する。
【解決手段】 本発明の実施形態は、命令ラインをプリフェッチするための方法及び装置を提供する。方法は、レベル２キャッシュから第１の命令ラインをフェッチするステップと、第１の命令ラインにおいて、第１の命令ラインの外部にある命令をターゲットとする分岐命令を識別するステップと、識別された分岐命令からアドレスを抽出するステップと、抽出されたアドレスを用いて、レベル２キャッシュから、ターゲットとされた命令を含む第２命令ラインをプリフェッチするステップを含む。 （もっと読む）

【課題】高速化と低消費電力化を実現する。
【解決手段】外部記憶装置（１０２）に格納されている命令群をキャッシュメモリ（１０３）に置き換え、命令群に含まれる分岐命令を検出し、検出した分岐命令の分岐を分岐予測装置（１０４）により予測し、キャッシュメモリに対して分岐先命令の検索を行い、分岐先命令がキャッシュメモリに存在しない場合に外部記憶装置から分岐先命令をキャッシュメモリに置き換える。 （もっと読む）

【課題】メモリへのアクセスに起因するレイテンシーを確実に低減することができるメモリ制御システムを提供する。
【解決手段】 アーキテクチャの異なる複数のプロセッサ１０２ａ，１０２ｂ…１０２ｎと、共有メモリ１１５を制御するメモリコントローラ１０１と備えるメモリ制御システムにおいて、読み出し要求に応じて共有メモリ１１５から命令を含むリードデータが読み出され、プロセッサのアーキテクチャに応じて、リードデータがデコードされ、リードデータ内に分岐命令が存在しているか否かが判別され、リードデータ内に分岐命令が存在していない場合には、読み出されたリードデータのアドレスに隣接するアドレスを有するデータ（次のデータ）を読み出すための読み出し要求が発行されて、次のデータとしてのリードデータがプリフェッチされる。 （もっと読む）

【課題】 顧客プログラムの保護の強化を図る。
【解決手段】 命令コードを実行可能な中央処理装置（１６００）と、暗号化された命令コードを保持可能な命令キャッシュ（１００）と、上記中央処理装置と上記命令キャッシュとの間に配置され、上記暗号化された命令コードを、上記命令キャッシュを介して取り込み、それを復号化して上記中央処理装置に供給するための命令コード復号化論理（３００）と、を含んでデータ処理装置を構成することにより、上記命令キャッシュの内容を暗号化された命令コードとし、復号化された命令コードが命令キャッシュに格納されるのを回避することで、顧客プログラムの保護の強化を達成する。 （もっと読む）

パイプライン化されたプロセッサにおいて、命令キャッシュよりも前に配置されたプリ復号器がPC相対アドレス又は絶対アドレスの分岐命令の分岐ターゲットアドレスを計算する。該プリ復号器は、該ターゲットアドレスと該分岐命令アドレスが同じメモリーページに存在するか否かを判別するためにBTAと分岐命令アドレス（BIA）を比較する。このことを表す分岐ターゲット同一ページ（BTSP）ビットが該キャッシュに書き込まれ、該命令に関連付けられる。分岐命令が実行され、分岐が発生したと評価された場合、BTSPビットにより表されるようにBTAがBIAと同じページにあるならば、BTAの許可属性を検査するためのTLBアクセスが抑制される。このことは、TLBアクセスが抑制され、分岐命令が最初にフェッチされる際にBTAとBIAの比較が一回だけ実行されるために、電力消費を削減する。更に、プリ復号器は、BTAの生成と選択のクリティカルパスからBTAとBIAの比較を取り除く。 （もっと読む）

命令がキャッシュに記憶される前に、プリデコードされるパイプライン方式のプロセッサにおいて、不正確にプリデコードされた命令が、パイプライン内の実行中に検出される。対応する命令は、キャッシュ内で無効にされ、命令は、分岐命令として評価するように強制される。具体的には、分岐命令は、“行われない（not taken）と予測ミスされた”と評価され、不正確にプリデコードされた命令のアドレスの分岐ターゲットアドレスをもつ。したがって、キャッシュラインは無効にされ、不正確にプリデコードされた命令が、メモリから正確なアドレスで再びフェッチされるようにする。次に、再びフェッチされた命令は、正確にプリデコードされ、キャッシュに書き込まれ、実行される。 （もっと読む）

【課題】ブランチ目的アドレスを利用してキャッシュウェイを予測するプロセッサ及びその方法を提供する。
【解決手段】フェッチ部が次のプロセッササイクルにフェッチするアドレスを決定するのと並行して、ブランチ予測部が予測したブランチ目的アドレスの一部情報が、ウェイ予測部がブランチ目的アドレスを解釈して検出したサブタグのうちいかなるものとマッチングされるかを比較するプロセッサである。このような比較によって、キャッシュヒットを発生させる可能性があるキャッシュウェイを決定し、ブランチ目的アドレスが次にフェッチする命令語アドレスと決定されれば、決定されたキャッシュウェイのみ接近してフェッチ命令語を抽出する。 （もっと読む）

【課題】命令語キャッシュと命令語変換参照バッファの制御器、及びその制御方法の提供。
【解決手段】分岐予測器は、プロセッサコアから出力される現在命令語に対する分岐予測を行って、最終分岐予測値を出力する。分岐ターゲットバッファは、分岐予測器による分岐予測と同時に、予測ターゲットアドレスを出力する。アドレス選択ユニットは、分岐予測の結果が“ｔａｋｅｎ”ではない現在命令語のアドレス及び予測ターゲットアドレスのうち、何れか一つを選択して出力する。分岐予測及び分岐ターゲットアドレス予測は、現在命令語の直前命令語は分岐命令語ではないという仮定下に、分岐予測及び分岐ターゲットアドレス予測が終了する前に始まり、アドレス選択ユニットから出力されるアドレスは、ダイナミック電圧スケーリングを使用する命令語キャッシュ、及び命令語変換参照バッファの対応するキャッシュラインをウェイクアップする。 （もっと読む）

制御スペキュレーションの性能を向上するメカニズムが開示されている。そのメカニズムは、スペキュレーティブロードを実行するステップと、そのスペキュレーティブロードがキャッシュでヒットしたとき、前記スペキュレーティブロードによりターゲットとされたレジスタのデータ値を返すステップと、前記スペキュレーティブロードが前記キャッシュでミスしたとき、遅延トークンを前記スペキュレーティブロードと関連づけるステップとを有する。前記スペキュレーティブロードが後で制御フローパスにあると決定されたとき、リカバリーコードの実行を速めるために、キャッシュミスにプリフェッチを発行する。
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【課題】 ＣＰＵによる分岐命令の実行時における分岐ペナルティを低減させることが可能な回路規模の小さいメモリ制御回路を提供する。
【解決手段】 分岐先バッファ１は、ＣＰＵ１０により実行された分岐命令による分岐先命令とその命令アドレスをキャッシュし、その後にＣＰＵ１０により分岐命令が実行された際に、ＣＰＵ１０が出力する分岐先の命令アドレスと分岐先バッファ１内の命令アドレスとが一致した場合に、分岐先バッファ１内の分岐先命令をＣＰＵ１０に供給する。分岐命令が実行された場合には、アドレス比較回路２では、分岐先の命令アドレスと分岐元の命令アドレスとが比較され、バッファ更新制御回路３は、アドレス比較回路２による比較結果に基づき、命令の分岐により命令アドレスの値がマイナス方向に変化した場合にのみ、分岐先バッファ１のデータを分岐先命令で更新する。 （もっと読む）

【課題】分岐命令に関するデータエントリを貯蔵する分岐ターゲットバッファとその使用方法を提供する。
【解決手段】分岐ターゲットバッファは、分岐ターゲットバッファ内にあるワードラインと関連したワードラインゲーティング回路に応じてデータエントリに対するアクセスを条件的にイネーブルする。ワードラインゲーティング回路は、命令に関連した分岐ヒストリデータから誘導されたワードラインゲーティング値を貯蔵する。また、分岐予測ユニットと、分岐ターゲットバッファと結合されたプロセッサについて、分岐ターゲットバッファを動作するための方法と共に提供する。これにより、電力消費を減らし、分岐命令処理速度を高くし、全体的な複雑性を減らすプロセッサの実現と動作を可能にする。 （もっと読む）

本発明の実施形態は、スーパースカラプロセッサ及び分岐が許可されたその他のプロセッサにおいて効率的な分岐予測を可能にする装置及び方法に関する。本発明の一実施形態に従った分岐予測器は、実行中の命令における分岐結果を変換索引バッファからの入力を用いてプロセッサにて予測する分岐予測回路を有している。
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トレースキャッシュ(160)を含み、命令キャッシュ(106)からラベル境界上のみのトレースキャッシュ(160)へとフェッチングを遷移させるマイクロプロセッサ(100)を実現する方法およびシステムの様々な形態例が開示されている。一形態例では、マイクロプロセッサ(100)は、命令キャッシュ(106)、ブランチ予測ユニット(132)およびトレースキャッシュ(160)を備える。プリフェッチユニット(108)は、分岐予測ユニット(132)が分岐命令の予測ターゲットアドレスを出力するまで、命令キャッシュ(106)から命令をフェッチしてもよい。分岐予測ユニット(132)が予測ターゲットアドレスを出力すると、プリフェッチユニット(108)は、トレースキャッシュ(160)内で予測ターゲットアドレスにマッチするエントリ(162)を調べる。マッチするエントリ(162)が見つかると、プリフェッチユニット(108)は、命令キャッシュ(106)からのフェッチ命令に従う代わりに、トレースキャッシュ(160)から１又は複数のトレース(166)をフェッチする。
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