【課題】プリフェッチに使用される電力が無駄になることを防止可能な制御システム、制御方法およびプログラムを提供する。
【解決手段】制御システム１００は、処理装置と主記憶装置とキャッシュメモリとプリフェッチ部と電源部とを備えた制御システムであって、検出部８１と判定部８２と電源制御部８３とを備える。検出部８１は、処理装置が処理を実行していないアイドル状態であるか否かを検出する。判定部８２は、アイドル状態であると検出された場合、プリフェッチの状態に応じて、キャッシュメモリに対する電力の供給を停止するか否かを判定する。電源制御部８３は、キャッシュメモリに対する電力の供給を停止すると判定された場合は、キャッシュメモリに対する電力の供給を停止するように電源部を制御し、キャッシュメモリに対する電力の供給を停止しないと判定された場合は、キャッシュメモリに対する電力の供給を継続するように電源部を制御する。 （もっと読む）

【課題】修正、排他的、共有、無効、及びフォワード（MESIF）の5つの状態を有するキャッシュ・コヒーレント・プロトコルを提供する。
【解決手段】MESIFキャッシュ・コヒーレント・プロトコルは、更なる複製を行い得る、データの単一複製を指定するフォワード（F）状態を含む。F状態におけるキャッシュ・ラインは、キャッシュ・ラインの複製の要求に応答するのに用いられる。一実施例では、新たに作成される複製がF状態に置かれ、先行してF状態にあったキャッシュ・ラインは共有（S）状態又は無効（I）状態に置かれる。よって、キャッシュ・ラインが共有されている場合、1つの共有複製はF状態にあり、キャッシュ・ラインの残りの複製はS状態にある。 （もっと読む）

【課題】イニシエータデバイスではなく、コヒーレンシコントローラでデータハザードを管理する、データ処理システムを提供する。
【解決手段】２つの部分形式で書き込みリクエストを処理する。同じアドレスに対し同時保留の読み出しおよび書き込みが存在する時、書き込みの第１の部分に応答しないことでコヒーレンシコントローラにより延期され、イニシエータデバイス１０は、書き込みが保留中に関係なく、書き込みのアドレスに受信されたいずれのスヌープリクエストも処理するように進行する。保留中の読み出しが完了すると、コヒーレンシコントローラは、書き込みの第１の部分に応答し、イニシエータデバイスは、データおよびスヌープ後のデータの状態のインジケータを送信することによって、書き込みを完了する。コヒーレンシコントローラは、必要に応じてメモリを更新するためにこの情報を使用して潜在的なデータハザードも回避することができる。 （もっと読む）

【課題】キャッシュメモリ階層内の一貫性を支持するためのスヌープフィルタリング回路を備えたデータ処理装置を提供する。
【解決手段】スヌープフィルタ回路は、スヌープフィルタタグ値を保存し、ローカルキャッシュメモリ内に保存されているキャッシュデータラインを追跡する。目標キャッシュデータラインについてのトランザクションが受信された場合、スヌープフィルタ回路は、目標タグ値とスヌープフィルタタグ値とを比較し、共有キャッシュ回路は、目標タグ値と共有キャッシュタグ値とを比較する。比較動作は、相互ロックされた並行パイプラインを用いて行われる。共有キャッシュ回路は、デフォルト非包括的モードで動作し、共有キャッシュメモリおよびスヌープフィルタは、共有キャッシュメモリ内のデータ保存については非包括的に挙動するが、スヌープフィルタタグ値および共有キャッシュタグ値がどちらもある場合、タグ保存について包括的に挙動する。 （もっと読む）

【課題】データ共有の効率性とキャッシュ記憶容量の使用との間でバランスのとれた共有キャッシュメモリの制御が可能なデータ処理装置を提供する。
【解決手段】データ処理システムは、複数のローカルキャッシュメモリと、共有キャッシュメモリとを有する、キャッシュ階層を含む。キャッシュライン毎に共有キャッシュメモリ内に記憶された状態データは、データのキャッシュラインがキャッシュメモリシステムの非包括的動作または包括的動作にしたがって記憶または管理されているかどうかを制御するために用いられる。スヌープトランザクションは、データのキャッシュラインが一意的であるかまたは非一意的であるかどうかを示すデータに基づいてフィルタリングされる。非包括的動作から包括的動作への切り換えは、データのキャッシュラインを要求する、受け取られたトランザクションのトランザクション種別に応じて、実行されてもよい。 （もっと読む）

【課題】複数のメモリ共有デバイス間の効率的なキャッシュコヒーレンスのための、システム、方法、およびデバイスを提供する。
【解決手段】ブロック追跡エントリ（ＢＴＥ）のテーブル５６は、メモリ１４のブロックの１つ以上のキャッシュラインのグループが、別のメモリ共有デバイス１２Ａおよび１２Ｂによって潜在的に使用されている可能性があるかどうかを示すことができる。メモリ共有デバイス１２は、それぞれがいくつかのキャッシュステータスエントリを有するＢＴＥのテーブル５６を利用することができる。キャッシュステータスエントリが、１つまたは複数のキャッシュラインのグループのいずれも、別のメモリ共有デバイス１２によって到底使用されている可能性がないことを示すとき、キャッシュコヒーレンスを危うくすることなく、そのグループのあらゆるキャッシュラインのためのスヌープ要求を抑制することができる。 （もっと読む）

【課題】１つ以上のマルチプロセッサまたはマルチプロセッサコアにより実行されている２つ以上の命令スレッド間の同期通信を管理する。
【解決手段】他のスレッドがそれらのメモリ位置に格納している値を修正した場合に通知されるべき一組のメモリ位置を識別するための機構をスレッドに提供する。通知は、マイクロプロセッサ１０１内のユーザレベル割込み／例外機構によりなされるか、または、コンピュータシステム内のいくらかの他のロジックまたはソフトウェアによりなされてよい。スレッド間同期通信は、１つ以上の他のスレッドによりアクセスされるキャッシュラインに関連する特定のキャッシュコヒーレンシーイベントをスレッドが通知されるようにすることにより実現する。 （もっと読む）

【課題】リプライデータに訂正不能なエラーが生じたことに起因するシステムの稼働率の低下を改善しつつ、回路規模の膨大化を回避する。
【解決手段】キャッシュミスのときに、メインメモリから出力されるリプライデータＲＤ０に対して、訂正不能なエラーの有無を検出すると共に、該検出の結果とメインメモリとを示す付加情報を付加する。上記付加情報を含むリプライデータＲＤ１でブロックロードする際に、該リプライデータＲＤ１に含まれる付加情報を記憶しておく。キャッシュヒットのときにキャッシュメモリから出力されるリプライデータＲＤ２に対して、ブロックロード時に記憶しておいた付加情報が「エラーがある」を示す場合に上記付加情報を付加する。上記付加情報が「エラーが無い」を示す場合に、訂正不能なエラーの有無を検出すると共に、該検出の結果とキャッシュメモリとを示す付加情報を付加する。 （もっと読む）

【課題】タイル式メモリからデータを読み取るための方法、装置、システムおよび媒体を提供する。
【解決手段】一つのタイル式X方式キャッシュ読み取り要求について、そのタイル式X方式キャッシュ読み取り要求を分解することなくタイル式メモリから二つのキャッシュ・ラインを要求する段階３０５と、二つの要求されたキャッシュ・ラインに関連付けられたデータを返す段階３２５とを含む。また、二つのキャッシュ・ラインを並列に割り当てる段階３１０と、二つのキャッシュ・ラインの整合性を並列に維持する段階３１５と、二つのキャッシュ・ラインに関連付けられたデータをデータ・キャッシュから並列に読む段階３２０を含む。 （もっと読む）

【課題】同期された命令ストリングのプレデコードを保証する。
【解決手段】命令ストリングは、可変長の命令セットおよび組込データ３２０からの命令３１０を含む。命令セットにおける最短長さの命令に等しくなるようにグラニュールを定義し、命令セットにおいて最長長さの命令を構成するグラニュールの数をＭＡＸに定義する。更に、組込データセグメントの終了を判定し、プログラムが命令ストリングにコンパイル又はアセンブルされる場合、長さＭＡＸ−１のパディング３３０を、組込データの終わりに、命令ストリング内に挿入する。パディングされた命令ストリングをプレデコードすると、たとえ組込データが可変長の命令セット内に存在する命令と類似するように偶然に符号化されても、プレデコーダは、パディングされた命令ストリング内の命令との同期を保つ。 （もっと読む）

キャッシュを再配置する方法および機器が開示される。キャッシュの内容の少なくとも部分が、キャッシュから分離した場所に格納される。電源がキャッシュから切られ、いくぶんかの時間の後に回復される。電源がキャッシュに回復された後、それは、キャッシュから分離して格納されたキャッシュの内容の部分で再配置される。 （もっと読む）

【課題】共有キャッシュメモリを有するマルチプロセッサにおいてプロセッサ間のデータの受け渡しを効率良く行う。
【解決手段】キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、参照回数２２４を記憶する。参照回数２２４はデータライト時に設定され、リードアクセスの度にデクリメントされる。参照回数２２４が「１」から「０」になると、そのエントリはライトバックされることなく無効化される。このキャッシュメモリをマルチプロセッサシステムにおけるプロセッサ間通信に利用すると、共有ＦＩＦＯとして機能し、使用済データは自動的に削除される。 （もっと読む）

【課題】キャッシュメモリにおけるキャッシュラインの置き換えを改善し、必要とするデータが利用不可能となる可能性が生じ、データの取得に長いレイテンシが生じるのを防ぐ。
【解決手段】タグフィールドをそれぞれ持つ複数のキャッシュラインを含むキャッシュメモリを備え、タグフィールドは、ラインに記憶されたデータのキャッシュコヒーレンシステートを記憶するステート部分と、前記データの相対的重要度に応じたウェイトを記憶するウェイト部分とを含み、ウェイトは、キャッシュコヒーレンシステート及びデータ使用の最新性に基づく。 （もっと読む）

【課題】適応型の最適化されたコンペア‐エクスチェンジオペレーションを実装する。
【解決手段】処理論理は、実行パイプラインにおいてFASTCMPXCHGオペレーションを受信する（２００）。次いで、FASTCMPXCHG命令に関連付けられたマイクロアーキテクチャヒントビットを含むキャッシュラインタグを探す（２０２）。ハードウェアがFASTCMPXCHGを処理する能力を有する場合には、先行するCLMARKが利用可能なタグが、各キャッシュラインについて提示される。ハードウェアがタグを持っていない場合は、CLMARK及びFASTCMPXCHGは、サポートされない。その場合には、コードのリストに載っているFASTCMPXCHG命令の代わりに、[mem]、testval、及びnewvalパラメータを使用して標準的なCMPXCHG命令を実行する（２１２）。 （もっと読む）

【課題】キャッシュにおいて読み取り及び書き込みアウェア・キャッシュを提供するためのメカニズムを提供する。
【解決手段】このメカニズムは、大きなキャッシュを高頻度読み取り領域及び高頻度書き込み領域に分割する。このメカニズムは、不均一キャッシュ・アーキテクチャの置換ポリシにおいて、読み取り／書き込み頻度を考慮する。頻繁に書き込まれるキャッシュ・ラインは、より遠いバンクのうちの１つに配置される。頻繁に読み取られるキャッシュ・ラインは、より近いバンクのうちの１つに配置される。高頻度読み取り及び高頻度書き込み領域のサイズの比は、静的であっても、又は動的であってもよい。高頻度読み取り領域と、高頻度書き込み領域との間の境界は、明確であっても、又はファジーであってもよい。 （もっと読む）

【課題】データプロセッサにおいて、ＣＰＵからの転送条件の設定に従ったデータ転送制御に際し、信頼性の高い記憶保護を行う。
【解決手段】データプロセッサ（１０）において、データの転送制御を行う転送制御装置（１０５）は中央処理装置（１０１）の転送制御を行うメモリ管理部（１１５）で記憶保護に利用される識別情報を保持する。前記転送制御装置は前記中央処理装置の設定にしたがって転送用のアドレスを生成するとき、転送用のアドレスに対応した識別情報と転送条件等設定時の中央処理装置の識別情報との一致を条件に転送開始を開始する。 （もっと読む）

【課題】 データ処理システム（１００）の投機的バージョニング・キャッシュ（３１０、１２１０）内にチェックポイント（１０３０）を生成するための機構を提供する。
【解決手段】 機構は、データ処理システム（１００）内でコードを実行し、コードは、投機的バージョニング・キャッシュ（３１０、１２１０）内のキャッシュ・ラインにアクセスする。さらに機構は、投機的バージョニング・キャッシュ（３１０、１２１０）内にチェックポイント（１０３０）を生成する必要性を示す第１の条件が発生するかどうかを決定する（１３５０）。チェックポイント（１３１０）は、投機的キャッシュ・ラインに対応するキャッシュ・ラインへの変更のロールバックを必要とする第２の条件の発生に応答して、非投機的となる、投機的キャッシュ・ラインである。機構は、第１の条件が発生した旨の決定に応答して、投機的バージョニング・キャッシュ（３１０、１２１０）内にチェックポイント（１３１０）も生成する。 （もっと読む）

【課題】 キャッシュ制御方法を提供することである。
【解決手段】上記課題を解決するために第１の態様として、
キャッシュを制御する方法であって、
アプリケーションがトランザクションを処理中に生成されるメモリ・オブジェクトについて、トランザクションに対応した値を割り当てるステップと、
前記メモリ・オブジェクトがキャッシュに記憶されることに応じて、前記割り当てた値をキャッシュ・アレイのフラグ領域にトランザクション・フラグ値として付加するステップと、
前記トランザクション終了時に、対応するトランザクション・フラグ値を掃き出し候補として登録するステップと、
キャッシュの掃き出し時、前記掃き出し候補として登録されたトランザクション・フラグ値を有するキャッシュ・ラインを優先的に掃き出すステップと、
を含む、方法を提供する。 （もっと読む）

【課題】キャッシュメモリに使用されるＳＲＡＭのワードラインの一部に欠陥がある場合やワードラインの一部が故障してしまった場合であっても、回路サイズを大幅に拡大することなく、システム性能の低下を防止することができるプロセッサシステムを提供すること。
【解決手段】本発明にかかるプロセッサシステムは、キャッシュメモリ４内の各エントリ１０に対応して設けられるとともに、対応するエントリ１０が機能するか否かを示す複数の動作ビット１１を備え、キャッシュ制御部３は、プロセッサ２によってエントリ１０に格納されるメモリアドレスへのアクセスが行なわれた場合に、該アクセス対象のエントリ１０に対応する動作ビット１１が示す情報をもとにキャッシュメモリ４または外部メモリ６のいずれにアクセスするかを判断する。 （もっと読む）

【課題】キャッシュメモリにおけるソフトエラーの発生確率を減少させる。
【解決手段】キャッシュメモリ３０が、タグメモリ４０を用いて管理され、ライトスルー方式で運用される。そして、キャッシュメモリ３０へのアクセス時刻を監視する監視部５１Ａと、この監視部５１Ａによる監視結果に応じてキャッシュメモリ３０の一以上のキャッシュラインにおけるデータをメインメモリから再度読み出して保存するリフレッシュ部５１Ｂとがそなえられている。 （もっと読む）