【課題】製造コストの低減に対して有利な情報処理装置及び半導体記憶装置を提供する。
【解決手段】実施形態によれば、ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、前記ホスト装置は、メインメモリを備え、前記半導体記憶装置は、第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、前記第１の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第３の論物変換テーブルの一部が前記第２の論物変換テーブルにコピーされる。 （もっと読む）

【課題】多段パイプラインを有するプロセッサにおけるＴＬＢミス時の非効率を改善する方法を提供する。
【解決手段】ＴＬＢミス信号に応じて、ＴＬＢコントローラはメモリあるいは高いレベルのＴＬＢのいずれかからアドレス変換情報を要求するＴＬＢ再ロードを開始し、その情報をＴＬＢの中に配置する。プロセッサはミスしている仮想アドレスを有するインストラクションをフラッシュし、そしてインストラクションをリフェッチし、結果的にインストラクションを再挿入する。ＴＬＢ再ロードの開始およびインストラクションのフラッシュ/リフェッチは、直ちにパイプラインをストールすることなしに、実質的に平行して行われる。リフェッチされたインストラクションはＴＬＢ再ロードが完了するまでＴＬＢアクセスポイント上部のパイプラインのポイントに保持され、リフェッチされたインストラクションが次のアクセスに際してＴＬＢ内に「ヒット」を発生する。 （もっと読む）

【課題】ページ属性サポートのある仮想アドレスから物理アドレスへの変換のためのシステム、方法及び装置を提供する。
【解決手段】仮想メモリ・ポインタをあるメモリ位置についての物理的なメモリ・アドレスに変換する命令を受領する段階５０２と、仮想メモリ・ポインタをページ・テーブル情報に基づいて物理的なメモリ・アドレスに変換する段階５０４と、物理的なメモリ・アドレスおよび一つまたは複数のページ属性を返す段階５０６を含む。 （もっと読む）

【課題】ＩＯ ＴＬＢ（I/O Translation Look aside Buffer）でキャッシュミスした場合にＤＭＡが待たされることを防止する。
【解決手段】ＩＯＶ（I/O Virtualization） ＨＢＡ（Host Bus Adapter）に対応したＤＭＡ（Direct Memory Access）セキュリティチェック回路が、ＨＢＡからのＤＭＡリード要求に対しディスクリプタフェッチを検知した場合に、当該ＤＭＡリード要求のリプライデータの中から抽出した論理アドレスと、当該リプライデータに含まれるリクエストＩＤとが同じゲスト空間のものであるかを判定し、同じゲスト空間のものである場合に当該リプライデータに含まれるアドレスが適切であると判断する。 （もっと読む）

【課題】アドレス空間のコンテクストの切り替えに関連するオーバヘッドを低減する。
【解決手段】本方法は、システムのプロセッサが、第一のアドレス空間と第二のアドレス空間との間でコンテクストを切り替えるステップ、第二のアドレス空間がプロセッサのスクラッチパッドメモリに記憶されているアドレス空間のリストに存在するかを判定するステップ、第二のアドレス空間がアドレス空間のリストに存在しない場合に、第二のアドレス空間へのコンテクストの切り替えの後に、第二のアドレス空間の新たなエントリであって、第一のアドレス空間の現在のエントリとは異なる新たなエントリを割り当てるステップ、及び第二のアドレス空間がアドレス空間のリストに存在する場合に、第二のアドレス空間へのコンテクストの切り替えの後に、第一のアドレス空間の現在のエントリをプロセッサの変換バッファに保持するステップ、を含む。 （もっと読む）

アドレス変換ユニットが、変換索引バッファ（ＴＬＢ）、ミスキュー、及び制御ユニットを含む。ＴＬＢは、複数のアドレス変換を記憶することができる。ミスキューは、ＴＬＢ内でミスになった受信アドレス変換要求を記憶することができる。ミスキューは、複数のエントリを含む。少なくともいくつかのエントリの各々は、それぞれのアドレス変換要求及び対応する識別子を記憶することができる。所与のエントリの対応する識別子は、所与のエントリ内のそれぞれのアドレス変換要求の処理順序制約と同じ処理順序制約を有する別のそれぞれのアドレス変換要求を記憶するミスキュー内の別のエントリを識別する。同じ処理順序制約を有し、識別子を介してともにリンクされたアドレス変換が同じ仮想ミスキューに属する。制御ユニットは、受け取ったアドレス変換要求を識別子に依存する順序で処理することができる。 （もっと読む）

【課題】ＴＬＢスラッシング発生を抑制することにより、論理アドレスから物理アドレスへのアドレス変換を高速に行い、プロセッサの実行性能の向上を実現する。
【解決手段】ＴＬＢ比較部２０が、プログラムによるアクセス対象となるページの論理アドレスにおいてＴＬＢミスが発生したと判定し、且つ、ＥＡＢ比較部２１が、当該論理アドレスが、既にアクセス対象となった論理アドレスが含まれるＥＡＢ１７に存在しないと判定したとき、遅延制御部２２が、ページテーブル２５から対応エントリを読み出すタイミングを所定時間遅延させる。その後、ページテーブル読出部２３が、ページテーブル２５から対応エントリを読み出す。そして、登録部２４が、当該読み出したエントリが示す物理アドレスを関連付ける新規エントリをＴＬＢ１６に登録し、アドレス変換部１９が、ＴＬＢ１６のエントリに基づいて論理アドレスを物理アドレスに変換する。 （もっと読む）

一実施形態において、メモリマネージメントユニット（ＭＭＵ）は、複数のページテーブルエントリーを含むデータのブロックを保持するように構成される。ＭＭＵは、ＴＬＢミスに応答してブロックをチェックし、ブロックに変換が見つかった場合には、その変換についてメモリ読み取りを発生せずにブロックから変換を供給するように構成される。ある実施形態では、ＭＭＵは、ブロックからの変換を使用したＴＬＢミスの履歴も維持し、その履歴に基づいて第２ブロックのプリフェッチを発生する。例えば、その履歴は、最も最近使用されたＱ個のページテーブルエントリーのリストであり、又、履歴は、ブロックの端に接近するアクセスのパターンを示す。別の実施形態では、履歴は、使用されたブロック内のページテーブルエントリーの数のカウントを含む。 （もっと読む）

【解決手段】
仮想メモリページングメカニズムを含むプロセッサ。仮想メモリページングメカニズムは、プロセッサ上で動作しているオペレーティングシステムが、第１のサイズ及び第２のサイズのページを用いることを可能にし、第２のサイズは第１のサイズより大きい。メカニズムは、更に、オペレーティングシステムが第１のサイズの２つ以上の連続的なページを含むスーパーページを用いることを可能にする。スーパーページのサイズは第２のサイズより小さい。プロセッサは、更に、各スーパーページに含まれるページの各々に対して別個のエントリを有するページテーブルを含む。オペレーティングシステムは、単一の仮想アドレスを用いて各スーパーページへアクセスする。メカニズムは、トランスレーションルックアサイドバッファＴＬＢにおける単一のエントリを、ＴＬＢにおけるエントリに関連するスーパーページ有効標識がアサートされていることを検出することに応答して、スーパーページに対応する一連のページを備えているメモリの領域を参照するものとして解釈する。 （もっと読む）

【課題】プログラム実行時におけるＴＬＢミスヒットの発生頻度を抑制できるアドレスマッピング方法を提供する。
【解決手段】ＴＬＢ機構２のエントリの一部をタスクテキスト部専用エントリ２１として確保する。専用エントリ２１に対して、タスクＡのテキスト部全体が収まるようにページサイズを指定し、論理アドレスおよび主記憶５上の物理アドレスを対応付けて設定する。さらに、専用エントリ２１がＴＬＢミスヒット発生時に変更されることを防ぐために、ＯＳは専用エントリ２１をロックして変更されないようにＴＬＢ機構２を管理する。 （もっと読む）

【課題】回路規模を大きくしないで、TLBヒット率を改善する半導体集積回路及びアドレス変換方法を提供する。
【解決手段】アドレス変換部を搭載した半導体集積回路は、マイクロTLB１４と、メインTLB１５と、CPU１３を有する。CPU１３は、プロセスの切替時に、切替元のプロセスのプライベートなマッピングを有するTLBエントリを、マイクロTLB１４から読み出して、複数のプロセスのそれぞれのプライベートなマッピングを有するTLBエントリを、TLBのコンテキストとして記憶する複数のTLBコンテキスト記憶領域を有するTLBコンテキスト記憶部１８における対応するTLBエントリ記憶領域に記憶し、切替先のプロセスのプライベートなマッピングを有するTLBエントリを、TLBコンテキスト記憶部１８から読み出してメインTLB１５に書き込む。 （もっと読む）

【課題】TLBの機能をキャッシュメモリ上で実現して、回路量の削減を図り、かつエイリアスの問題を解消する仮想アドレスキャッシュメモリを提供する。
【解決手段】仮想アドレスキャッシュメモリ１２は、プロセスの仮想アドレスの所定の上位ビットの仮想ページタグを含むエントリデータを保持し、プロセッサからの仮想ページタグが一致するとヒット信号を出力するTLB仮想ページメモリ２１と、仮想ページタグとページオフセットをキャッシュインデックスとしてキャッシュデータを保持するデータメモリ２３と、キャッシュインデックスに対応してデータメモリ２３に記憶されたキャッシュデータのキャッシュステートを保持するキャッシュステートメモリ２４と、を有する。 （もっと読む）

【課題】メモリとストレージで重複してデータを保持することによる無駄を省くことができる仮想記管理を実現する。
【解決手段】仮想アドレスと物理アドレスの管理において、メモリ（１０２）だけではなく、ストレージ（１０３）のアドレスも変換索引バッファ（１０７）により変換可能にする。これにより、ストレージからメモリへのデータロードの指示に際して、このアドレス変換索引バッファには、当該仮想ページとストレージのアドレスを登録する事により、メモリとストレージ間のリード・ライトを発生させずに処理を完了することができる。ストレージからメモリにロードするデータやプログラムのコピー動作と、ストレージ上に配置される仮想メモリのページファイルを削除できる。したがって、メモリとストレージの情報格納効率が向上し、メモリの帯域利用効率が上がり、低消費電力にも寄与する。 （もっと読む）

【課題】アドレス変換にかかるオーバヘッドを抑制することができるといった効果を有するメモリ制御装置を提供する。
【解決手段】複数のページに区画されたデータ格納領域１０と、ページを示す物理アドレスと論理アドレスとの対応を１つのレコードとするページテーブルを格納するテーブル格納領域１１とを有し、物理アドレスでデータ格納領域１０にアクセスされるメモリ２と、メモリ２に向けて論理アドレスでアクセスの要求を行うデバイス３と、ページテーブルの複数のレコードを一時記憶するためのキャッシュ１２を有し、キャッシュ１２に記憶されたレコードが表す対応にしたがって論理アドレスを物理アドレスに変換することにより、デバイス３から要求されたアクセスをメモリ２に要求するメモリ制御部４とを備え、メモリ制御部４は、キャッシュ１２でミスヒットが発生したときに、キャッシュ１２に記憶された全てのレコードを更新する。 （もっと読む）

ロックインジケータを有するマルチスレッドプロセッサを含むシステムと方法が開示される。実施形態において、システムは、マルチスレッドプロセッサ内の共有リソースのロック状態を示す手段を含む。システムは共有リソースに関連する例外処理命令を処理する前に、共有リソースを自動的にロックする手段を含む。システムは、共有リソースをアンロックする手段をさらに含む。 （もっと読む）

この開示は、トランスレーション・ルックアサイド・バッファ（ＴＬＢ）をコンフィギュレーションする方法とシステムとを含む。一実施形態においては、前記ＴＬＢは、第１の部分と、第２の部分と、を含む。前記第１の部分又は前記第２の部分は、ＴＬＢコンフィギュレーション・インジケータの値に応答して選択的にディスエーブルにすることができる。 （もっと読む）

【課題】キャッシュヒット率に応じて遅延時間を発生することなしにＣＰＵクロックを制御する情報処理装置の制御方法を提供する。
【解決手段】本発明は、キャッシュメモリを有するプロセッサと、プロセッサへクロック信号を供給するクロック供給部とを備える情報処理装置の制御方法であって、前記キャッシュメモリにおけるヒット率を予測するキャッシュヒット率予測部２０１と、予測したヒット率に応じてＣＰＵクロック周波数を決定する周波数決定部２０３と、周波数にクロック信号を変更するようクロック供給部を制御するクロック制御部２０５とを備える。 （もっと読む）

ソフトウェア管理されたページテーブル内のどのページが、例えばデジタル信号プロセッサのような、マイクロプロセッサ内の例外を引き起こすか示す方法およびシステムであって、そこでは、ソフトウェア管理された変換索引バッファ（ＴＬＢ）モジュールは、例えばフェッチ命令のような、超長命令語（ＶＬＩＭ）パケット内の命令により生成された仮想アドレスを受け取り、そして、さらに、その仮想アドレスを格納された各ＴＬＢエントリと比較する。
一致するものが存在する場合、ＴＬＢモジュールはその命令のために対応するマッピングされた物理アドレスを出力する。
そうでなければ、ＶＬＩＭパケットが２ページにまたがる場合であって、ここで、１つのページがＴＬＢモジュール内のＴＬＢエントリとして存在し、別のページが格納されたＴＬＢエントリに見当たらないとき、制御レジスタのデータフィールド内の表示ビットは、ソフトウェア管理ユニットにＴＬＢミス例外を識別させるために、セットされる。
前記ソフトウェア管理ユニットは、レジスタから表示ビット情報を検索し、そして、さらに、ミッシングページ情報を検索するために表示ビット情報を使用して、ソフトウェア管理されたページテーブル内のページテーブル探索を実行する。
続いて、ミッシングページ情報は、命令のパケットの後の仮想アドレス変換および実行のために、ＴＬＢモジュール内の新しいＴＬＢエントリに書き込まれる。
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【課題】単一仮想記憶と多重仮想記憶の双方をサポートする。
【解決手段】仮想記憶をサポートするデータ処理装置は、論理アドレス空間を論理ページと呼ばれる単位に分割して、そのページ単位で、論理アドレスを物理アドレスへアドレス変換を行うためのアドレス変換機構を備える。このアドレス変換機構は、複数のプロセスの夫々が論理空間の全域にわたるアドレス変換情報を有するとき、プロセス番号によって論理アドレスを修飾或いは拡張する多重仮想記憶と、複数のプロセスに論理アドレス空間の一部が排他的に割り当てられ、夫々のプロセスがそれに割り当てられた論理アドレス空間のアドレス変換情報を有するとき、プロセス番号によって論理アドレスを修飾或いは拡張しない単一仮想記憶とを有し、多重仮想記憶と単一仮想記憶とを選択することが可能にされる。何れを選択するかはレジスタＭＭＵＣＲのビットＭＭＵＣＲ．ＳＶの値によって指示される。 （もっと読む）

ＴＬＢおよびＴＬＢコントローラを含むコントローラ多段パイプラインを有するプロセッサ。ＴＬＢミス信号に応じて、ＴＬＢコントローラはメモリあるいは高いレベルのＴＬＢのいずれかからアドレス変換情報を要求するＴＬＢ再ロードを開始し、そしてその情報をＴＬＢの中に配置する。プロセッサはミスしている仮想アドレスを有するインストラクションをフラッシュし、そしてインストラクションをリフェッチし、結果的にインストラクションを再挿入する。ＴＬＢ再ロードの開始およびインストラクションのフラッシュ/リフェッチは、直ちにパイプラインをストールすることなしに、実質的に平行して行われる。リフェッチされたインストラクションはＴＬＢ再ロードが完了するまでＴＬＢアクセスポイント上部のパイプラインのポイントに保持され、そしてリフェッチされたインストラクションが次のアクセスに際してＴＬＢ内に「ヒット」を発生する。
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