情報処理装置及び半導体記憶装置
【課題】製造コストの低減に対して有利な情報処理装置及び半導体記憶装置を提供する。
【解決手段】実施形態によれば、ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、前記ホスト装置は、メインメモリを備え、前記半導体記憶装置は、第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、前記第１の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第３の論物変換テーブルの一部が前記第２の論物変換テーブルにコピーされる。
【解決手段】実施形態によれば、ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、前記ホスト装置は、メインメモリを備え、前記半導体記憶装置は、第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、前記第１の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第３の論物変換テーブルの一部が前記第２の論物変換テーブルにコピーされる。
【発明の詳細な説明】
【技術分野】
【０００１】
情報処理装置及び半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＳＳＤ（Solid state drive）等の半導体記憶装置では、論理物理変換テーブル（ＭＭＵ：以下、Ｌ２Ｐと表記する場合もある）を、例えば、ＳＳＤ内のバッファ（メモリ）等に格納している場合が多い。
【０００３】
そのため、ＳＳＤの記憶容量が増大するに従い、論理物理変換テーブルを格納するバッファ（メモリ）の容量および面積が増大するという傾向にある。また、論理物理変換テーブルを格納するために必要な容量を確保する必要があるため、製造コストが増大するという傾向もある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−７６４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
製造コストの低減に対して有利な半導体記憶装置およびそれを含む情報処理装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、一態様に係る情報処理装置は、ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、前記ホスト装置は、メインメモリを備え、前記半導体記憶装置は、第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、前記第１の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第３の論物変換テーブルの一部が前記第２の論物変換テーブルにコピーされる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置を含む情報処理装置を示すブロック図。
【図２】図１中の不揮発性メモリ１１のブロックを示す等価回路図。
【図３】第１の実施形態に係るブート動作を示すフロー図。
【図４】図３中のブート実行動作を示すフロー図。
【図５】第１の実施形態に係るＴＬＢ動作を示すフロー図。
【図６】第１の実施形態に係るＤＭＡ動作を示すフロー図。
【図７】第２の実施形態に係るＴＬＢ動作を示すフロー図。
【図８】第２の実施形態に係るブート実行動作を示すフロー図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【０００９】
［第１の実施形態］
＜１．構成例＞
１−１．全体構成例
まず、第１の実施形態に係るＳＳＤ装置を含むメモリシステムの全体構成例について、図１を用いて説明する。
【００１０】
図示するように、第１の実施形態に係る情報処理装置は、ＳＳＤ装置１０とホスト装置２０とから構成される。ＳＳＤ（Solid state drive）装置とは、ＨＤＤ（Hard disc drive）装置と同様のインターフェイスが適用され得る不揮発性メモリを備える装置である。なお、本実施形態では、半導体記憶装置としてＳＳＤ装置を例として説明するが、ＳＳＤ装置に限られない。情報処理装置としては、例えば、パーソナルコンピュータ、携帯電話などが含まれる。
【００１１】
ＳＳＤ装置１０は、不揮発性メモリ（ＮＶＭ）１１、ＴＬＢ１４、バッファ１５、ＥＣＣ１６、バスマスターインターフェイス１７、ＤＭＡコントローラ１８、およびＳＳＤコントローラ１９を備える。不揮発性メモリ１１には、ＯＳ（Operation System）１２、論理物理変換テーブル（Ｌ２Ｐ）１３が格納される。
【００１２】
不揮発性メモリ（ＮＶＭ）１１は、本例では、ＮＡＮＤ型フラッシュメモリが適用される。ＮＡＮＤ型フラッシュメモリは、詳細については後述するが、複数のブロック（Block）から構成され、ページという単位でデータの読み出し、書き込みが行われる。ＮＡＮＤ型フラッシュメモリには、例えば、Boot領域１１−１と、その他の大容量の管理領域（または一般領域）１１−２を備える。なお、不揮発性メモリ１１は、ＮＡＮＤ型フラッシュメモリに限らず、ＭＲＡＭ（Magnetoresistive Random Access Memory）等であってもよい。
【００１３】
Boot領域１１−１は、固定のアドレスから開始され、例えば、１Ｇバイト単位程度の容量の領域である。また、Boot領域１１−１は、Boot ROM / BIOS類似のBootプログラムを保持する。管理領域は一般のユーザがアクセスできない領域であり、一般領域は一般のユーザがアクセス可能な領域である。
【００１４】
ＯＳ１２は、ＮＡＮＤ型フラッシュメモリの管理領域１１−２に格納され、ホスト装置（Host）２０の制御プログラムとして機能する。このＯＳ１２には、論理物理変換テーブル１３をメインメモリ２３にコピーし、ＳＳＤを駆動するためのドライバが含まれる。
【００１５】
論理物理変換テーブル（Ｌ２Ｐ）１３は、ＮＡＮＤ型フラッシュメモリ１１に外部のホスト装置（Host）２０がアクセスする際に使用する論理ブロックアドレス（ＬＢＡ：Logical block address）と、ＮＡＮＤフラッシュメモリ１１内の実際の物理ブロックアドレス（ＰＢＡ：Physical block address）とを対応づける情報である。
【００１６】
論理ブロックアドレス（ＬＢＡ）とは、ホスト装置２０が発行し、かつホスト装置２０側で管理されているブロックアドレスをいう。物理ブロックアドレス（ＰＢＡ）とは、ＮＡＮＤフラッシュメモリ１１側の実際のブロックアドレスをいう。
【００１７】
ＴＬＢ（Translation look-aside buffer）１４は、論理物理変換テーブル１３の一部をキャッシュするバッファメモリである。
【００１８】
バッファ１５は、不揮発性メモリであるＮＡＮＤ型フラッシュメモリ１１の入力および出力の小容量のデータを記憶するためのバッファメモリである。例えば、バッファ１５は、ＳＲＡＭ（Static random access memory）等で構成される数〜数百ｋＢオーダー程度のメモリであり、レジスタ等でも良い。またＮＡＮＤ型フラッシュメモリ１１に内蔵されている場合には省略することも可能である。
【００１９】
ＥＣＣ（誤り訂正：Error Correcting Code）１６は、ＮＡＮＤ型フラッシュメモリ１１の読み出しデータのエラーチェックを行い、エラーがある場合はこれを誤り訂正する。
【００２０】
バスマスターインターフェイス（Bus Master I/F）１７は、図中のバス（Bus(PCle)）のバスマスターであり、ＤＭＡコントローラ１８を備える。
【００２１】
ＤＭＡコントローラ（DMA Contr.）１８は、ＳＳＤ装置１０とホスト装置２０のメインメモリ２３との間のデータ転送を制御する。ＤＭＡコントローラ１８には、複数のブロックのデータを順次、バスBus（PCIe）を介して、ホスト装置２０に転送する機能等を有する。
【００２２】
ＳＳＤコントローラ１９は、上記説明した構成を制御し、ＳＤＤ装置１０の全体の動作を制御する。また、ＳＳＤコントローラ１９は、読出し動作時には、読出しコマンドに応じて、ＴＬＢ１４を参照し、論理ブロックアドレスを物理ブロックアドレスに変換し、この物理ブロックアドレスに格納されているデータを読み出す。また、 ＳＳＤコントローラ１９は、書き込み動作時には、書き込みコマンドに応じて、ＴＬＢ１４を参照し、論理ブロックアドレスを物理ブロックアドレスに変換し、この物理ブロックアドレスにデータを書き込む。
【００２３】
ホスト装置（Host）２０は、周辺インターフェイス２１、メインメモリインターフェイス２２、メインメモリ２３、および中央演算処理装置２５を備える。
【００２４】
周辺インターフェイス（Periph. I/F）２１は、周辺装置であるＳＳＤ装置１０とのインターフェイスであり、バスのブリッジとして機能する。
【００２５】
メインメモリインターフェイス（Mem I/F）２２は、メインメモリ２３のインターフェイスである。
【００２６】
メインメモリ（Main Mem.）２３は、ホスト装置２０のデータを記憶する主記憶装置であり、本例では、ＤＲＡＭ（Dynamic random access memory）である。また、本例に係るメインメモリ２３は、上記論理物理変換テーブル１３のコピーを格納する。詳細については、後述する。
【００２７】
中央演算処理装置（CPU）２５は、上記説明した構成を制御し、ホスト装置２０の動作を制御する。
【００２８】
１−２．ＮＡＮＤ型フラッシュメモリについて
次に、図１中のＮＡＮＤ型フラッシュメモリ１１について、図２を用いてさらに詳しく説明する。ここでは、ＮＡＮＤ型フラッシュメモリ１１を構成するブロック（Block 1）の等価回路を一例に挙げて説明する。ここで、このブロックBLOCK１中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。
【００２９】
ブロックBLOCK１は、ワード線方向（WL direction）に配置される複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、ＷＬ方向と交差するビット線方向（BL direction）に配置され、電流経路が直列接続される８個のメモリセルＭＣ０〜ＭＣ７からなるＮＡＮＤストリング（メモリセルストリング）と、ＮＡＮＤストリングの電流経路の一端に接続されるソース側の選択トランジスタＳ１と、ＮＡＮＤストリングの電流経路の他端に接続されるドレイン側の選択トランジスタＳ２とから構成される。
【００３０】
尚、本例では、メモリセルユニットＭＵは、８個のメモリセルＭＣ０〜ＭＣ７から構成されるが、２つ以上のメモリセル、例えば、５６個、３２個等から構成されていればよく、８個に限定されるというものではない。
【００３１】
ソース側の選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ドレイン側の選択トランジスタＳ２の電流経路の他端は、各メモリセルユニットＭＵに対応してメモリセルユニットＭＵの上方に設けられ、ＢＬ方向に延出するビット線ＢＬｍ−１に接続される。
【００３２】
ワード線ＷＬ０〜ＷＬ７は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルの制御ゲート電極ＣＧに共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。
【００３３】
また、ワード線ＷＬ０〜ＷＬ７ごとにページ（ＰＡＧＥ）が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ７には、ページ７（ＰＡＧＥ７）が存在する。このページ（ＰＡＧＥ）ごとに、データ読み出し動作、データ書き込み動作が行われるため、ページ（ＰＡＧＥ）はデータ読み出し単位であり、データ書き込み単位である。
【００３４】
＜２．動作＞
２−１．ブートフロー
次に、第１の実施形態に係るＳＳＤ装置を含むメモリシステムのブート動作について、図３を用いて説明する。この説明では、図３に示すフローに沿って説明する。なお、以下の動作において、平行四辺形で表さられるステップは、バスBus（PCle）を介して行われるステップとして表記する。
【００３５】
図示するように、まず、ステップＳ１１の際、ホスト装置（Host）２０のＣＰＵ２５は、ＳＳＤ装置１０のＮＡＮＤ型フラッシュメモリ１１中のBoot領域１１−１に格納されたBootプログラムを読み出す。
【００３６】
続いて、ステップＳ１２の際、ＣＰＵ２５は、Boot領域１１−１から読み出したBootプログラムを用いて、ブートを実行する。このブート実行の詳細については、次の図４において、説明する。
【００３７】
続いて、ステップＳ１３の際、ロードされたＯＳ１２を実行し、このブート動作を終了する（End）。
【００３８】
２−２．Boot実行フロー
次に、第１の実施形態に係るＳＳＤ装置を含むメモリシステムのブート実行動作について、図４を用いて説明する。この説明では、上記図３中のステップＳ１２中のBoot実行を図４に示すフローに沿って説明する。
【００３９】
まず、図示するように、ステップＳ２１の際、ホスト装置（Host）２０のＣＰＵ２５は、メインメモリ２３の使用宣言を行い、メインメモリ２３中に、論理物理変換テーブル１３のコピーを格納するための領域を確保する。
【００４０】
続いて、ステップＳ２２の際、ＣＰＵ２５は、バスBusを介して転送される論理物理変換テーブル１３のコピーを、メインメモリ２３の上記確保した領域に格納する。本実施形態では、論理物理変換テーブル１３のすべてがメインメモリ２３にコピーされる例について説明するが、論理物理変換テーブル１３の一部のみがメインメモリ２３にコピーされてもよい。詳細については第２の実施形態で説明する。
【００４１】
続いて、ステップＳ２３の際、ＣＰＵ２５は、同様に、バスBusを介して転送されるＯＳ１２をロードし、このブート実行フローを終了する（End）。
【００４２】
２−３．ＴＬＢフロー
次に、第１の実施形態に係るＳＳＤ装置を含むメモリシステムのＴＬＢ動作について、図５を用いて説明する。この説明では、図５に示すフローに沿って説明する。ここで、このＴＬＢ動作は、上記ブート動作により、ホスト装置２０のメインメモリ２３に転送された論理物理変換テーブル１３のコピーが用いられる。
【００４３】
図示するように、まず、ステップＳ３１の際、ＳＳＤ装置１０のＳＳＤコントローラ１９は、ＴＬＢ１４に対応する論理アドレスが存在するか否かを判定する。対応する論理アドレスがあり、ＴＬＢミスが発生しない場合（No）には、この動作を終了する（End）。
【００４４】
一方、対応する論理アドレスがなく、ＴＬＢミスが発生する場合（Yes）には、次のステップＳ３２に進む。
【００４５】
続いて、ステップＳ３２の際、ＳＳＤコントローラ１９は、上記ＴＬＢミスが発生したミス情報および対応する論理アドレス（論理addr.）をセットする。
【００４６】
続いて、ステップＳ３３の際、ＳＳＤコントローラ１９は、ホスト装置（Host）２０に割り込みを送信する。以後、ＳＳＤ装置１０は、ホスト装置２０からＳＳＤ起動の指示があるまで、待機状態となる。
【００４７】
続いて、ステップＳ３４の際、ホスト装置（Host）２０のＣＰＵ２５は、ＳＳＤ装置１０からの割り込みを受け、以下の処理を実行する。
【００４８】
まず、ステップＳ３５の際、セットされ転送されたミス情報および上記対応する論理アドレス（論理addr.）を取得する。
【００４９】
続いて、ステップＳ３６の際、ＣＰＵ２５は、メインメモリ２３中に格納する論理物理変換テーブル１３のコピーを参照する。
【００５０】
続いて、ステップＳ３７の際、ＣＰＵ２５は、該論理アドレスに対応する物理アドレスを取得する。
【００５１】
続いて、ステップＳ３８の際、ＣＰＵ２５は、取得した上記論理アドレスとそれに対応する物理アドレス（物理addr.）をＳＳＤ装置１０に転送し、待機状態となっているＳＳＤ装置１０に起動指示を与える。
【００５２】
続いて、ステップＳ３９の際、ＳＳＤ装置１０のＳＳＤコントローラ１９は、ホスト装置２０からの上記起動指示を受けて、待機状態から再び起動を開始する。
【００５３】
続いて、ステップＳ４０の際、ＳＳＤコントローラ１９は、ＬＲＵあるいはランダムにＴＬＢ１４のエントリを選択する。ここで、ＬＲＵ（Least recently used）とは、アクセスの古いエントリから選択することをいう。
【００５４】
続いて、ステップＳ４１の際、ＳＳＤコントローラ１９は、ホスト装置２０から転送された上記対応する論理アドレス（論理addr.）および物理アドレス（物理addr.）を取得する。
【００５５】
続いて、ステップＳ４２の際、ＳＳＤコントローラ１９は、ステップＳ４１において選択したＴＬＢ１４のエントリに論理アドレス（論理addr.）および物理アドレス（物理addr.）をセット（置き換え、コピー）し、この動作を終了する（End）。
【００５６】
２−１．ＤＭＡフロー
次に、第１の実施形態に係るＳＳＤ装置を含むメモリシステムのＤＭＡ（Dynamic memory access）動作について、図６を用いて説明する。この説明では、図６に示すフローに沿って説明する。ここで、このＴＬＢ動作は、上記ブート動作により、ホスト装置２０に転送された論理物理変換テーブル１３のコピーを用いて行われ、上記ＴＬＢフローと対応するものである。
【００５７】
図示するように、まず、ステップＳ５１の際、ホスト装置（Host）２０のＣＰＵ２５は、論理物理変換テーブル１３のコピーを参照し、必要な複数の論理アドレス（論理addr.）をセットする。
【００５８】
続いて、ステップＳ５２の際、ＣＰＵ２５は、選択した上記論理アドレスを転送し、ＳＳＤ装置１０に起動指示を与える。以後、ホスト装置２０は、ＳＳＤ装置１０から割り込みの指示があるまで、待機状態となる。
【００５９】
続いて、ステップＳ５３の際、ＳＳＤ装置１０のＳＳＤコントローラ１９は、ホスト装置２０の起動指示を受けて、ＳＳＤ装置１０を起動させる。
【００６０】
続いて、ステップＳ５４の際、ＳＳＤコントローラ１９は、転送された上記論理アドレスを取得する。
【００６１】
続いて、ステップＳ５５の際、ＳＳＤコントローラ１９は、ＴＬＢ１４に格納された論理物理変換テーブル１３を参照し、上記論理アドレスに対応する物理アドレスに格納されるデータをバスマスターインターフェイス１７により、順次転送（ＤＭＡ）する。ここで、上記転送には読込みと書出しの両方があり得る。
【００６２】
続いて、ステップＳ５６の際、ＳＳＤコントローラ１９は、上記転送したデータの終了を示す割り込みを、ホスト装置２０に与える。
【００６３】
続いて、ステップＳ５７の際、ホスト装置（Host）２０のＣＰＵ２５は、割り込みを受け、待機状態から再び割り込み動作を開始する。
【００６４】
続いて、ステップＳ５８の際、ＣＰＵ２５は、読出しの場合は転送されたものを用いて、書込みの場合はそのまま処理を継続し、この動作を終了する（End）。
【００６５】
＜３．作用効果＞
第１の実施形態に係る半導体記憶装置およびそれを含むシステム（情報処理装置）によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００６６】
（１）ＳＳＤ装置のバッファ（メモリ）１５の容量および面積を低減できる。
上記のように、本例に係るＳＳＤ装置のＳＳＤコントローラ１９は、バスBusを介して、論理物理変換テーブル１３のコピーをホスト装置２０に転送する。
【００６７】
続いて、ホスト装置２０のＣＰＵ２５は、メインメモリ２３の使用宣言を行い、そのメインメモリであるＤＲＡＭ２３中に、論理物理変換テーブル１３のコピーを格納するための領域を確保する（Ｓ２１）。続いて、ＣＰＵ２５は、バスBusを介して転送される論理物理変換テーブル１３のコピーを、メインメモリ２３の上記確保した領域に格納する（Ｓ２２）。続いて、ＣＰＵ２５は、バスBusを介して転送されるホスト装置２０の制御プログラムとしてのＯＳ１２をロードし、このブート実行フローを終了する。
【００６８】
その結果、論理物理変換テーブル１３のコピーが、ホスト装置２０のメインメモリ２３上に配置される。ホスト装置２０のメインメモリ２３に格納された論理物理変換テーブル１３のコピーは、例えば、図５において示した上記ＴＬＢ動作において、ＴＬＢ１４に対応する論理アドレスが存在するか否かの判定において、対応する論理アドレスがなく、ＴＬＢミスが発生する場合（Yes）等において、必要に応じて使用される。その際、論理物理アドレス変換テーブル（Ｌ２Ｐ）本体１３を参照する必要がないため、ＳＳＤ装置１０側に多量のバッファを設けた場合とほぼ同等の高速動作が可能となる。さらに、そのバッファがない分、大幅に少ないハードウェアでの実現が可能であるというメリットも大きい。
【００６９】
このように、本例によれば、ＳＳＤ装置１０の論理物理変換テーブル１３を格納するためのバッファ１５の容量および占有面積を低減することができる点で有利である。
【００７０】
なお、本例のように論理物理変換テーブル１３のコピーをホスト装置２０のメインメモリ２３上に配置した構成の場合でも、ＴＬＢ、ＤＭＡ、ＥＣＣ等の高速性を求められる処理については、ＳＳＤ装置１０側に備えた方がよい。これらの処理を実行する回路は、回路規模としては論理物理変換テーブル１３をすべて格納するバッファと比較すれば極めて小さい。
【００７１】
（２）製造コストの低減に対して有利である。
【００７２】
ここで、バッファ１５の製造コストは、ホスト装置２０のメインメモリ２３であるＤＲＡＭと比べ、比較的高価である。
【００７３】
本例では、上記のように、ＳＳＤ装置１０の論理物理変換テーブル１３を格納するためのバッファ１５の容量および占有面積を低減し、論理物理変換テーブル１３のコピーをホスト装置２０のメインメモリ２３に配置させることができる。
【００７４】
そのため、製造コストの低減に対して有利である。
【００７５】
［第２の実施形態］
次に、第２の実施形態について説明する。第２の実施形態のメモリシステムは、図１に示す第１の実施形態のメモリシステムと同様の構成を有する。第１の実施形態では、論理物理変換テーブル１３のコピーをメインメモリ２３に保持している。しかしながら、本第２の実施形態では、論理物理変換テーブル１３の一部のコピーをメインメモリ２３に保持する点で、上記第１の実施形態と異なる。さらに、本実施例では、後述するように、ブート実行動作とTLBフローについて第１の実施形態と異なる。以下、この説明において、上記第１の実施形態と重複する部分の詳細な説明については省略する。
【００７６】
＜ＴＬＢフロー＞
まず、図７を参照して第２の実施形態のTLB動作について説明する。
【００７７】
本実施形態のTLB動作は、第１の実施形態の図５に示すTLB動作とステップS３６のみが異なる。すなわち、第１の実施形態では、メインメモリ２３に論理物理アドレス変化テーブル（L2P）１３のコピーがあるため、ステップＳ３６においてL2Pミスすることはない。しかしながら、本実施形態では、メインメモリ２３にはL2P１３の一部のコピーしかないため、ステップＳ３６においてL2Pミスが発生する場合がある。このため、本実施形態では、L2Pミスが発生した場合の処理が必要となり、ステップＳ３６の動作は、図７の（Ａ）−（Ｂ）に示すフローに従って実行される。
【００７８】
図示するように、まず、ステップＳ６１の際、ホスト装置２０のＣＰＵ２５は、メインメモリ２３にコピーされた論理物理変換テーブル（L2P）１３の一部があるか否かを判定する。メインメモリ２３にコピーされた論理物理変換テーブル（L2P）１３の一部がある場合（Yes）、このフローを終了する（End）。
【００７９】
続いて、上記ステップＳ６１の際にメインメモリ２３にコピーされた論理物理変換テーブル（L2P）１３の一部がないと判定される場合（No）には、続くステップＳ６２の際に、ＣＰＵ２５は、メインメモリ２３のコピー領域の空きがあるか否かを判定する。メインメモリ２３のコピー領域の空きがある場合（Yes）には、ステップＳ６４に続く。
【００８０】
続いて、上記ステップＳ６２の際にメインメモリ２３のコピー領域の空きがないと判定される場合（No）には、続くステップＳ６３の際に、ＣＰＵ２５は、メインメモリ２３のコピーを上記ＬＲＵに従って選択し、その領域を空ける。
【００８１】
続いて、ステップＳ６４の際に、ＣＰＵ２５は、ＳＳＤ１０から対応する論理物理アドレス変換テーブル（L2P）１３を取得する。
【００８２】
続いて、ステップＳ６５の際に、ＣＰＵ２５は、メインメモリ２３に設けた空き領域に、上記取得した論理物理アドレス変換テーブル（L2P）１３をセットし、このフローを終了する（Ｂ）。
【００８３】
＜ブート実行フロー＞
次に、図８を参照して、本実施形態のブート実行動作について説明する。本実施形態のブート実行動作は、第１の実施形態の図４に示すブート実行動作と比較して、L2Pコピー（図４のステップ２２）ステップがない点で異なる。
【００８４】
即ち、まず、ステップＳ７１の際、ホスト装置（Host）２０のＣＰＵ２５は、メインメモリ２３の使用宣言を行い、メインメモリ２３中に、論理物理変換テーブル１３のコピーを格納するための領域を確保する。
【００８５】
続いて、ステップＳ７２の際、ＣＰＵ２５は、バスBusを介して転送されるＯＳ１２をロードする。このとき、メインメモリ２３にはL２P１３のコピーが格納されていないため、メインメモリ２３においてL2Pミスが発生する。このように、ブード動作時においてL2Pミスが発生した場合においても、前述の図７の処理を実行することにより、L2Pミスを解消することが可能である。
【００８６】
＜作用効果＞
第２の実施形態に係る半導体記憶装置およびそれを含むシステム（情報処理装置）によれば、少なくとも上記（１）乃至（２）の効果が得られる。さらに、必要に応じて本例のような構成および動作を適用することが可能である。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１０…ＳＳＤ（半導体記憶装置）、１１…不揮発性メモリ、１２…ＯＳ、１３…論理物理アドレス変換テーブル、１４…ＴＬＢ（記憶部）、１５…バッファメモリ、１７…バスマスターインターフェイス、１９…ＳＳＤコントローラ（制御部）、２０…ホスト装置、２３…メインメモリ、２５…ＣＰＵ。
【技術分野】
【０００１】
情報処理装置及び半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＳＳＤ（Solid state drive）等の半導体記憶装置では、論理物理変換テーブル（ＭＭＵ：以下、Ｌ２Ｐと表記する場合もある）を、例えば、ＳＳＤ内のバッファ（メモリ）等に格納している場合が多い。
【０００３】
そのため、ＳＳＤの記憶容量が増大するに従い、論理物理変換テーブルを格納するバッファ（メモリ）の容量および面積が増大するという傾向にある。また、論理物理変換テーブルを格納するために必要な容量を確保する必要があるため、製造コストが増大するという傾向もある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−７６４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
製造コストの低減に対して有利な半導体記憶装置およびそれを含む情報処理装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、一態様に係る情報処理装置は、ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、前記ホスト装置は、メインメモリを備え、前記半導体記憶装置は、第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、前記第１の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第３の論物変換テーブルの一部が前記第２の論物変換テーブルにコピーされる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置を含む情報処理装置を示すブロック図。
【図２】図１中の不揮発性メモリ１１のブロックを示す等価回路図。
【図３】第１の実施形態に係るブート動作を示すフロー図。
【図４】図３中のブート実行動作を示すフロー図。
【図５】第１の実施形態に係るＴＬＢ動作を示すフロー図。
【図６】第１の実施形態に係るＤＭＡ動作を示すフロー図。
【図７】第２の実施形態に係るＴＬＢ動作を示すフロー図。
【図８】第２の実施形態に係るブート実行動作を示すフロー図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【０００９】
［第１の実施形態］
＜１．構成例＞
１−１．全体構成例
まず、第１の実施形態に係るＳＳＤ装置を含むメモリシステムの全体構成例について、図１を用いて説明する。
【００１０】
図示するように、第１の実施形態に係る情報処理装置は、ＳＳＤ装置１０とホスト装置２０とから構成される。ＳＳＤ（Solid state drive）装置とは、ＨＤＤ（Hard disc drive）装置と同様のインターフェイスが適用され得る不揮発性メモリを備える装置である。なお、本実施形態では、半導体記憶装置としてＳＳＤ装置を例として説明するが、ＳＳＤ装置に限られない。情報処理装置としては、例えば、パーソナルコンピュータ、携帯電話などが含まれる。
【００１１】
ＳＳＤ装置１０は、不揮発性メモリ（ＮＶＭ）１１、ＴＬＢ１４、バッファ１５、ＥＣＣ１６、バスマスターインターフェイス１７、ＤＭＡコントローラ１８、およびＳＳＤコントローラ１９を備える。不揮発性メモリ１１には、ＯＳ（Operation System）１２、論理物理変換テーブル（Ｌ２Ｐ）１３が格納される。
【００１２】
不揮発性メモリ（ＮＶＭ）１１は、本例では、ＮＡＮＤ型フラッシュメモリが適用される。ＮＡＮＤ型フラッシュメモリは、詳細については後述するが、複数のブロック（Block）から構成され、ページという単位でデータの読み出し、書き込みが行われる。ＮＡＮＤ型フラッシュメモリには、例えば、Boot領域１１−１と、その他の大容量の管理領域（または一般領域）１１−２を備える。なお、不揮発性メモリ１１は、ＮＡＮＤ型フラッシュメモリに限らず、ＭＲＡＭ（Magnetoresistive Random Access Memory）等であってもよい。
【００１３】
Boot領域１１−１は、固定のアドレスから開始され、例えば、１Ｇバイト単位程度の容量の領域である。また、Boot領域１１−１は、Boot ROM / BIOS類似のBootプログラムを保持する。管理領域は一般のユーザがアクセスできない領域であり、一般領域は一般のユーザがアクセス可能な領域である。
【００１４】
ＯＳ１２は、ＮＡＮＤ型フラッシュメモリの管理領域１１−２に格納され、ホスト装置（Host）２０の制御プログラムとして機能する。このＯＳ１２には、論理物理変換テーブル１３をメインメモリ２３にコピーし、ＳＳＤを駆動するためのドライバが含まれる。
【００１５】
論理物理変換テーブル（Ｌ２Ｐ）１３は、ＮＡＮＤ型フラッシュメモリ１１に外部のホスト装置（Host）２０がアクセスする際に使用する論理ブロックアドレス（ＬＢＡ：Logical block address）と、ＮＡＮＤフラッシュメモリ１１内の実際の物理ブロックアドレス（ＰＢＡ：Physical block address）とを対応づける情報である。
【００１６】
論理ブロックアドレス（ＬＢＡ）とは、ホスト装置２０が発行し、かつホスト装置２０側で管理されているブロックアドレスをいう。物理ブロックアドレス（ＰＢＡ）とは、ＮＡＮＤフラッシュメモリ１１側の実際のブロックアドレスをいう。
【００１７】
ＴＬＢ（Translation look-aside buffer）１４は、論理物理変換テーブル１３の一部をキャッシュするバッファメモリである。
【００１８】
バッファ１５は、不揮発性メモリであるＮＡＮＤ型フラッシュメモリ１１の入力および出力の小容量のデータを記憶するためのバッファメモリである。例えば、バッファ１５は、ＳＲＡＭ（Static random access memory）等で構成される数〜数百ｋＢオーダー程度のメモリであり、レジスタ等でも良い。またＮＡＮＤ型フラッシュメモリ１１に内蔵されている場合には省略することも可能である。
【００１９】
ＥＣＣ（誤り訂正：Error Correcting Code）１６は、ＮＡＮＤ型フラッシュメモリ１１の読み出しデータのエラーチェックを行い、エラーがある場合はこれを誤り訂正する。
【００２０】
バスマスターインターフェイス（Bus Master I/F）１７は、図中のバス（Bus(PCle)）のバスマスターであり、ＤＭＡコントローラ１８を備える。
【００２１】
ＤＭＡコントローラ（DMA Contr.）１８は、ＳＳＤ装置１０とホスト装置２０のメインメモリ２３との間のデータ転送を制御する。ＤＭＡコントローラ１８には、複数のブロックのデータを順次、バスBus（PCIe）を介して、ホスト装置２０に転送する機能等を有する。
【００２２】
ＳＳＤコントローラ１９は、上記説明した構成を制御し、ＳＤＤ装置１０の全体の動作を制御する。また、ＳＳＤコントローラ１９は、読出し動作時には、読出しコマンドに応じて、ＴＬＢ１４を参照し、論理ブロックアドレスを物理ブロックアドレスに変換し、この物理ブロックアドレスに格納されているデータを読み出す。また、 ＳＳＤコントローラ１９は、書き込み動作時には、書き込みコマンドに応じて、ＴＬＢ１４を参照し、論理ブロックアドレスを物理ブロックアドレスに変換し、この物理ブロックアドレスにデータを書き込む。
【００２３】
ホスト装置（Host）２０は、周辺インターフェイス２１、メインメモリインターフェイス２２、メインメモリ２３、および中央演算処理装置２５を備える。
【００２４】
周辺インターフェイス（Periph. I/F）２１は、周辺装置であるＳＳＤ装置１０とのインターフェイスであり、バスのブリッジとして機能する。
【００２５】
メインメモリインターフェイス（Mem I/F）２２は、メインメモリ２３のインターフェイスである。
【００２６】
メインメモリ（Main Mem.）２３は、ホスト装置２０のデータを記憶する主記憶装置であり、本例では、ＤＲＡＭ（Dynamic random access memory）である。また、本例に係るメインメモリ２３は、上記論理物理変換テーブル１３のコピーを格納する。詳細については、後述する。
【００２７】
中央演算処理装置（CPU）２５は、上記説明した構成を制御し、ホスト装置２０の動作を制御する。
【００２８】
１−２．ＮＡＮＤ型フラッシュメモリについて
次に、図１中のＮＡＮＤ型フラッシュメモリ１１について、図２を用いてさらに詳しく説明する。ここでは、ＮＡＮＤ型フラッシュメモリ１１を構成するブロック（Block 1）の等価回路を一例に挙げて説明する。ここで、このブロックBLOCK１中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。
【００２９】
ブロックBLOCK１は、ワード線方向（WL direction）に配置される複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、ＷＬ方向と交差するビット線方向（BL direction）に配置され、電流経路が直列接続される８個のメモリセルＭＣ０〜ＭＣ７からなるＮＡＮＤストリング（メモリセルストリング）と、ＮＡＮＤストリングの電流経路の一端に接続されるソース側の選択トランジスタＳ１と、ＮＡＮＤストリングの電流経路の他端に接続されるドレイン側の選択トランジスタＳ２とから構成される。
【００３０】
尚、本例では、メモリセルユニットＭＵは、８個のメモリセルＭＣ０〜ＭＣ７から構成されるが、２つ以上のメモリセル、例えば、５６個、３２個等から構成されていればよく、８個に限定されるというものではない。
【００３１】
ソース側の選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ドレイン側の選択トランジスタＳ２の電流経路の他端は、各メモリセルユニットＭＵに対応してメモリセルユニットＭＵの上方に設けられ、ＢＬ方向に延出するビット線ＢＬｍ−１に接続される。
【００３２】
ワード線ＷＬ０〜ＷＬ７は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルの制御ゲート電極ＣＧに共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。
【００３３】
また、ワード線ＷＬ０〜ＷＬ７ごとにページ（ＰＡＧＥ）が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ７には、ページ７（ＰＡＧＥ７）が存在する。このページ（ＰＡＧＥ）ごとに、データ読み出し動作、データ書き込み動作が行われるため、ページ（ＰＡＧＥ）はデータ読み出し単位であり、データ書き込み単位である。
【００３４】
＜２．動作＞
２−１．ブートフロー
次に、第１の実施形態に係るＳＳＤ装置を含むメモリシステムのブート動作について、図３を用いて説明する。この説明では、図３に示すフローに沿って説明する。なお、以下の動作において、平行四辺形で表さられるステップは、バスBus（PCle）を介して行われるステップとして表記する。
【００３５】
図示するように、まず、ステップＳ１１の際、ホスト装置（Host）２０のＣＰＵ２５は、ＳＳＤ装置１０のＮＡＮＤ型フラッシュメモリ１１中のBoot領域１１−１に格納されたBootプログラムを読み出す。
【００３６】
続いて、ステップＳ１２の際、ＣＰＵ２５は、Boot領域１１−１から読み出したBootプログラムを用いて、ブートを実行する。このブート実行の詳細については、次の図４において、説明する。
【００３７】
続いて、ステップＳ１３の際、ロードされたＯＳ１２を実行し、このブート動作を終了する（End）。
【００３８】
２−２．Boot実行フロー
次に、第１の実施形態に係るＳＳＤ装置を含むメモリシステムのブート実行動作について、図４を用いて説明する。この説明では、上記図３中のステップＳ１２中のBoot実行を図４に示すフローに沿って説明する。
【００３９】
まず、図示するように、ステップＳ２１の際、ホスト装置（Host）２０のＣＰＵ２５は、メインメモリ２３の使用宣言を行い、メインメモリ２３中に、論理物理変換テーブル１３のコピーを格納するための領域を確保する。
【００４０】
続いて、ステップＳ２２の際、ＣＰＵ２５は、バスBusを介して転送される論理物理変換テーブル１３のコピーを、メインメモリ２３の上記確保した領域に格納する。本実施形態では、論理物理変換テーブル１３のすべてがメインメモリ２３にコピーされる例について説明するが、論理物理変換テーブル１３の一部のみがメインメモリ２３にコピーされてもよい。詳細については第２の実施形態で説明する。
【００４１】
続いて、ステップＳ２３の際、ＣＰＵ２５は、同様に、バスBusを介して転送されるＯＳ１２をロードし、このブート実行フローを終了する（End）。
【００４２】
２−３．ＴＬＢフロー
次に、第１の実施形態に係るＳＳＤ装置を含むメモリシステムのＴＬＢ動作について、図５を用いて説明する。この説明では、図５に示すフローに沿って説明する。ここで、このＴＬＢ動作は、上記ブート動作により、ホスト装置２０のメインメモリ２３に転送された論理物理変換テーブル１３のコピーが用いられる。
【００４３】
図示するように、まず、ステップＳ３１の際、ＳＳＤ装置１０のＳＳＤコントローラ１９は、ＴＬＢ１４に対応する論理アドレスが存在するか否かを判定する。対応する論理アドレスがあり、ＴＬＢミスが発生しない場合（No）には、この動作を終了する（End）。
【００４４】
一方、対応する論理アドレスがなく、ＴＬＢミスが発生する場合（Yes）には、次のステップＳ３２に進む。
【００４５】
続いて、ステップＳ３２の際、ＳＳＤコントローラ１９は、上記ＴＬＢミスが発生したミス情報および対応する論理アドレス（論理addr.）をセットする。
【００４６】
続いて、ステップＳ３３の際、ＳＳＤコントローラ１９は、ホスト装置（Host）２０に割り込みを送信する。以後、ＳＳＤ装置１０は、ホスト装置２０からＳＳＤ起動の指示があるまで、待機状態となる。
【００４７】
続いて、ステップＳ３４の際、ホスト装置（Host）２０のＣＰＵ２５は、ＳＳＤ装置１０からの割り込みを受け、以下の処理を実行する。
【００４８】
まず、ステップＳ３５の際、セットされ転送されたミス情報および上記対応する論理アドレス（論理addr.）を取得する。
【００４９】
続いて、ステップＳ３６の際、ＣＰＵ２５は、メインメモリ２３中に格納する論理物理変換テーブル１３のコピーを参照する。
【００５０】
続いて、ステップＳ３７の際、ＣＰＵ２５は、該論理アドレスに対応する物理アドレスを取得する。
【００５１】
続いて、ステップＳ３８の際、ＣＰＵ２５は、取得した上記論理アドレスとそれに対応する物理アドレス（物理addr.）をＳＳＤ装置１０に転送し、待機状態となっているＳＳＤ装置１０に起動指示を与える。
【００５２】
続いて、ステップＳ３９の際、ＳＳＤ装置１０のＳＳＤコントローラ１９は、ホスト装置２０からの上記起動指示を受けて、待機状態から再び起動を開始する。
【００５３】
続いて、ステップＳ４０の際、ＳＳＤコントローラ１９は、ＬＲＵあるいはランダムにＴＬＢ１４のエントリを選択する。ここで、ＬＲＵ（Least recently used）とは、アクセスの古いエントリから選択することをいう。
【００５４】
続いて、ステップＳ４１の際、ＳＳＤコントローラ１９は、ホスト装置２０から転送された上記対応する論理アドレス（論理addr.）および物理アドレス（物理addr.）を取得する。
【００５５】
続いて、ステップＳ４２の際、ＳＳＤコントローラ１９は、ステップＳ４１において選択したＴＬＢ１４のエントリに論理アドレス（論理addr.）および物理アドレス（物理addr.）をセット（置き換え、コピー）し、この動作を終了する（End）。
【００５６】
２−１．ＤＭＡフロー
次に、第１の実施形態に係るＳＳＤ装置を含むメモリシステムのＤＭＡ（Dynamic memory access）動作について、図６を用いて説明する。この説明では、図６に示すフローに沿って説明する。ここで、このＴＬＢ動作は、上記ブート動作により、ホスト装置２０に転送された論理物理変換テーブル１３のコピーを用いて行われ、上記ＴＬＢフローと対応するものである。
【００５７】
図示するように、まず、ステップＳ５１の際、ホスト装置（Host）２０のＣＰＵ２５は、論理物理変換テーブル１３のコピーを参照し、必要な複数の論理アドレス（論理addr.）をセットする。
【００５８】
続いて、ステップＳ５２の際、ＣＰＵ２５は、選択した上記論理アドレスを転送し、ＳＳＤ装置１０に起動指示を与える。以後、ホスト装置２０は、ＳＳＤ装置１０から割り込みの指示があるまで、待機状態となる。
【００５９】
続いて、ステップＳ５３の際、ＳＳＤ装置１０のＳＳＤコントローラ１９は、ホスト装置２０の起動指示を受けて、ＳＳＤ装置１０を起動させる。
【００６０】
続いて、ステップＳ５４の際、ＳＳＤコントローラ１９は、転送された上記論理アドレスを取得する。
【００６１】
続いて、ステップＳ５５の際、ＳＳＤコントローラ１９は、ＴＬＢ１４に格納された論理物理変換テーブル１３を参照し、上記論理アドレスに対応する物理アドレスに格納されるデータをバスマスターインターフェイス１７により、順次転送（ＤＭＡ）する。ここで、上記転送には読込みと書出しの両方があり得る。
【００６２】
続いて、ステップＳ５６の際、ＳＳＤコントローラ１９は、上記転送したデータの終了を示す割り込みを、ホスト装置２０に与える。
【００６３】
続いて、ステップＳ５７の際、ホスト装置（Host）２０のＣＰＵ２５は、割り込みを受け、待機状態から再び割り込み動作を開始する。
【００６４】
続いて、ステップＳ５８の際、ＣＰＵ２５は、読出しの場合は転送されたものを用いて、書込みの場合はそのまま処理を継続し、この動作を終了する（End）。
【００６５】
＜３．作用効果＞
第１の実施形態に係る半導体記憶装置およびそれを含むシステム（情報処理装置）によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００６６】
（１）ＳＳＤ装置のバッファ（メモリ）１５の容量および面積を低減できる。
上記のように、本例に係るＳＳＤ装置のＳＳＤコントローラ１９は、バスBusを介して、論理物理変換テーブル１３のコピーをホスト装置２０に転送する。
【００６７】
続いて、ホスト装置２０のＣＰＵ２５は、メインメモリ２３の使用宣言を行い、そのメインメモリであるＤＲＡＭ２３中に、論理物理変換テーブル１３のコピーを格納するための領域を確保する（Ｓ２１）。続いて、ＣＰＵ２５は、バスBusを介して転送される論理物理変換テーブル１３のコピーを、メインメモリ２３の上記確保した領域に格納する（Ｓ２２）。続いて、ＣＰＵ２５は、バスBusを介して転送されるホスト装置２０の制御プログラムとしてのＯＳ１２をロードし、このブート実行フローを終了する。
【００６８】
その結果、論理物理変換テーブル１３のコピーが、ホスト装置２０のメインメモリ２３上に配置される。ホスト装置２０のメインメモリ２３に格納された論理物理変換テーブル１３のコピーは、例えば、図５において示した上記ＴＬＢ動作において、ＴＬＢ１４に対応する論理アドレスが存在するか否かの判定において、対応する論理アドレスがなく、ＴＬＢミスが発生する場合（Yes）等において、必要に応じて使用される。その際、論理物理アドレス変換テーブル（Ｌ２Ｐ）本体１３を参照する必要がないため、ＳＳＤ装置１０側に多量のバッファを設けた場合とほぼ同等の高速動作が可能となる。さらに、そのバッファがない分、大幅に少ないハードウェアでの実現が可能であるというメリットも大きい。
【００６９】
このように、本例によれば、ＳＳＤ装置１０の論理物理変換テーブル１３を格納するためのバッファ１５の容量および占有面積を低減することができる点で有利である。
【００７０】
なお、本例のように論理物理変換テーブル１３のコピーをホスト装置２０のメインメモリ２３上に配置した構成の場合でも、ＴＬＢ、ＤＭＡ、ＥＣＣ等の高速性を求められる処理については、ＳＳＤ装置１０側に備えた方がよい。これらの処理を実行する回路は、回路規模としては論理物理変換テーブル１３をすべて格納するバッファと比較すれば極めて小さい。
【００７１】
（２）製造コストの低減に対して有利である。
【００７２】
ここで、バッファ１５の製造コストは、ホスト装置２０のメインメモリ２３であるＤＲＡＭと比べ、比較的高価である。
【００７３】
本例では、上記のように、ＳＳＤ装置１０の論理物理変換テーブル１３を格納するためのバッファ１５の容量および占有面積を低減し、論理物理変換テーブル１３のコピーをホスト装置２０のメインメモリ２３に配置させることができる。
【００７４】
そのため、製造コストの低減に対して有利である。
【００７５】
［第２の実施形態］
次に、第２の実施形態について説明する。第２の実施形態のメモリシステムは、図１に示す第１の実施形態のメモリシステムと同様の構成を有する。第１の実施形態では、論理物理変換テーブル１３のコピーをメインメモリ２３に保持している。しかしながら、本第２の実施形態では、論理物理変換テーブル１３の一部のコピーをメインメモリ２３に保持する点で、上記第１の実施形態と異なる。さらに、本実施例では、後述するように、ブート実行動作とTLBフローについて第１の実施形態と異なる。以下、この説明において、上記第１の実施形態と重複する部分の詳細な説明については省略する。
【００７６】
＜ＴＬＢフロー＞
まず、図７を参照して第２の実施形態のTLB動作について説明する。
【００７７】
本実施形態のTLB動作は、第１の実施形態の図５に示すTLB動作とステップS３６のみが異なる。すなわち、第１の実施形態では、メインメモリ２３に論理物理アドレス変化テーブル（L2P）１３のコピーがあるため、ステップＳ３６においてL2Pミスすることはない。しかしながら、本実施形態では、メインメモリ２３にはL2P１３の一部のコピーしかないため、ステップＳ３６においてL2Pミスが発生する場合がある。このため、本実施形態では、L2Pミスが発生した場合の処理が必要となり、ステップＳ３６の動作は、図７の（Ａ）−（Ｂ）に示すフローに従って実行される。
【００７８】
図示するように、まず、ステップＳ６１の際、ホスト装置２０のＣＰＵ２５は、メインメモリ２３にコピーされた論理物理変換テーブル（L2P）１３の一部があるか否かを判定する。メインメモリ２３にコピーされた論理物理変換テーブル（L2P）１３の一部がある場合（Yes）、このフローを終了する（End）。
【００７９】
続いて、上記ステップＳ６１の際にメインメモリ２３にコピーされた論理物理変換テーブル（L2P）１３の一部がないと判定される場合（No）には、続くステップＳ６２の際に、ＣＰＵ２５は、メインメモリ２３のコピー領域の空きがあるか否かを判定する。メインメモリ２３のコピー領域の空きがある場合（Yes）には、ステップＳ６４に続く。
【００８０】
続いて、上記ステップＳ６２の際にメインメモリ２３のコピー領域の空きがないと判定される場合（No）には、続くステップＳ６３の際に、ＣＰＵ２５は、メインメモリ２３のコピーを上記ＬＲＵに従って選択し、その領域を空ける。
【００８１】
続いて、ステップＳ６４の際に、ＣＰＵ２５は、ＳＳＤ１０から対応する論理物理アドレス変換テーブル（L2P）１３を取得する。
【００８２】
続いて、ステップＳ６５の際に、ＣＰＵ２５は、メインメモリ２３に設けた空き領域に、上記取得した論理物理アドレス変換テーブル（L2P）１３をセットし、このフローを終了する（Ｂ）。
【００８３】
＜ブート実行フロー＞
次に、図８を参照して、本実施形態のブート実行動作について説明する。本実施形態のブート実行動作は、第１の実施形態の図４に示すブート実行動作と比較して、L2Pコピー（図４のステップ２２）ステップがない点で異なる。
【００８４】
即ち、まず、ステップＳ７１の際、ホスト装置（Host）２０のＣＰＵ２５は、メインメモリ２３の使用宣言を行い、メインメモリ２３中に、論理物理変換テーブル１３のコピーを格納するための領域を確保する。
【００８５】
続いて、ステップＳ７２の際、ＣＰＵ２５は、バスBusを介して転送されるＯＳ１２をロードする。このとき、メインメモリ２３にはL２P１３のコピーが格納されていないため、メインメモリ２３においてL2Pミスが発生する。このように、ブード動作時においてL2Pミスが発生した場合においても、前述の図７の処理を実行することにより、L2Pミスを解消することが可能である。
【００８６】
＜作用効果＞
第２の実施形態に係る半導体記憶装置およびそれを含むシステム（情報処理装置）によれば、少なくとも上記（１）乃至（２）の効果が得られる。さらに、必要に応じて本例のような構成および動作を適用することが可能である。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１０…ＳＳＤ（半導体記憶装置）、１１…不揮発性メモリ、１２…ＯＳ、１３…論理物理アドレス変換テーブル、１４…ＴＬＢ（記憶部）、１５…バッファメモリ、１７…バスマスターインターフェイス、１９…ＳＳＤコントローラ（制御部）、２０…ホスト装置、２３…メインメモリ、２５…ＣＰＵ。
【特許請求の範囲】
【請求項１】
ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、
前記ホスト装置は、メインメモリを備え、
前記半導体記憶装置は、第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、
前記第１の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第３の論物変換テーブルの一部が前記第２の論物変換テーブルにコピーされることを特徴とする情報処理装置。
【請求項２】
前記半導体記憶装置は、DMAコントローラをさらに備え、
前記DMAコントローラは、前記ホスト装置から一度に複数の論理アドレスを受信し、この論理アドレスに対応する複数のデータを前記不揮発性半導体メモリから取得し、前記ホスト装置に対して転送することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記不揮発性半導体メモリは、ユーザーデータを格納する第１の領域と、情報処理装置の起動に必要な起動プログラムを格納する第２の領域とを含み、
情報処理装置の起動時には、前記第２の領域に格納された前記起動プログラムが読み出されることを特徴とする請求項１または２に記載の情報処理装置。
【請求項４】
前記半導体記憶装置は、前記半導体メモリから読み出したデータに対してエラー訂正するエラー訂正回路を備えることを特徴とする請求項１乃至３いずれか１項に記載の情報処理装置。
【請求項５】
第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、
前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、
前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、
前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記第１の論物変換テーブルの少なくとも一部がコピーされた外部のメモリから論物変換情報が前記第２の論物変換テーブルにコピーされることを特徴とする半導体記憶装置。
【請求項１】
ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、
前記ホスト装置は、メインメモリを備え、
前記半導体記憶装置は、第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、
前記第１の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第３の論物変換テーブルの一部が前記第２の論物変換テーブルにコピーされることを特徴とする情報処理装置。
【請求項２】
前記半導体記憶装置は、DMAコントローラをさらに備え、
前記DMAコントローラは、前記ホスト装置から一度に複数の論理アドレスを受信し、この論理アドレスに対応する複数のデータを前記不揮発性半導体メモリから取得し、前記ホスト装置に対して転送することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記不揮発性半導体メモリは、ユーザーデータを格納する第１の領域と、情報処理装置の起動に必要な起動プログラムを格納する第２の領域とを含み、
情報処理装置の起動時には、前記第２の領域に格納された前記起動プログラムが読み出されることを特徴とする請求項１または２に記載の情報処理装置。
【請求項４】
前記半導体記憶装置は、前記半導体メモリから読み出したデータに対してエラー訂正するエラー訂正回路を備えることを特徴とする請求項１乃至３いずれか１項に記載の情報処理装置。
【請求項５】
第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、
前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、
前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、
前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記第１の論物変換テーブルの少なくとも一部がコピーされた外部のメモリから論物変換情報が前記第２の論物変換テーブルにコピーされることを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−３３３３７（Ｐ２０１３−３３３３７Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１１−１６８３６８（Ｐ２０１１−１６８３６８）
【出願日】平成２３年８月１日（２０１１．８．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２３年８月１日（２０１１．８．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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