【課題】効果的に消費電力を低減することができるＳＲＡＭ及び半導体集積回路を提供すること。
【解決手段】ＳＲＡＭ１００は、メモリセルアレイ２、ビット線ＢＬＴ及びＢＬＢ、イコライズ制御回路３、イコライズ回路４を有する。ビット線ＢＬＴ及びＢＬＢは、メモリセルアレイ２と接続される。イコライズ回路４は、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続又は切断する。イコライズ制御回路３は、電源電圧ＶＤＤ及びグランド電圧ＧＮＤと接続され、イコライズ回路４のオン／オフを制御するイコライズ信号ＥＱを出力する。イコライズ回路４は、イコライズ信号ＥＱに応じて、ビット線ＢＬＴとビット線ＢＬＢが電源電圧ＶＤＤ及びグランド電圧ＧＮＤと電気的に切断されている場合に、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続する。 （もっと読む）

【課題】低消費電力モードから通常動作モードへの復帰時におけるビット線の充電時間を適切に設定することで、復帰動作で消費される電力を低減する。
【解決手段】半導体記憶装置１０は、複数のビット線２ａ，２ｂ…のそれぞれを充電する充電回路４と、帰還経路５ａの配線にダミービット線３が用いられているリングオシレータ５と、リングオシレータ５の発振回数が、複数のビット線２ａ，２ｂ…の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタ６と、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を開始させるとともにリングオシレータ５の発振を開始させ、カウンタ６から出力された検出信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を終了させる制御回路７と、を有する。 （もっと読む）

【課題】動作速度および信頼性を維持しながら、消費電力を低減したＳＲＡＭの実現。
【解決手段】複数のワード線WLと、複数のローカルビット線対LBL,LBLXと、複数のローカルビット線対の複数のワード線との交差部に設けられた複数のメモリセルC0-Cmと、複数のローカルビット線対毎に設けられた容量共通化回路BCと、複数の容量共通化回路を接続する共通接続ラインCLNと、複数のローカルビット線対に接続されるグローバルビット線対GBL,GBLXと、を有し、容量共通化回路は、対応するローカルビット線対と共通接続ラインの間に接続された２個のＮチャネルトランジスタを有するスタティックＲＡＭ。 （もっと読む）

【課題】８Ｔr ＳＲＡＭにおけるハーフセレクト問題を解決でき、同時に、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現できる半導体記憶装置を提供する。
【解決手段】８Ｔr ＳＲＡＭにおいて、１）列方向のメモリセル群の各メモリセルの読出し用ビットライン（ＲＢＬ）から保持データを読出すことが可能で、読出されたデータに応じて、ハーフセレクト列のメモリセルのみ、書込み用ビットラインを駆動するビットラインハーフ駆動回路と、２）ビットラインハーフ駆動回路のイネーブル信号（ＤＲＮ）と列選択信号（ＣＬＥ）とを入力してビットラインハーフ駆動回路を活性化させる選択信号回路と、３）列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないイコライザー回路を備える。 （もっと読む）

ＳＲＡＭアレイのようなメモリアレイを実装するために必要な面積を減らすための技術が開示される。この技術は、例えば、メモリセルの読み出しのための読出モード及びメモリセルへの書き込みのための書込モードで動作するよう構成されるセンス増幅器を含むメモリアレイ設計において具現されてよい。さらに、共通の列マルチプレクサが、（読み出し及び書き込みのために別個のマルチプレクサを有するのとは対照的に）読み出し及び書き込みの両機能のために使用され得る。
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【課題】高周波数動作化や高速化が可能な半導体記憶装置を提供する。
【解決手段】複数のメモリセルを有するＳＲＡＭコア４７と、ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタ４１ａと、アドレスカウンタ４１ａから出力されたアドレスにおいて、ロウアドレスが切り替わるアドレスの前のアドレスを検知し、検知信号を出力するカウンタアドレス検知回路４２ａと、カウンタアドレス検知回路４２ａから出力される検知信号に応じて、メモリセルに接続されたビット線に対してプリチャージ動作を行うイコライズ制御回路４６ａとを備える。 （もっと読む）

【課題】同期動作の高速化が可能な半導体記憶装置を提供する。
【解決手段】第１のバンク数を有するＢｏｏｔＲＡＭと、第１のバンク数より多い第２のバンク数を有するＤａｔａＲＡＭと、ＢｏｏｔＲＡＭおよびＤａｔａＲＡＭに設けられたビット線に対して行うプリチャージ動作を制御するイコライズタイマ制御回路４２とを備える。イコライズタイマ制御回路４２は、クロックに同期して動作する同期動作をＢｏｏｔＲＡＭに対して行う際、アドレスＡＤＤを受け取った後、最初の第１プリチャージ動作の終了後から次の第２プリチャージ動作が開始されるまでの間に、第２プリチャージ動作を第１プリチャージ動作と異なる動作時間に切り替える。 （もっと読む）

【解決手段】方法は、メモリ回路の少なくとも１ビット線を第１電圧にプリチャージをし、メモリ回路の少なくとも１つの他のビット線を第２電圧にプリチャージし、そしてそれらビット線を第３電圧でプリチャージするため、それらビット線間で電荷をイコライズすることでメモリ回路の安定度を増加させる。 （もっと読む）

【課題】経時的又は動作環境変化的にセル特性が悪化しても、適切なセル特性マージンを確保して歩留低下の回避を可能とする半導体記憶装置を提供する。
【解決手段】ラッチ部を構成するロードトランジスタ１０８及び１１１のソースへ供給される電位が、ワード線１０５に供給される電位及びビット線１０６及び１０７に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、テストモード設定ピン１０２に与えられる信号に応じて、通常動作モードとテストモードとを切り替えるラッチ電位制御回路１０１と、テストモード時における少なくとも読み出し動作の任意の期間、ロードトランジスタ１０８及び１１１のソースへ供給される電位を、ワード線１０５に供給される電位及びビット線１０６及び１０７に供給される電位の少なくとも一方よりも低い値に制御するリード／ライト制御回路１０３とを備える。 （もっと読む）

【課題】ＳＲＡＭのような揮発性半導体メモリ装置におけるビットライン電圧供給回路とそれによるビットライン電圧印加方法を提供することにある。
【解決手段】印加される第１スイッチ制御信号に応じて第１電源電圧をビットライン対に印加し、印加される第２スイッチ制御信号に応じて前記第１電源電圧よりも低いレベルを有する第２電源電圧を前記ビットライン対に印加するビットライン電圧スイッチング部と、前記ビットライン対に対して、スタンバイ状態では前記第２電源電圧が供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間区間の間に前記第１電源電圧が供給されるように前記第１，２スイッチ制御信号の状態を制御するビットライン電圧制御部と、を備える。 （もっと読む）

【課題】自動ビット・ライン・プリチャージおよび等化を備えたビット・ライン負荷を有するメモリが提供される。
【解決手段】ビット・ライン負荷３８０は、１つのビット・ライン対と結合され、バイポーラ・プルアップ・トランジスタ３８９，４０３，Ｐ形トランジスタ３９０，４０４，ＮＡＮＤ論理ゲート３９５，およびＰ形等化トランジスタを含む。ＮＡＮＤ論理ゲート３９５は、ビット・ライン対上の差動電圧を検出して、等化信号を発生する。書込み制御信号が書込みサイクルの終わりを知らせるときに、等化信号は、ビット・ライン対のプリチャージおよび等化を開始する。 （もっと読む）

【課題】 プロセスばらつきにより生じる不具合を回避可能な半導体記憶装置を提供する。
【解決手段】 複数のビット線対ＢＬ１，ＢＬ１ｂ〜ＢＬｎ，ＢＬｎｂに対して電位を設定する複数の電位設定回路１１ａ〜１１ｋ、テスト時において、複数の電位設定回路１１ａ〜１１ｋを活性化するか否かそれぞれ制御する複数の活性化制御信号ＧＣ１〜ＧＣｋを外部から受け取り、複数の活性化制御信号ＧＣ１〜ＧＣｋを複数の電位設定回路１１ａ〜１１ｋに供給する第１レジスタ２ａ、及び通常動作時において、第１レジスタ２ａを介して複数の電位設定回路１１ａ〜１１ｋに複数の活性化制御信号ＧＣ１〜ＧＣｋを供給する第１ヒューズ回路を備える。 （もっと読む）

【課題】 半導体メモリの動作マージンを向上し、半導体メモリの高速化を実現する。
【解決手段】 複数のビット線対ＢＬＰは、複数のメモリセルＭＣにそれぞれ接続される。複数のプリチャージ回路ＰＣは、複数のビット線対にそれぞれ対応する。各プリチャージ回路は、半導体メモリＳＣＭの非アクセス時に、対応するビット線対のプリチャージを実施する。各プリチャージ回路は、半導体メモリのアクセス時に、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対である場合、対応するビット線対のプリチャージを解除し、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対ではない場合、対応するビット線対のプリチャージを継続する。センスアンプＳＡは、複数のビット線対に直接かつ共通に接続され、アクセス対象のメモリセルに接続されるビット線対の電圧差を増幅する。 （もっと読む）

【課題】 リーク電流を低減させたＳＲＡＭを備えた半導体集積回路装置を提供する。
【解決手段】 ２つのインバータ回路の入力と出力が交差接続されている記憶部と、上記記憶部と相補ビット線との間に設けられ、ゲートがワード線に接続された選択ＭＯＳＦＥＴからなる複数のメモリセルを備えたＳＲＡＭにおいて、上記メモリセルに対して書き込み及び読み出し動作を行わないスタンバイ状態のときに、全ワード線を非選択レベルにするとともに、相補ビット線の電位を電源電圧よりも低い電圧に設定する。 （もっと読む）

【課題】 リーク電流を低減させたＳＲＡＭを備えた半導体集積回路装置を提供する。
【解決手段】 ２つのインバータ回路の入力と出力が交差接続されている記憶部と、上記記憶部と相補ビット線との間に設けられ、ゲートがワード線に接続された選択ＭＯＳＦＥＴからなる複数のメモリセルを備えたＳＲＡＭにおいて、通常動作時にはメモリセルのＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェルには電源電圧を供給し、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルには接地電位を供給し、上記スタンバイ状態のときには上記Ｎ型ウェルに対して上記電源電圧よりも小さく、かつ、Ｎ型ウェルとＰチャネルＭＯＳＦＥＴのソースとのＰＮ接合が順バイアスされない所定電圧を供給し、上記Ｐ型ウェルに対して上記接地電位よりも大きく、かつ、Ｐ型ウェルとＮチャネルＭＯＳＦＥＴのソースとのＰＮ接合が順バイアスされない所定電圧を供給する基板バイアス切り替え回路を設ける。 （もっと読む）

【課題】ビット線のプリチャージによってビット線からメモリセルに流れ込むリーク電流を削減することができる半導体記憶装置を提供する。
【解決手段】ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、アクセス対象として選択された列のビット線対はプリチャージ回路４によって電源電圧にプリチャージされ、他のビット線対は電源ラインＶＤＤから遮断される。すなわち、アクセス対象として選択されていないメモリセルに対し電源ラインＶＤＤからビット線対を介して流れ込むリーク電流が、プリチャージ回路４によって遮断される。その結果、全てのビット線対を一律に電源電圧にプリチャージする従来の回路と比較して、非アクセス対象のメモリセルに流れる無駄なリーク電流を減らせるため、消費電力を削減できる。 （もっと読む）

【課題】 低消費電力で高速化を実現した２ポートメモリのような半導体記憶装置とその使用方法を提供する。
【解決手段】 一対の書き込み用相補ビット線とメモリセルを構成するラッチ回路の一対の入出力ノードとの間にゲートが書き込み用ワード線に接続された書き込み選択スイッチＭＯＳＦＥＴを設け、一対の読み出し用相補ビット線と回路の接地電位との間に上記ラッチ回路の一対の入出力ノードにゲートが接続された増幅ＭＯＳＦＥＴ及び上記読み出し用ワード線にゲートが接続された読み出し選択スイッチＭＯＳＦＥＴからなる直列回路を設け、上記一対の読み出し用相補ビット線と電源電圧との間にラッチ形態にされたプルアップＭＯＳＦＥＴを設ける。 （もっと読む）